CN101388665B - 时间交错式时脉数据恢复装置及方法 - Google Patents

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Abstract

一种采用时间交错式计划的时脉数据恢复(CDR)电路，该电路包含：一时间交错式相位检测器，接收一输入信号和复数个时脉信号，并输出一数据信号与复数个相位信号，其中该输入信号的数据速率(data rate)是快于该复数个时脉信号的频率；一频率控制电路，耦接到该时间交错式相位检测器，用以接收该复数个时脉信号，并产生一控制信号；以及一控制振荡器，耦接到该确定电路，受该控制信号的控制以产生复数个时脉信号。

Description

时间交错式时脉数据恢复装置及方法
技术领域
本发明一般是与时脉数据恢复(CDR)相关，其特别是关于采用时间交错式计画的CDR。 
背景技术
NRZ(不归零)是一种简单且被广泛使用的二进制数据流的调变方式，适用于一通讯通道，其中NRZ透过电压信号波形的变化去表示二进制数据流。对于以R速率(每秒比特)传输的二进制数据流，该NRZ以具有第一电平的电压脉冲去代表二进制数据比特中的逻辑「1」，而以具有第二电平的电压脉冲代表二进制数据比特中的逻辑「0」，其中数据比特逻辑「1」与数据比特逻辑「0」的期间(period)皆为T，且T与R互为倒数。在该数据传输的接收端上，时脉数据恢复(CDR)电路用于撷取嵌入在电压信号波形中的二进制数据流。 
第1A图说明时脉数据恢复(CDR)电路100的功能区块图；该CDR电路100，用以接收电压信号VIN，并相应地产生一恢复时脉CLK与嵌入在电压信号VIN中的之一二进制数据流D。该CDR电路100包含：一采样器/相位检测器电路110，用以产生该二进制数据流D及一相位信号，其中，该二进制数据流D是藉由采样使用该恢复时脉CLK的该电压信号VIN而得，而该相位信号是由二逻辑信号UP和DN所体现，以呈现该电压信号VIN与该恢复时脉间的时序关系；一电荷泵(CP)电路120，用以将该二逻辑信号UP和DN转换成一电流信号IOUT；一回路滤波器(LF)130，用以将该电流信号IOUT转换成一电压控制信号VCON；以及，一VCO(压控制振荡器)140，用以在该电压控制信号VCON的控制下产生该恢复时脉CLK。于一习知技术的例子中，当UP出现时，CP120经由LF130产生正电流脉冲以增加该电压控制信号VCON；当DN出现时，CP120经由LF130产生负电流脉冲以降低该电压控制信号VCON。于一习知VCO的例子中，当降低该电压控制信号VCON时将导致该恢复时脉CLK减速，则增加该电压控制信号VCON将导致加速该恢复时脉CLK。当该采样器/相位检测器 电路110确定该恢复时脉CLK是太快(参考嵌入在电压信号VIN中的时序)时，则将UP与DN分别设定为0与1，以表示该电压控制信号VCON需要被调降以降速该恢复时脉CLK。当该采样器/相位检测器电路110确定该恢复时脉CLK是太慢(参考嵌入在电压信号VIN中的时序)时，则将UP与DN分别设定为1与0，以表示该电压控制信号VCON需要被增加加速该恢复时脉CLK。当该采样器/相位检测器电路110对于电压信号与嵌入在电压信号VIN中的时序间的相对关系是不确定时，则将UP与DN分别设定为0与0，以表示该电压控制信号VCON需维持不变，所以不会加速或减速该恢复时脉。以此方式，在封闭回路方式中建立该恢复时脉CLK的时序以追踪嵌入在电压信号VIN中的时序。 
第1B图说明相位/检测器电路110的示意图；第1C图说明以C语言撰写的二进制相位检测器演算法；与第1D图说明图1C的二进制相位检测器的时序图。 
该典型的采样器/相位检测器电路110，包含：第一数据触发器(DFF)112，在该恢复时脉CLK的上升边缘中对电压信号VIN采样以产生该数据流D；第二数据触发器(DFF)114，在该恢复时脉CLK的上升边缘中对该数据流D采样以产生延迟的数据流程F；第三数据触发器(DFF)116，在该恢复时脉CLK的下降边缘中对电压信号VIN采样以产生过渡数据流EN；第四数据触发器(DFF)118，在该恢复时脉CLK的上升边缘中对该过渡数据流EN采样以产生同步的过渡数据流E；与相位检测器逻辑电路119，依据一「二进制相位检测」演算法产生二逻辑信号UP和DN、该同步的过渡数据流E，与该被延迟的数据流F，其中，第1C图中说明的C编码例示该「二进制相位检测」演算法，且二逻辑信号UP和DN与该数据流D相关。 
要说明「二进制相位检测」演算法的原理，如第1D图说明的采样器/相位检测器110的典型时序图，使用示波器去观察该电压信号VIN、该数据D、该被延迟的数据F、该过渡数据EN、与该同步的过渡数据E的波形。该电压信号VIN的波形，一般可参考「眼图(eye diagram)」，显示了二明确电平，表示嵌入在其中的数据的二进制本质。嵌入在该电压信号VIN中的二进制数据标记为Dn、Dn+1、Dn+2...等等，其中下标代表时序索引。理论上，希望该恢复时脉CLK的上升边缘与每数据比特的中心匹配排列，这是因为每数据比特的中心为「眼睛」具有最大开口的地方，也是最容易去辨认出该嵌入的数据比特。在这种情况下，该恢复时脉CLK的下降边缘中是符合数据转折。当 D与F是相等时，现在所撷取到的数据比特与先前(即，延迟)所撷取到的数据比特是相同的。在此情况下，UP与DN二者被设定为0，用以表示电压信号VIN与恢复时脉之间的时序关系是不确定的。当D不等于F时，现在所撷取到的数据比特与先前(即，延迟)所撷取到的数据比特是不同的，亦表示在电压信号VIN中有转折存在。在这种情况下，该同步的过渡数据比特E将支持(SIDE WITH)现在所撷取的数据比特D，或先前所撷取的数据比特F。参考嵌入在电压信号VIN中的时序，如果E支持D，建议该恢复时脉是太慢的，而且其需要被加速(即UP＝1和DN＝0)。参考嵌入在电压信号VI N中的时序，如果E支持F，建议该恢复时脉是太快速的，需要减速(即UP＝0和DN＝1)。
在另一前案，美国第6,442,225号专利，使用多相位时脉去消除相位检测的死区(dead zone)。虽然执行多相位检测，用于检测相同的数据转换点。具体来说，如果N＝8，而且数据速率是每秒1数据比特，使用8相位1Hz时脉，然后每秒有8相位检测。美国第6,442,225号专利，希望藉由使用每数据转折多相位检测去改进相位检测表现。 
当在前案中对采样器/相位检测器110有许多供选择的实施例时，所有的实施例包含使用像是数据触发器或闩锁的采样装置。当数据流被以非常高速率(例如，每秒10千兆比特或更高)传送时，该采样装置也需要被以非常高的速率去运作，而且该设计也是不容易去实施。故，需要CDR技术方法来提升采样装置的操作速度，以达到速度上的要求。 
发明内容
本发明的一目的是提供一种采用时间交错式架构的时脉数据恢复。 
本发明的另一目的是提供一种采用时间交错式架构的时脉数据恢复，其中该多相检测用于检测出不同的数据转换点。 
本发明的另一目的是提供一种藉由使用多相位降速电路的时脉数据恢复，该时脉数据恢复藉由时间交错式架构来提升电路速度，以达到速度上的要求。 
在实施例中，揭示一种N相位时间交错式的时脉数据恢复电路，其中N是大于1的整数，该电路包含：N相位时间交错式相位检测器，接收输入电压信号、2N相位时脉、输出N比特数据汇流排和N个相位信号；N数字回路滤波器电路，分别去接收N个相位信号和输出N控制字；与数字控制振荡器，在 N控制字的控制下产生2N相位时脉。 
在另一实施例中，揭示一种N相位时间交错式的时脉数据恢复电路，其中N是大于1的整数，该电路包含：N相位时间交错式相位检测器，接收输入电压信号、2N相位时脉、输出N比特数据汇流排和N个相位信号；N个电荷泵电路，分别利用N相位逻辑信号接收四相位的信号，并分别输出N个电流信号；一加总电路，用以加总源自N个电荷泵电路的N个电流信号，并输出一电流加总信号；一回路滤波电路，用以接收该电流加总信号，并产生一电压控制信号；以及，一压控震荡器，用以产生对应于该控制电压的N相位时脉。 
本发明提供一种时间交错式时脉数据恢复电路，其中该电路包含：一时间交错式相位检测器，用以接收一输入信号与复数个时脉信号，并用以依据该复数个时脉信号以检测出该输入信号的不同数据转换点，以输出M比特数据与N个相位信号，其中M与N为大于1的整数；一频率控制电路，耦接到该时间交错式相位检测器，用以接收该N个相位信号，并依据该N个相位信号产生一控制信号；以及一控制振荡器，耦接到该频率控制电路，受该控制信号的控制以产生该复数个时脉信号，其中该时间交错式相位检测器电路更包含：复数个采样数据触发器，用以接收该复数个时脉信号以及该输入信号，并根据该复数个时脉信号来采样该输入信号，以产生复数个第一数字信号；复数个同步数据触发器，用以接收该复数个第一数字信号，并输出复数个第二数字信号及该M比特数据；以及复数个相位检测逻辑电路，用以接收该复数个第二数字信号与该M比特数据，并输出该N个相位信号。 
此外，本发明提供一种时间交错式时脉数据恢复电路，其中该电路包含：一时间交错式相位检测器，用以接收一输入信号与复数个时脉信号，依据该复数个时脉信号以检测出该输入信号的不同数据转换点，并据以输出一数据信号与复数组相位信号；复数个检测电路，耦接到该时间交错式相位检测器，其中，每一检测电路用以接收该复数组相位信号的其中一组，并产生相对应的一检测信号；以及一调整电路，耦接到该复数个检测电路，用以接收该复数个检测电路产生的复数个检测信号，并产生该复数个时脉信号，其中该时间交错式相位检测器更包含：复数个采样数据触发器，用以接收该复数个时脉信号，并根据该复数个时脉信号来采样该输入信号，以产生复数个第一数字信号；复数个同步数据触发器，用以接收该复数个第一数字信号，并输出复数个第二数字信号及该数据信号；以及复数个相位检测器逻辑电路，用以接收 该复数个第二数字信号及该数据信号，并输出该复数个相位信号。 
此外，本发明提供一种时间交错式时脉数据恢复方法，该方法包含：接收一输入信号及复数个时脉信号；依据该复数个时脉信号来采样该输入信号，以产生复数个第一数字信号；接收该复数个第一数字信号，并输出复数个第二数字信号及数据信号；接收该复数个第二数字信号及该数据信号，并输出复数个相位信号；依据该复数个相位信号以产生一控制信号；以及提供一振荡器，依据该控制信号以产生该复数个时脉信号。 
本发明提供一种时间交错式时脉数据恢复方法，该方法包含：在控制信号的控制之下，使用一受控制的振荡器产生N个时脉信号，其中N是大于1的整数；使用该N个时脉信号采样一输入信号，而以产生复数个中间逻辑信号；在该N个时脉信号中选择相对应的时脉信号以形成复数个同步时脉；依据该复数个同步时脉对该复数个中间逻辑信号进行采样以产生复数组同步逻辑信号；分别将该复数组同步逻辑信号映射成复数个相位信号；以及依据该复数个相位信号以产生该控制信号。 
请参考附图，附图是在于使熟习本技术者可更进一步了解本发明，且构成说明书的一部份。 
附图说明
第1A图说明习知的时脉数据恢复(CDR)电路的功能图。 
第1B图说明习知的相位检测器电路的示意图。 
第1C图说明以C语言撰写的二进制相位检测器演算法。 
第1D图说明图1C的二进制相位检测器的时序图。 
第2图说明四倍时间交错式的CDR电路的功能方块示意图。 
第3A图说明四倍时间交错式的CDR电路的第一实施例的功能图。 
第3B图说明四倍时间交错式的CDR电路的第二实施例的功能图。 
第4图说明图3A或3B的四倍时间交错式的数字CDR电路的时序图。 
第5图说明四倍时间交错式检测器。 
第6图说明数字回路滤波器的功能区块图。 
第7图说明数字控制振荡器(DCO)的示意图。 
第8图说明延迟元件(delay cell)的示意图。 
第9图说明数字控制偏移电路的示意图。 
第10图说明电流模式数字对模拟转换器的示意图。 
第11图说明电流镜(mirror)电路的示意图。 
主要元件符号说明 
电压信号：VIN 
回复时脉：CLK 
二进制数据流：D 
CDR电路：100、200、200A、200B 
相位检测器：110 
电荷泵(CP)：120 
回路滤波器(LF)：130 
电压控制振荡器(VCO)：140 
时间交错式相位检测器：201、210A、200B 
频率控制电路：203 
控制振荡器：205 
逻辑信号：UP、DN 
电流：IS1、IS2 
过渡数据流：EN 
第一数据触发器(DFF)：112 
第二数据触发器(DFF)：114 
第三数据触发器(DFF)：116 
第四数据触发器(DFF)：118 
相位检测器逻辑电路：119 
DLF：220、221、222、223 
DFF：410、420、411、421、412、413、422、423、430、431，440、441、450，451 
相位检测逻辑电路：460、461、462、463 
数字回路滤波器：500 
加总电路：510 
数字滤波器：520 
编码器：530 
比特控制字：K 
第一中间信号：PE 
第二中间信号：FPE 
相位信号：UP[0]、DN[0] 
转换函数：H(z) 
延迟元件：601-604 
数字偏移控制电路：610、800 
4级环式振荡器：620 
延迟元件：700 
差分迟延电路：710 
电流模式数字对模拟转换器(DAC)：801-804、900 
第一NMOS电晶体：M7 
电流镜NMOS电晶体：M8-M11 
电流镜：811、812、1000 
DAC元件：901、902 
输入端：IIN 
输出端：IOUT 
固定电位节点：VSS 
具体实施方式
本发明关于CDR(时脉数据恢复)，特别是关于采用时间交错式的时脉数据恢复(CDR)电路。虽然本发明已以一些特定实施例揭露如下，然其并非用以限定本发明，任何熟习此项技艺者，在不脱离本发明的精神和范围内，当可作更动与润饰。 
本发明的CDR是一种时间交错式的架构，其中该多相检测是用于检测出不同的数据转换点。具体来讲，如果N＝8，数据速率是每秒1数据比特，使用8相位1/8Hz时脉，则每秒只有1相位检测。(注意：8相位1/8Hz时脉是功能上同于单相1Hz时脉)。本发明希望使用时间交错式架构去提升CDR电路中的采样器/相位检测器内采样装置的速度，以满足对于速度上的要求。本发明利用四倍时间交错式的采样器/相位检测器来说明较佳实施范例，并无意藉此去限定本发明。 
第2图描述本发明的CDR电路200，CDR电路200包含：一时间交错式相位检测器201，以一8相位时脉CLK[7:0]接收一电压信号VIN，产生4比特数据汇流排D[3:0]及复数个相位信号(亦即，UP[3:0]和DN[3:0])；一频率控制电路203，用以接收UP[3:0]和DN[3:0]，并输出一控制信号；以及，一压控振荡电路205，用以接收该控制信号，并产生该8相位时脉CLK[7:0]。其中，该8相位时脉CLK[7:0]由八时脉等间隔组成，各具有4□T期间，其中T是电压信号VIN中的二比特数据的数据速率(每秒比特)的倒数。电压信 号VIN及8相位时脉CLK[7:0]的时序图被绘示于第4图。接着，将于后续以更详细的实施方式来说明本发明的精神。 
第3A图描述本发明的CDR电路200A，CDR电路200A包含：一时间交错式相位检测器210A，以8相位时脉CLK[7:0]接收电压信号VIN，产生4比特数据汇流排D[3:0]，以UP[3:0]和DN[3:0]体现四相位信号；四个电荷泵(CP)电路220A、221A、222A与223A，分别利用四相位逻辑信号对{UP[0]，DN[0]}，{UP[1]，DN[1]}，{UP[2]，DN[2]}，和{UP[3]，DN[3]}去接收四相位的信号，并且分别输出四个电流信号IOUT0，IOUT1，IOUT2，及IOUT3；一加总电路230A，用以接收源自该四个电荷泵电路的该四个电流信号(IOUT0，IOUT1，IOUT2，及IOUT4)，并输出一电流加总信号IOUT；一回路滤波电路240A，用以接收该电流加总信号IOUT，并产生一电压控制信号VCON；以及，一压控震荡器250A，用以产生对应于该控制电压VCON的该8相位时脉CLK[7:0]。该8相位时脉CLK[7:0]由八时脉等间隔组成，各具有4□T期间，其中T是电压信号VIN中的二比特数据的数据速率(每秒比特)的倒数。电压信号VIN及8相位时脉CLK[7:0]的时序图被绘示于第4图。于稳态时对CDR电路200A进行设定，当相位时脉CLK[1]、CLK[3]、CLK[5]及CLK[7]的上升边缘依据以时间交错方式嵌入在电压控制信号VIN中的数据的上升边缘来进行排列时，则相位时脉CLK[0]、CLK[2]、CLK[4]及CLK[6]的上升边缘依据以时间交错方式嵌入在电压信号VIN中的数据的中心来进行排列。 
第3B图描述本发明的CDR电路200B，CDR的电路200B包含：时间交错式相位检测器210B，以8相位时脉CLK[7:0]接收电压信号VIN，产生4比特数据汇流排D[3:0]，其中，以UP[3:0]和DN[3:0]执行四相位信号；四个数字式回路滤波器(DLF)电路220B、221B、222B与223B，分别利用四个逻辑信号对{UP[0]，DN[0]}，{UP[1]，DN[1]}，{UP[2]，DN[2]}，和{UP[3]，DN[3]}去接收四相位信号，而且分别输出四K比特控制字C0[K-1:0]、C1[K-1:0]、C2[K-1:0]和C3[K-1:0]，其中K是整数；与DCO(数字控制振荡器)250B，接收该四K比特控制字C0[K-1:0]、C1[K-1:0]、C2[K-1:0]和C3[K-1:0]，和依序产生8相位时脉CLK[7:0]。对，该8相位时脉CLK[7:0]是由八时脉等间隔组成，各具有4T期间，其中T是嵌入在电压信号VIN中的二进制数据的数据速率(每秒比特)的倒数。如第4图所示，说明电压信号VIN和8相位时脉CLK[7:0]的时序图。在稳定状态中去设定该CDR电路200B，当 相位时脉CLK[1]、CLK[3]、CLK[5]和CLK[7]的上升边缘依据以时间交错方式嵌入在电压信号VIN中的数据的边缘来进行排列时，则CLK[0]、CLK[2]、CLK[4]和CLK[6]的上升边缘依据以时间交错方式嵌入在电压信号VIN中的数据的中心来进行排列。 
第5图以具体实施例400去说明第3A图或第3B图的时间交错式相位检测器210A或210B，实施例400包含：一组采样数据触发器(DFFs)，其包含DFF410、420、411、421、412、422、413和423，用以接收电压信号VIN及相位时脉CLK[7:0]，并分别在上升边缘CLK[0]、CLK[1]、CLK[2]、CLK[3]、CLK[4]、CLK[5]、CLK[6]和CLK[7]去采样电压信号VIN，而且分别输出二进制数据FN[0]，EN[0]、FN[1]、EN[1]、FN[2]、EN[2]、FN[3]、与EN[3]；一第一群同步触发器(DFFs)，其包含DFF430，440和450，在CLK[0]的上升边缘分别对FN[0]、EN[0]和FN[1]进行采样，并分别输出二进制数据F[0]，E[0]和D[0]；一第二群同步触发器(DFFs)，其包含DFF431，441和451，在CLK[2]的上升边缘分别对FN[1]、EN[1]和FN[2]进行采样，并分别输出二进制数据F[1]，E[1]和D[1]；一第三群同步触发器(DFFs)，其包含DFF432，442和452，在CLK[4]的上升边缘分别对FN[2]、EN[2]和FN[3]进行采样，并分别输出二进制数据F[2]，E[2]和D[2]；一第四群同步触发器(DFFs)，其包含DFF433，443和453，在CLK[6]的上升边缘分别对FN[3]、EN[3]和FN[0]进行采样，并分别输出二进制数据F[3]，E[3]和D[3]；一第一相位检测逻辑电路460，分别接收F[0]、E[0]、与D[0]，并藉由逻辑信号对UP[0]和DN[0]输出一第一相位信号；一第二相位检测逻辑电路461，分别接收F[1]、E[1]、与D[1]，并藉由逻辑信号对UP[1]和DN[1]输出一第二相位信号；一第三相位检测逻辑电路462，分别接收F[2]、E[2]、与D[2]，并藉由逻辑信号对UP[2]和DN[2]输出一第三相位信号；一第四相位检测逻辑电路463，分别接收F[3]、E[3]、与D[3]，并藉由逻辑信号对UP[3]和DN[3]输出一第四相位信号。第1C图说明以C语言撰写的二进制相位检测器演算法，该相位检测逻辑电路460、461、462与463执行第1C图的演算法，其中「F」、「E」、和「D」分别参考到该相位检测器演算法的第1、2与3的输出。 
藉由时间交错式特征，其可巨幅提升采样装置(即，具体实施例400的DFFs)的电路速度。对四倍时间交错式，大约是提升四倍电路速度的程度。 
在第3A图的CDR电路200A中，时间交错式特征对电荷泵(CP)也是有效 地，亦即可以提升电路速度以满足速度上的要求。然而，在实际状况中，以各电荷泵产生的电流脉波是较没有使用时间交错式的电流脉波长。这延伸了CDR回路对于每一相位检测的反应。举例来说，如果相位检测决定出该恢复时脉是太慢的，对于一四倍时间交错式的环境下，具有四倍期间的一电流脉波则被产生来用以加速VCO，而这在CDR回路上有效地引用一移动平均数功能。该移动平均数不仅让CDR回路上的杂讯较少，也使得追踪嵌入在该电压信号VIN中的时序的变化的能力变得较不敏捷。因此，在杂讯调整和追踪能力间是可依需求而做一取舍(trade-off)。然而，对一四倍时间交错式的架构，其追踪能力的下降(drop-off)是非常缓和的。本发明所教示的原理是能在较高倍数的时间交错式的架构下去实施(像是，8倍或16倍时间交错)，而这可更进一步提升电路速度；在这种情况下，CDR回路上的杂讯会更少，但是追踪能力却会更进一步地下降。对于一N倍时间交错式的架构，N是大于1的整数，其提供NT期间内的2N相位恢复时脉，并使用2N采样装置，来对共同电压信号VIN进行采样，以产生2N中间逻辑信号；一3N采样装置，分成N群组，各群组具有3个采样装置，并且依照被视作为同一群体的该2N相位恢复时脉的一特定相位来操作，用于同步该2N中间逻辑信号以产生N组已同步逻辑信号，其中，各群组包含有与自身群组相对应的该2N相位恢复时脉的该特定相位的3逻辑信号；与N相位检测器逻辑电路，透过二逻辑信号，各将N组已同步逻辑信号中之一映射成为一相位信号。 
在第3A图中，一2N相位时脉可以相当便利地藉由一压控振荡器(VCO)而产生，举例来说，如一N级环式振荡器，因为此为本领域人士所悉知，故于此不再赘述。一电荷泵电路可以相当便利地藉由一电源流及一电流槽来体现，其中，当UP信号被确立时，则该电流源被致能，反之，该电流源被禁能；当DN信号被确立时，该电流槽被致能，反之，该电流槽被禁能；此外，该电流源的输出与该电流槽的输出彼此连接在一起。另，电荷泵为此领域人广为悉知，故于此不再赘述。举例来说，一回路滤波器可藉由一串联RC电路与一电容的并联来加以体现。 
在第3A图中，加总电路230A加总4个电流信号IOUT0、IOUT1、IOUT2及IOUT3而成为该电流加总信号IOUT。然而，实际上，电荷泵电路220A、221A、222A及223A的输出可被耦接在一起，且其个别输出信号可无须一加总电路，即可有效地加总在一起。换言之，无须一具体的加总电路即可实现加总电路 230A的功能。同样地，本揭露文件中的许多功能方块，在不偏离本发明的范围及功能的前提下，亦可用其他的实施例来加以实现。 
在第3B图的CDR电路200B中，时间交错式技术对数字式回路滤波器(DLF)也是有效地，亦即可以大量提升电路速度以满足绝大部分的要求。对于一采用4倍时间交错式架构的数字式回路滤波器(DLF)而言，电路速度约可提升为四倍。然而，在实际状况中，使用使用时间交错式架构的DLF，其所产生的K比特控制字较没有使用时间交错式的DLF长，而这延伸了CDR回路对于每一相位检测的反应。举例来说，如果相位检测决定出该恢复时脉是太慢的，则每数据比特期间的四倍期间的控制字被产生来加速DCO，而这在CDR回路上有效地引用一移动平均数功能。该移动平均数不仅让CDR回路上的杂讯较少，也使得追踪嵌入在该电压信号VIN中的时序的变化的能力变得较不敏捷。因此，在杂讯和追踪能力之间可依需要而做一取舍(trade-off)。然而，对一四倍时间交错式的架构，其追踪能力的下降(drop-off)是非常缓和的。本发明所教示的原理是能在较高程度时间交错式的架构下去实施(像是，8倍或16倍时间交错)，而这可更进一步提升电路速度；在这种情况下，该CDR回路上的杂讯更少，但是追踪能力却更进一步地下降。对于一N倍时间交错式的架构，N是大于1的整数，其提供NT期间的2N相位恢复时脉，并使用2N采样装置，来对电压信号VIN进行采样，以产生2N中间逻辑信号；一3N采样装置，分成N群组，各群组具有3采样装置，并且依照该2N相位恢复时脉的一特定相位来操作，用于同步该2N中间逻辑信号以产生N组已同步逻辑信号，其中，各群组包含有与自身群组相对应的该2N相位恢复时脉的该特定相位的3逻辑信号；与N相位检测器逻辑电路，透过二逻辑信号，各将N组已同步逻辑信号中的一映射成一相位信号。 
第6图说明数字回路滤波器500的功能区块图，适用于第3A图的DLF220A及第2B图的DLF220B(亦适用于221A、221B、222A、222B、223A和223B，此外，该DLF500的输入/输出信号名称亦与上述DLF不同)。数字回路滤波器500包含：一加总电路510，用以接收该相位信号UP[0]和DN[0]，并输出一第一中间信号PE，像是PE＝UP[0]-DN[0]；一数字滤波器520，其具有一转换函数H(z)，用以接收该第一中间信号PE和输出一第二中间信号FPE；与一编码器530，用以将该第二中间信号FPE编码成该K比特控制字C0[K-1:0]。在一实施例中，该转换函数H(z)可被设定为H(z)＝az-1+bz-1/(1-z-1)， 其中a和b是二滤波器参数。一般来说，如果没有限制的话，则a和b二者会是分数，因此该转换函数H(z)的输出将会是一无界带分数(即，整数加分数)。在数字滤波器520中使用嵌入舍入(rounding)饱和功能函数(未图示)来将该第二中间信号FPE调整成一有界整数。举例来说，但不限于此，FPE是从整数0到整数255中的一整数。在一实施例中，编码器530是温度计代码(thermometer-code)编码器。例如，当FPE是从整数0到整数255中的一整数，则温度计代码编码器的输出将是255比特控制字，其中，比特的总数是「1」，且和FPE的值是相等的。该温度计代码编码器的原理和实作方式是为一广为人知的习知技艺，故不再赘述。 
第7图说明DCO600的区块图，适用于第3B图的DCO250B。DCO600包含一4级环式振荡器620，其包含四延迟元件(601-604)，用以输出8相位时脉CLK[7:0]。四延迟元件(601-604)中的每一皆有二输入端「IN+」和「IN-」，用以接收前一级延迟元件(delay cell)的二输出，二输出端「OUT+」和「OUT-」，用以将二输出传递到下一级延迟元件，与二偏压端「IB1」和「IB2」，用以接收二偏移电流。具体来讲，延迟元件601接收偏移电流IB1[0]和IB2[0]，延迟元件602接收偏移电流IB1[1]和IB2[1]，延迟元件603接收偏移电流IB1[2]和IB2[2]，与延迟元件604接收偏移电流IB1[3]和IB2[3]。在一较佳实施例中，该四延迟元件(601-604)是相同而且在相同条件下进行偏移。DCO600更包含数字偏移控制电路610，用以接收该四K比特控制字C0[K-1:0]、C1[K-1:0]、C2[K-1:0]和C3[K-1:0]，与产生八偏移电流IB1[3:0]和IB2[3:0]，以对该环式振荡器620的四延迟元件(601-604)进行偏移。该四K比特控制字透过数字控制偏移电路610去控制环式振荡器620的偏移条件，并藉此控制环式振荡器620的振荡频率。 
第8图说明延迟元件700的示意图，适用于第7图的环式振荡器620的延迟元件(601-604)。延迟元件700是一差分电路，具有二输入端「IN+」和「IN-」，和二输出端「OUT+」和「OUT-」，透过一第一偏压端IB1接收一第一偏移电流和透过一第二偏压端IB2接收一第二偏移电流。延迟元件700包含一第一差分对和一第二差分对，该第一差分对包含NMOS电晶体M1a和M1b，该第二差分对包含NMOS电晶体M2a和M2b，其中，从该IB1端以该第一偏移电流偏移NMOS电晶体M1a和M1b，而从该IB2端以该第二偏移电流偏移NMOS电晶体M2a和M2b。延迟元件700另包含一差分迟延电路，该差分迟延电路 包含一电阻R2a、一电阻R2b和一电容Cp。延迟元件700更包含提供一对负载电阻R1b、R1a，该对负载电阻R1b、R1a用来作为第一差分对M1a-M1b和第二差分对M2a-M2b的一共同差分负载。于此，VDD表示一第一固定电位电路节点。当第二差分对M2a-M2b的输入端(「闸极」端)经由该差分迟延电路710去间接耦接到延迟元件700的输入端IN+/-时，第一差分对M1a-M1b的输入端(「闸极」端)直接耦接到延迟元件700的输入端IN+/-。第一差分对M1a-M1b和第二差分对M2a-M2b二者的输出端(「漏极」端)直接耦接到延迟元件700的输出端OUT+/-。据此，该输出OUT+/-经由一第一通道和一第二通道耦接到该输入IN+/-，该第一通道包含第一差分对M1a-M1b，该第二通道包含迟延电路710和第二差分对M2a-M2b。当该第二通道具有一第二延迟时，该第一通道具有一第一延迟，而由于差分迟延电路710，该第二延迟常是大于该第一延迟。延迟元件700的整体延迟(在输入IN+/-和输出OUT+/-之间)是介于在该第一延迟和该第二延迟之间，并且是取决于二通道的相对加权值。该第一偏移电流(从IB1)和该第二偏移电流(从IB2)分别决定该第一通道和该第二通道的加权值。在一较佳实施例中，来自偏压端IB1和IB2的总电流为一固定值。于第一种极端的情况下，来自第二偏压端IB2的电流是0(因此该第二通道的加权值为零)，延迟元件700的整体延迟等同该第一延迟。于第二种极端的情况下，来自第一偏压端IB1的电流是0(因此该第一通道的加权值为零)，延迟元件700的整体延迟等同该第二延迟。在二通道的相对电流的变化导致总延迟的变化，因而导致以该延迟元件构成的环式振荡器的振荡频率产生变化。 
第9图说明数字控制偏移电路800的示意图，适用于第7图的数字控制偏移电路610。偏移电路800包含：四电流模式DAC(数字模拟转换器)801-804，分别用以接收四K比特控制字C0[K-1:0]、C1[K-1:0]，C2[K-1:0]和C3[K-1:0]，与二电流镜811和812。四电流模式DACs(801-804)中的每一皆有一输入端「W」，用于接收一K比特控制字，一电源端「VSRC」，用以接收来自一第一固定电位节点VDD的电源，与二输出端「I1」和「I2」，用以传送二输出电流。从「I1」端(所有四DACs)传送的所有输出电流汇集成一第一总电流I1T，从「I2」端(所有四DACs)传送的所有输出电流汇集成一第二总电流I2T。二电流镜(811、812)中之一具有一输入端「IIN」、一输出端「IOUT」和一电源端「VGND」，输入端「IIN」接收一输入电流，输出端「IOUT」传送一汇流排反 映输出电流的电流，电源端「VGND」耦接到一第二固定电位节点VSS，用以作为电源的返回路径(return path)。具体来说，当电流镜812接收第二总电流I2T并将其反映成输出电流IB2[0]、IB2[1]、IB2[2]和IB2[3]时，电流镜811接收第一总电流I1T并将其反映成输出电流IB1[0]、IB1[1]、IB1[2]和IB1[3]。请注意，如第7图所示的方式，IB1[3:0]和IB2[3:0]被用以偏移4级环式振荡器。 
第10图说明电流模式数字对模拟转换器(DAC)900的示意图，适用于第9图的DAC(801-804)。如先前所述，四电流模式DACs(801-804)中的每一皆有一输入端「W」，用于接收一K比特控制字。虽然本发明已以特定实施例揭露，然其并非用以限定本发明，任何熟习此项技艺者，举例来说，如第10图所述的DAC900，当K＝2时，其可作为一实施例来作例示，同理，亦可推演至K>2时的延伸实施例。DAC900具有电源端「SRC」，用于接收电源，输入端「W」用于接收2比特控制字，和二输出端「I1」和「I2」用于输出二电流。DAC900包含二DAC元件901和902，用于分别接收控制比特W[0]和W[1]。DAC901和902是由相似方式建构，因此适用于DAC901的描述也是可适用于DAC902，仅只有实施例或标记不相同而已。可由下列的叙述得知，DAC902的实施例或标记是标示在括号中。DAC901(902)是以电流转向(steering)拓扑来架构；其包含以PMOS电晶体M3(M5)体现的电流源，和以PMOS电晶体M4a和M4b(M6a和M6b)体现的一对开关。藉由适当提供偏压VBP1(VBP2)给M3(M5)的闸极，和经由「SRC」端提供偏压给M3(M5)的源极，M3(M5)体现从其漏极输出电流IS1(IS2)的一电流源，其中IS1(IS2)有大约固定的电平且毋须考虑其负载电路的状态。作为电流IS1(IS2)的负载电路的M4a和M4b(M6a和M6b)，形成一开关对，用以提供电流转向功能以使电流IS1(IS2)转向到一第一分支IS1a(IS2a)或一第二分支IS1b(IS2b)。当M4b(M6b)是以W[0](W[1])的逻辑反向来控制时，M4a(M6a)则是受W[0](W[1])所控制，其中，W[0](W[1])的逻辑反向控制是透过一反相器来获得的，而903及904分别是供DAC元件901及902来使用的。，当W[0](W[1])是逻辑低的，IS1(IS2)转向到第一分支IS1a(IS2a)；当W[0](W[1])是逻辑高，IS1(IS2)转向到第二分支IS1b(IS2b)。当从第二分支(IS1b和IS2b)的所有电流被汇集成传送到第二输出端I2的一第二电流Ib时，从第一分支(IS1a和IS2a)的所有电流被汇集成传送到第一输出端I1的一第一电流Ia。
第11图说明电流镜1000，适用于第9图的电流镜811与812。电流镜1000具有输入端IIN和输出端IOUT，输入端IIN用于接收一输入电流信号，输出端IOUT用于输出表示为汇流排标示的复数个输出电流信号。电流镜1000包含第一NMOS电晶体M7和复数个电流镜NMOS电晶体M8-M11，第一NMOS电晶体M7接收源自输入端IIN的输入电流，M8-M11将来自输入端IIN的输入电流反映成输出端IOUT(汇流排标示)的输出电流。于此，VSS表示固定电位值节点。电流镜1000的原理是一广为人知的习知技艺，故不再赘述。此外，在不脱离本发明的精神和范围内，熟悉该项技艺人士可能会以电流镜去施行各式各样的替代实施例，例如，「迭接(cascade)电流镜」拓扑架构可用以改良电流镜的输出电阻，以减少输出电压余量(headroom)所须付出的代价。因此，本发明不限于上述特定的具体实施例，而是包含各种可能的具体实施例，像是电路设计采用的其他替代实施例。 
虽然本发明已以特定实施例揭露如上，然其并非用以限定本发明，任何熟习此项技艺者，在不脱离本发明的精神和范围内，当可作更动与润饰，因此本发明的保护范围当视后附的申请专利范围所界定者为准。

Claims (16)

1.一种时间交错式时脉数据恢复电路，其中该电路包含：
一时间交错式相位检测器，用以接收一输入信号与复数个时脉信号，并用以依据该复数个时脉信号以检测出该输入信号的不同数据转换点，以输出M比特数据与N个相位信号，其中M与N为大于1的整数；
一频率控制电路，耦接到该时间交错式相位检测器，用以接收该N个相位信号，并依据该N个相位信号产生一控制信号；以及
一控制振荡器，耦接到该频率控制电路，受该控制信号的控制以产生该复数个时脉信号，
其中该时间交错式相位检测器电路更包含：
复数个采样数据触发器，用以接收该复数个时脉信号以及该输入信号，并根据该复数个时脉信号来采样该输入信号，以产生复数个第一数字信号；
复数个同步数据触发器，用以接收该复数个第一数字信号，并输出复数个第二数字信号及该M比特数据；以及
复数个相位检测逻辑电路，用以接收该复数个第二数字信号与该M比特数据，并输出该N个相位信号。
2.如请求项1所述的电路，其中该频率控制电路更包含：
复数个数字滤波器，用以接收该N个相位信号，并产生该控制信号；
其中，该控制信号是为一数字信号。
3.如请求项1所述的电路，其中该频率控制电路更包含：
复数个电荷泵，用以接收该N个相位信号，根据该N个相位信号分别输出复数个电流信号；
一加总电路，用以接收并加总该复数个电流信号，并产生一电流加总信号；以及
一滤波器，用以接收该电流加总信号，并据以产生该控制信号；
其中，该控制振荡器为一电压控制振荡器。
4.如请求项1所述的电路，其中该输入信号的数据速率是快于该时脉信号的频率。
5.一种时间交错式时脉数据恢复电路，其中该电路包含：
一时间交错式相位检测器，用以接收一输入信号与复数个时脉信号，依据该复数个时脉信号以检测出该输入信号的不同数据转换点，并据以输出一数据信号与复数组相位信号；
复数个检测电路，耦接到该时间交错式相位检测器，其中，每一检测电路用以接收该复数组相位信号的其中一组，并产生相对应的一检测信号；以及
一调整电路，耦接到该复数个检测电路，用以接收该复数个检测电路产生的复数个检测信号，并产生该复数个时脉信号，
其中该时间交错式相位检测器更包含：
复数个采样数据触发器，用以接收该复数个时脉信号，并根据该复数个时脉信号来采样该输入信号，以产生复数个第一数字信号；
复数个同步数据触发器，用以接收该复数个第一数字信号，并输出复数个第二数字信号及该数据信号；以及
复数个相位检测器逻辑电路，用以接收该复数个第二数字信号及该数据信号，并输出该复数个相位信号。
6.如请求项5所述的电路，其中该输入信号的数据速率是快于该时脉信号的频率。
7.如请求项5所述的电路，其中该复数个检测电路为复数个数字滤波器，每一数字滤波器用以分别接收相对应的相位信号，并据以产生相对应的该检测信号；
其中，该检测信号是为一数字信号，且该调整电路可为一数字控制振荡器。
8.如请求项5所述的电路，其中该复数个检测电路为复数个电荷泵，且该检测信号为一模拟电流信号，而该调整电路更包含：
一加总器，用以加总该复数个检测信号，并产生一电流加总信号；
一低通滤波器，用以接收该电流加总信号，并据以产生一控制信号；以及
一电压控制振荡器，用以接收该控制信号，并据以产生该复数个时脉信号。
9.一种时间交错式时脉数据恢复方法，该方法包含：
接收一输入信号及复数个时脉信号；
依据该复数个时脉信号来采样该输入信号，以产生复数个第一数字信号；
接收该复数个第一数字信号，并输出复数个第二数字信号及数据信号；
接收该复数个第二数字信号及该数据信号，并输出复数个相位信号；
依据该复数个相位信号以产生一控制信号；以及
提供一振荡器，依据该控制信号以产生该复数个时脉信号。
10.如请求项9所述的方法，其中产生该控制信号的该步骤更包含：
提供复数个电荷泵，用以接收该复数个相位信号，并转换该复数个相位信号为复数个第一电流信号；
加总该复数个第一电流信号以产生一加总电流；以及
滤波该加总电流以产生该控制信号；
其中，该振荡器为一电压控制振荡器。
11.如请求项9所述的方法，其中产生该控制信号的该步骤更包含：
提供复数个数字滤波器，用以接受该复数个相位信号，并产生该控制信号；
其中，该控制信号包含有复数个检测信号，且该复数个检测信号为数字信号，且该振荡器为一数字控制振荡器。
12.如请求项9所述的方法，其中该输入信号的数据速率是快于该时脉信号的频率。
13.一种时间交错式时脉数据恢复方法，该方法包含：
在控制信号的控制之下，使用一受控制的振荡器产生N个时脉信号，其中N是大于1的整数；
使用该N个时脉信号采样一输入信号，而以产生复数个中间逻辑信号；
在该N个时脉信号中选择相对应的时脉信号以形成复数个同步时脉；
依据该复数个同步时脉对该复数个中间逻辑信号进行采样以产生复数组同步逻辑信号；
分别将该复数组同步逻辑信号映射成复数个相位信号；以及
依据该复数个相位信号以产生该控制信号，
在该控制信号的控制之下，产生该N个时脉信号，其中N是大于1的整数。
14.如请求项13所述的方法，其中各组同步逻辑信号包含3同步逻辑信号，以同步该复数个同步时脉的其中一个。
15.如请求项13所述的方法，其中，该方法是依据该复数个时脉信号以检测出该输入信号的不同数据转换点。
16.如请求项13所述的方法，其中该输入信号的数据速率是快于该时脉信号的频率。
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Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7733139B2 (en) * 2008-01-25 2010-06-08 Himax Technologies Limited Delay locked loop circuit and method for eliminating jitter and offset therein
JP5305935B2 (ja) * 2009-01-16 2013-10-02 ルネサスエレクトロニクス株式会社 デジタルフェーズロックドループ回路
US20120154059A1 (en) * 2010-12-17 2012-06-21 Nxp B.V. Multi phase clock and data recovery system
CN103001760B (zh) * 2011-09-09 2017-07-21 瑞昱半导体股份有限公司 数据和时钟间的相位差的校正装置
WO2013101244A1 (en) * 2011-12-31 2013-07-04 Intel Corporation Method and system for active receipt management
US9036755B2 (en) * 2012-09-28 2015-05-19 Liming Xiu Circuits and methods for time-average frequency based clock data recovery
US8860467B2 (en) * 2013-03-15 2014-10-14 Avago Technologies General Ip (Singapore) Pte. Ltd. Biased bang-bang phase detector for clock and data recovery
JP6163860B2 (ja) * 2013-05-15 2017-07-19 株式会社リコー 位相比較回路とクロックデータリカバリ回路
CN103684434A (zh) * 2013-12-19 2014-03-26 复旦大学 基于边沿线性化技术的25Gbps数据时钟恢复电路
US10305495B2 (en) * 2016-10-06 2019-05-28 Analog Devices, Inc. Phase control of clock signal based on feedback
TWI637601B (zh) * 2017-01-24 2018-10-01 奇景光電股份有限公司 頻帶選擇時脈資料回復電路以及相關方法
CN110719088B (zh) * 2018-07-13 2023-04-07 瑞昱半导体股份有限公司 时钟产生电路与混合式电路
CN111654266B (zh) * 2019-02-15 2023-03-14 群联电子股份有限公司 时脉数据回复电路、存储器存储装置及快闪存储器控制器
CN115498999B (zh) * 2022-09-16 2023-08-29 武汉市聚芯微电子有限责任公司 基于分频和时钟加速的相位追踪环路和方法及电子设备

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6442225B1 (en) * 1999-06-14 2002-08-27 Realtek Semiconductor Corporation Multi-phase-locked loop for data recovery
JP2005086789A (ja) * 2003-09-11 2005-03-31 Ricoh Co Ltd クロックデータリカバリ回路
CN1666456A (zh) * 2003-05-01 2005-09-07 三菱电机株式会社 时钟数据恢复电路
CN1913359A (zh) * 2005-08-11 2007-02-14 三星电子株式会社 具有低时钟频率的时钟数据恢复装置及方法

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6307906B1 (en) * 1997-10-07 2001-10-23 Applied Micro Circuits Corporation Clock and data recovery scheme for multi-channel data communications receivers
GB9828196D0 (en) * 1998-12-21 1999-02-17 Northern Telecom Ltd Phase locked loop clock extraction
US6700944B1 (en) * 1999-12-09 2004-03-02 Agere Systems Inc. Phase detector for clock and data recovery
US6768385B2 (en) * 2001-05-11 2004-07-27 Mstar Semiconductor, Inc. Intelligent phase lock loop
US7257183B2 (en) * 2001-07-10 2007-08-14 Rambus Inc. Digital clock recovery circuit
US7092474B2 (en) * 2001-09-18 2006-08-15 Broadcom Corporation Linear phase detector for high-speed clock and data recovery
US6545507B1 (en) * 2001-10-26 2003-04-08 Texas Instruments Incorporated Fast locking CDR (clock and data recovery circuit) with high jitter tolerance and elimination of effects caused by metastability
US7190754B1 (en) * 2001-12-24 2007-03-13 Rambus Inc. Transceiver with selectable data rate
JP3802447B2 (ja) * 2002-05-17 2006-07-26 Ｎｅｃエレクトロニクス株式会社 クロックアンドデータリカバリ回路とそのクロック制御方法
US7076377B2 (en) * 2003-02-11 2006-07-11 Rambus Inc. Circuit, apparatus and method for capturing a representation of a waveform from a clock-data recovery (CDR) unit
DE102004014695B4 (de) * 2003-03-26 2007-08-16 Infineon Technologies Ag Takt- und Datenwiedergewinnungseinheit
DE102004014970B4 (de) * 2003-03-26 2006-12-21 Infineon Technologies Ag Mitgekoppelte Einrichtung zur Rückgewinnung von Takt und Daten
US7397848B2 (en) * 2003-04-09 2008-07-08 Rambus Inc. Partial response receiver
US7092472B2 (en) * 2003-09-16 2006-08-15 Rambus Inc. Data-level clock recovery
US7285994B2 (en) * 2003-07-28 2007-10-23 Analog Devices, Inc. Rotational frequency detector system
US7312645B1 (en) * 2003-12-16 2007-12-25 Xilinx, Inc. Adaptive transition density data triggered PLL (phase locked loop)
US7233164B2 (en) * 2003-12-17 2007-06-19 Rambus Inc. Offset cancellation in a multi-level signaling system
TWI242929B (en) * 2004-12-01 2005-11-01 Ind Tech Res Inst Clock and data recovery apparatus and method thereof
US7616686B2 (en) * 2006-02-17 2009-11-10 Agere Systems Inc. Method and apparatus for generating one or more clock signals for a decision-feedback equalizer using DFE detected data
KR100915387B1 (ko) * 2006-06-22 2009-09-03 삼성전자주식회사 병렬 인터페이스의 데이터 신호와 클럭 신호 간의 스큐를보상하는 방법 및 장치
US7864911B2 (en) * 2006-09-13 2011-01-04 Sony Corporation System and method for implementing a phase detector to support a data transmission procedure
US7716514B2 (en) * 2006-09-19 2010-05-11 International Business Machines Corporation Dynamic clock phase alignment between independent clock domains
US8264906B2 (en) * 2007-05-29 2012-09-11 Rambus Inc. Adjusting clock error across a circuit interface

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6442225B1 (en) * 1999-06-14 2002-08-27 Realtek Semiconductor Corporation Multi-phase-locked loop for data recovery
CN1666456A (zh) * 2003-05-01 2005-09-07 三菱电机株式会社 时钟数据恢复电路
JP2005086789A (ja) * 2003-09-11 2005-03-31 Ricoh Co Ltd クロックデータリカバリ回路
CN1913359A (zh) * 2005-08-11 2007-02-14 三星电子株式会社 具有低时钟频率的时钟数据恢复装置及方法

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Publication number Publication date
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