CN103684434A - 基于边沿线性化技术的25Gbps数据时钟恢复电路 - Google Patents

基于边沿线性化技术的25Gbps数据时钟恢复电路 Download PDF

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Abstract

本发明属于通信技术领域，具体是一种基于边沿线性化技术的25Gbps数据时钟恢复电路。该电路包括电荷泵、压控振荡器、环路滤波器、注入锁定分频器和采用边沿线性化的鉴相器。压控振荡器产生12.5GHz的差分时钟，经过注入锁定分频器分频以及可调延时单元的延时产生8相6.25的时钟；鉴相器经过8相时钟对数据进行过采样，并同步和逻辑运算来控制电荷泵产生脉冲电流；该电流经过环路滤波器滤波以后，控制压控振荡器的控制端。利用本发明可以低功耗实现通过25Gps的输入数据产生4路6.25Gbps的数据和相应的时钟，并满足有较好的抖动性能和较好的锁定特性。

Description

基于边沿线性化技术的25Gbps数据时钟恢复电路
技术领域
本发明属于通信技术领域，具体涉及一种数据时钟恢复电路。
背景技术
随着人们对和各种便携设备数量的不断增加，通信链路上的数据传输量成指数倍增长，这对有线通信系统尤其是数据中心的速度、可靠性要求急剧升高。因此，作为数据中心通信技术的核心，光纤通信和高速有线通信也需要在速度、功耗和可靠性上有巨大提高。数据时钟恢复电路作为光纤通信和高速有线通信接收端最重要的部分，决定了整个系统接受端时钟的质量和恢复数据的抖动和误码率。
传统的高速数据时钟恢复电路采用高速的低噪声砷化镓等III-V族材料的晶体管来实现。然而由于其较高的电源电压和电流，采用该材料实现的数据时钟恢复电路的功耗都较高。同时，随着CMOS工艺的提高，晶体管的特征尺寸的不断减小，采用CMOS工艺来实现低功耗、高性能的高速电路成为可能。
目前，高速的数据时钟恢复电路主要有两种结构：线性数据时钟恢复电路和Bang-bang数据时钟恢复电路。然而，线性数据时钟恢复电路的恢复数据和时钟的抖动性能较好，但对鉴相器中的逻辑电路和电荷泵的要求较高、锁定时间较长，Bang-bang数据时钟恢复电路的锁定时间短，但抖动性能较差，因此囊括这两种结构的优点，摒除其缺点，从而达到一个完美的折中，也是一个富有挑战性的工作。
发明内容
本发明的目的是设计一种工作于25Gbps的数据时钟恢复电路，使其具有较好的抖动性能和较好的锁定特性。
本发明设计的工作于25Gbps的数据时钟恢复电路，采用一种边沿线性化技术，该电路包括电荷泵、压控振荡器、环路滤波器、注入锁定分频器和采用边沿线性化的鉴相器。其中：
所述压控振荡器（VCO）工作在12.5GHz，其输出的差分正弦时钟注入到基于环振的注入锁存分频器进行二分频，产生4相6.25GHz的正交差分时钟；该正交差分时钟经过可变延时单元再产生4相正交差分时钟，并与之前的4相组成8相6.25GHz时钟；该8相时钟经过8路缓冲器来增强其驱动能力，以对输入数据进行2倍速率的过采样；
所述鉴相器通过8路高速比较器对25Gb/s的输入数据进行过采样，以获得其数据和边沿的相位信息，通过进一步的同步和逻辑运算来驱动后面的电荷泵（CP），电荷泵的电流经过相加后进入到环路滤波器（LP）中进行滤波，并采用该滤波后的电压控制压控振荡器的输出频率。
本发明的数据时钟恢复电路，采用边沿线性化技术来降低Bang-bang数据时钟恢复电路的抖动。该电路的鉴相器的8个动态比较器（其中，4个比较器用于采样边沿，4个 比较器用于采样数据）采用两级结构，分别进行积分放大和正反馈放大。对于传统的bang-bang环路，经过比较器采样后的信号分别经过同步和相位检测的逻辑运算来驱动后面的4个bang-bang电荷泵。而对于线性环路，比较器第一级的线性模拟输出通过数级延时和增益可调的线性电荷放大器进行延时和放大。通过延时和放大的信号到达线性电荷泵的时间应当与比较器采样后经过同步和逻辑运算的信号到达线性电荷泵的时间相同，而该结果体现了差分输入信号在边沿采样时刻的幅值大小。通过采用与混频器类似的线性电荷泵，将差分数据的边沿的快慢信息转换为动态比较器的数字输出和将边沿采样时刻幅值信息转换为放大后的模拟输出进行合并，产生幅值可调的电流脉冲，从而降低压控振荡器控制线上的波动。
在该电路中传统的Bang-bang环路和线性化环路的比例可以通过两种电荷泵的电流大小来进行调节，以实现不同的环路特性。
本发明的有益效果：
从上述技术方案可以看出，本发明具有以下有益效果：
1 利用本发明，通过采用基于环振的注入锁定分频电路，相对于传统的电流模式的分频器可以降低其功耗，同时使锁定范围满足本发明的要求。
2 利用本发明，数据输入端的动态比较器能大大提高该系统的输入灵敏度，降低对前端跨阻放大器（TIA）的增益要求，降低整个接受端的功耗。
3 利用本发明，通过采用4路并行的鉴相器结构可以降低对鉴相器中比较器和触发器的速度的要求，降低其设计难度，并进一步降低电路整体的功耗。
4 利用本发明，通过采用线性化的Bang-bang鉴相器，可以减小压控振荡器电压控制端的波动，从而降低电路输出时钟和数据的抖动，提高整个接受端的整体性能。
5 利用本发明，通过采用调节电荷泵的输出电流，来调节传统Bang-bang环路和线性化环路的比例，并进一步调节整个电路的环路特性，进而满足不同的性能要求。
附图说明
图1为本发明提供的数据时钟恢复电路的整体结构示意图。
图2为图1电路中鉴相器和电荷泵的结构示意图。
图3为图1电路中线性化通路电荷泵的结构示意图。
图4为图1电路中鉴相器和电荷泵在不同模式下相位-电流传输特性。
图5为图1电路中注入锁定分频器的分频特性。
具体实施方式
下面结合附图和实施例对本发明做进一步的说明。
该电路的结构如图1所示，工作在12.5GHz的压控振荡器（VCO）产生的差分正弦时钟（CK），这两路正弦时钟注入到基于环振的注入锁存分频器进行二分频，产生4相6.25GHz的差分正交时钟（A0-A3）。A0-A3差分正交时钟经过可变延时单元再产生4相差分正交时钟（A4-A7），并与之前的4相组成8相6.25GHz时钟。该8相时钟经过8路缓冲器来增强其驱动能力，以对输入25Gbps的差分数据DATA进行2倍速率的过采样。
为了降低对动态比较器、触发器和逻辑电路的要求，鉴相器采用4路并行结构。在每一路（图2）中通过高速动态比较器对25Gb/s的输入数据进行过采样来获得其数据和边沿的相位信息，然后经过后续的触发器对该数据和边沿信心进行同步，产生信号（D0，E0）。信号D0和E0异或产生电荷泵的控制电压UP0，信号E0与下一路的同步数据D1异或产生压控振荡器的控制电压DN0。
而同步以后的数据信号D0-D4，经过电流模式的缓冲器（以驱动片外50Ω负载），形成（Dout0-Dout4）输出到片外。
对于传统的Bang-bang通路，电荷泵电流控制信号UP0、DN0直接控制电荷泵产生向上和向下的脉冲电流进入环路滤波器。
而对于线性化通路，这里采用鉴相器的第1路为例进行描述。将采样边沿的高速动态比较器积分放大级的差线性模拟输出A0，通过数级延时和增益可调的线性电荷放大器进行延时和放大。设计中要保证异或逻辑产生的电荷泵控制信号（UP0和DN0）与通过延时和放大的信号（INT0）到达线性化电荷泵的时间相同。线性化电荷泵用于完成两个功能：信号的相乘功能和脉冲电流的产生功能。通过线性电荷泵将差分信号INT0与电荷泵控制信号UP0和DN0相乘，产生幅值可调的电流脉冲，从而降低压控振荡器控制线上的波动。
4路的Bang-bang电荷泵和线性化电荷泵的输出电流相加，共同输入到环路滤波器中进行滤波，来控制压控振荡器的输出频率。在该电路中传统的Bang-bang环路和线性化环路的比例可以通过两种电荷泵的电流大小来进行调节，以实现不同的环路特性。
图3显示了该线性化电荷泵的具体结构。NMOS晶体管M1-M6构成混频器的输入管，NMOS晶体管M1和M2分别形成差分对管，通过延时和放大的信号INTx （x =1-4，即信号INT0-INT4）控制整个电荷泵产生电流的大小，NMOS晶体管M3、M4和PMOS晶体管M7、M8的源级分别接于NMOS晶体管M1和M2的漏级，利用电荷泵控制信号UPx （x =0-3，即信号UP0-UP3）和DNx （x =0-3，即信号DN0-DN3）控制充放电电流的方向，PMOS晶体管M7-M10的漏极分别与M3-M8的漏极相接，对NMOS晶体管M3和M6产生的电流进行镜像并与NMOS晶体管M4和M5的电流相加，从而最终体现出电荷泵控制信号与通过延时和放大的信号的相乘作用。 
图4显示了该电路中鉴相器和电荷泵在不同模式下的相位传输特性，100%线性化模式体现出了较好的线性度，而100%Bang-bang模式则体现出明显的Bang-bang特征，50%BB-线性化模式则在两者之间进行折衷。
图5显示了该电路中基于环振的注入锁定分频器的分频特性，当输入低于0dBm时，该分频器可分频从8G-16G的输入时钟信号。

Claims (4)

1. 一种基于边沿线性化技术的25Gbps数据时钟恢复电路，其特征在于，该电路包括电荷泵、压控振荡器、环路滤波器、注入锁定分频器和采用边沿线性化的鉴相器；其中：
所述压控振荡器（VCO）工作在12.5GHz，其输出的差分正弦时钟注入到基于环振的注入锁存分频器进行二分频，产生4相6.25GHz的正交差分时钟；该正交差分时钟经过可变延时单元再产生4相正交差分时钟，并与之前的4相组成8相6.25GHz时钟；该8相时钟经过8路缓冲器来增强其驱动能力，以对输入数据进行2倍速率的过采样；
所述鉴相器通过8路动态比较器对25Gb/s的输入数据进行过采样，以获得其数据和边沿的相位信息，通过进一步的同步和逻辑运算来驱动后面的电荷泵（CP），电荷泵的电流经过相加后进入到环路滤波器（LP）中进行滤波，并采用该滤波后的电压控制压控振荡器的输出频率。
2. 根据权利要求1所述的25Gbps的数据时钟恢复电路，其特征在于：
所述鉴相器的8个动态比较器采用两级结构，分别进行积分放大和正反馈放大；对于传统的bang-bang环路，经过比较器采样后的信号分别经过同步和相位检测的逻辑运算来驱动后面的4个bang-bang电荷泵；对于线性环路，比较器第一级的线性模拟输出通过数级延时和增益可调的线性电荷放大器进行延时和放大；通过延时和放大的信号到达线性电荷泵的时间，与比较器采样后经过同步和逻辑运算的信号到达线性电荷泵的时间相同；通过采用与混频器类似的线性电荷泵，将差分数据的边沿的快慢信息转换为动态比较器的数字输出和将边沿采样时刻幅值信息转换为放大后的模拟输出进行合并，产生幅值可调的电流脉冲，从而降低压控振荡器控制线上的波动。
3. 根据专利要求1所述的25Gbps的数据时钟恢复电路，其特征在于：
传统的Bang-bang环路和线性化环路的比例通过两种电荷泵的电流大小来进行调节，以实现不同的环路特性。
4. 根据专利要求1所述的25Gbps的数据时钟恢复电路，其特征在于：
线性化电荷泵中，NMOS晶体管M1-M6构成混频器的输入管；PMOS晶体管M7-M10将电荷泵控制信号UPx和DNx控制产生的电流进行镜像并进行相加，这里x=0-3；该电流的大小由延时和放大的信号INTx进行控制，这里x=1-4，体现出电荷泵控制信号与通过延时和放大的信号的相乘作用。
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