CN104734695A - 信号发生器、电子系统以及产生信号的方法 - Google Patents

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Abstract

本发明涉及信号发生器、电子系统以及产生信号的方法。正交相位信号发生器包括相对延迟单元、正交鉴相器、第一放大器以及环路滤波器。相对延迟单元延迟差分输入信号并且产生四个延迟信号。正交鉴相器基于四个延迟信号产生正交四相位输出信号、第一电压信号和第二电压信号。第一和第二电压信号的差表示正交四相位输出信号的正交相位误差。第一放大器放大第一和第二电压信号的电压差。环路滤波器对放大的电压差进行滤波并产生调谐电压信号。环路滤波器进一步与相对延迟单元通信耦接。相对延迟单元基于调谐电压信号调整正交四相位延迟信号的延迟。

Description

信号发生器、电子系统以及产生信号的方法
技术领域
本发明涉及信号发生器，特别地但并不限于涉及信号发生器、电子系统以及产生信号的方法。
背景技术
本地振荡器是用来产生信号的电子振荡器。使用压控振荡器(VCO)或者延迟锁相环(DLL)可以产生同相-正交(I，Q)信号。
期望产生可以降低或者消除鉴相器的失配以及产生具有所期望的占空比的信号的正交信号发生器。
发明内容
根据本发明的一个实施例，信号发生器包括相对延迟单元，用以延迟差分输入信号并且产生四个延迟信号；鉴相器，与所述的相对延迟单元通信耦接，用以基于所述四个延迟信号产生正交四相位输出信号、第一电压信号和第二电压信号，其中所述第一和第二电压信号的差表示了所述正交四相位输出信号的相位误差；第一放大器，与所述鉴相器通信耦接，用来放大所述第一和第二电压信号的差，并且产生所述第一和第二电压信号放大的电压差；环路滤波器，与所述第一放大器通信耦接，被配置为对所述放大的电压差滤波并且产生调谐电压信号，其中所述环路滤波器还与所述相对延迟单元通信耦接，并且所述相对延迟单元根据所述调谐电压信号调节所述四个延迟信号的延迟。
在另一个实施例中，产生正交相位信号的方法包括通过延迟差分输入信号产生四个延迟信号；基于所述四个延迟信号产生正交四相位输出信号、第一电压信号与第二电压信号，其中所述第一和所述第二电压信号的差表示所述正交四相位输出信号的相位误差；通过放大所述第一和第二电压信号的差，产生所述第一和第二电压信号的放大的电压差；通过对所述放大的电压差进行滤波产生调谐电压信号；以及根据所述调谐电压信号调节所述四个延迟信号的延迟。
附图说明
本发明通过所附的附图用示例形式展示。附图应当被理解为作为示例而非限制的，本发明的范围是由权利要求所限定的。在附图中，相同的附图标记代表相同的组件。
图1是表示信号发生器的实施例的框图。
图2A、图2B和图2C表示不同IQ相位的IQ鉴相器的输出的波形图。
图3是表示正交(IQ)鉴相器的输入和输出信号间的关系的曲线图。
图4A是表示IQ鉴相器的一个实施例的框图。
图4B是表示IQ鉴相器的另一个实施例的框图。
图5是表示IQ鉴相模块的一个实施例的框图。
图6是表示IQ鉴相模块的另一个实施例的框图。
图7是表示相对延迟单元的原理的实施例的框图。
图8是表示相对延迟单元的实施例的框图。
图9是表示具有正交四相位信号发生器的接收器的实施例的框图。
图10是表示产生正交四相位信号的方法的实施例的流程图。
具体实施例
图1是表示信号发生器10的一个实施例的框图。如图1所示的信号发生器10可以被配置为产生四相位正交(I，Q)信号。如图1所示，信号发生器10包括相对延迟单元100、IQ鉴相器110、第一放大器120以及环路滤波器130。
相对延迟单元100延迟了差分输入信号，即正时钟输入CK_IP以及负时钟输入CK_IN，并且生成四个延迟信号DEL0、DEL90、DEL180以及DEL270。DEL0和DEL180，分别是四个延迟信号中的第一与第三延迟信号，的延迟时间是相同的，并且DEL90与DEL270，分别是四个延迟信号中的第二与第四信号，的延迟时间是相同的。相对延迟单元100对差分信号CK_IP与CK_IN延迟90度。
IQ鉴相器110与相对延迟单元100通信耦接。IQ鉴相器110基于四个延迟信号DEL0、DEL90、DEL180以及DEL270生成了正交四相位输出信号O0、O90、O180、O270、第一电压信号VDN与第二电压信号VUP。第一与第二电压信号VDN与VUP的差表示了正交四相位输出信号O0、O90、O180以及O270的正交相位误差。换言之，IQ鉴相器110对由相对延迟单元100输出的四个延迟信号DEL0、DEL90、DEL180以及DEL270进行鉴相并生成IQ信号(即正交四相位输出信号O0、O90、O180以及O270)，并且将IQ信号的相位误差转换为VDN与VUP之间的直流(DC)电压差。
第一放大器120与IQ鉴相器110通信耦接。第一放大器120放大第一与第二电压信号VDN与VUP的差，并且生成了第一与第二电压信号VDN与VUP之间的放大的电压差。
环路滤波器130与第一放大器120通信耦接。环路滤波器130对放大的电压差进行滤波并生成调谐电压信号VTUNE。特别地，环路滤波器130滤去第一放大器130的输出电压中的交流(AC)部分，并且生成调整直流(DC)电压信号VTUNE。环路滤波器130还与相对延迟单元100通信耦接。相对延迟单元100根据调谐电压信号VTUNE调整四个延迟信号DEL0、DEL90、DEL180以及DEL270的延迟。也就是说电压差VDN-VUP被放大并进行滤波，然后反馈至相对延迟单元100，以控制相对延迟单元100的延迟。在信号发生器10被锁定后，输出信号O0、O90、O180以及O270是正交四相位信号，每一个都具有25％的占空比。
根据本发明的一个实施例的信号发生器10使用差分信号输入，因此对于输入信号的占空比是不敏感的。进一步，IQ鉴相器110同样起到下一级电路，例如混频器，的驱动电路的作用。由于相对延迟单元100只延迟了输入信号，并输出四个延迟信号(DEL0、DEL90、DEL180以及DEL270)，DEL0(或者DEL180)与DEL90(或者DEL270)之间的相位延迟由输入调谐电压VTUNE控制。进一步，由于相对延迟单元100只对输入信号延迟90度，并且在延迟锁相环(DLL)中只有一级相对延迟单元，所以不存在不同延迟信号之间在失配问题。
图2A、2B以及2C是表示不同IQ相位的IQ鉴相器的输出波形的波形图。
更具体来说，图2A是IQ相位大于90度时的波形图。输出信号O90与O270的占空比小于25％，而输出信号O0与O180的占空比大于25％。由于输出信号O90与O270的占空比小于25％，所以输出信号O90与O270相加并且一阶滤波之后的电压平均值V90_270小于输出信号O0与O180相加并且一阶滤波之后的电压平均值V0_180，即VUP>VDN。如图2A所示，VUP大部分是在参考虚线之上，而VDN大部分是在参考虚线之下。图2A中并未示出的电压VTUNE可以表示被第一放大器放大的(VDN-VUP)的平均值。也就是说，VTUNE可以表示为(VDN-VUP)×Gain_amp的平均值，其中Gain_amp表示放大器的增益。
图2B是IQ相位小于90度时的波形图。输出信号O90与O270的占空比大于25％，而输出信号O0与O180的占空比小于25％。由于输出信号O90与O270的占空比大于25％，所以输出信号O90与O270相加并且一阶滤波之后的电压平均值V90_270大于输出信号O0与O180相加并且一阶滤波之后的电压平均值V0_180，即VUP<VDN。如图2B所示，VUP大部分是在参考虚线之下，而VDN大部分是在参考虚线之上。图2B中并未示出的电压VTUNE可以表示被第一放大器放大的(VDN-VUP)的平均值。也就是说，VTUNE可以表示为(VDN-VUP)×Gain_amp的平均值，其中Gain_amp表示放大器的增益。
图2C是IQ相位等于90度时的波形图。输出信号O0、O90、O180、O270的占空比等于25％。输出信号O90与O270相加并且一阶滤波之后的电压平均值V90_270等于输出信号O0与O180相加并且一阶滤波之后的电压平均值V0_180，即VUP=VDN。如图2C所示，VUP与VDN大致上是与参考虚线重叠的。图2C中并未示出的电压VTUNE可以表示被第一放大器放大的(VDN-VUP)的平均值。也就是说，VTUNE可以表示为(VDN-VUP)×Gain_amp的平均值，其中Gain_amp表示放大器的增益。
在工作过程中，当相位误差，可以由输出信号O0和O90之间(或者等同地是O180与O270之间的)的相位差表示，大于90度时，环路调谐电压VTUNE，也即等于(VDN-VUP)×Gain_amp，被减小，并且减小的VTUNE反馈给相对延迟单元100。通过这种方式，O0与O90之间的相位误差被减小，并且最终相位误差接近90度。
相对地，当相位误差，可以由输出信号O0和O90之间的相位差表示，小于90度时，环路调谐电压VTUNE，也即等于(VDN-VUP)×Gain_amp，被增大，并且增大的VTUNE反馈给相对延迟单元100。通过这种方式，O0与O90之间的相位误差被增大，并且最终相位误差接近90度。
最终的状态由图2C显示，其中VUP的直流(DC)值与VDN的直流(DC)值相等。也就是说，VUP的平均值与VDN的平均值相等，并且VTUNE满足目标相位误差，并且相对延迟单元100不再需要调整四个延迟信号DEL0、DEL90、DEL180、DEL270。
图3是表示IQ鉴相器输入与输出信号间传送特性的曲线图。如图3所示，输入IQ相位误差与输出之间存在线性关系，也即，第一电压信号VDN与第二电压信号VUP之间的差。符号表示电压信号间的差的平均值。IQ鉴相器的增益为在实际应用中，IQ鉴相器110在[0，π]范围内工作。在环路被锁定以后，IQ鉴相器110将会在保持稳定，也就意味着信号发生器10产生正交四相位信号。
图4A是表示IQ鉴相器的一个实施例的框图。图4A只示出了一个实施例，然而本领域的普通技术人员可以理解IQ鉴相器的实施例不仅限于图4A所表示的。具体来说，IQ鉴相器110A包括启动单元400、四个IQ鉴相(PD)模块412、414、416以及418、两个或门422和424以及两个滤波器432和434。启动单元400与图1所示的相对延迟单元100耦接。启动单元400包括第一与门402、第二与门404、第三与门406和第四与门408。每一个与门402、404、406和408的第一输入端口被配置为接收四个延迟信号DEL0、DEL90、DEL180、DEL270中的一个，并且第一和第三与门402与406的第二输入端口被配置为接收逻辑高电平，也表示为“1”，第二和第四与门404和408的第二输入端口被配置为接收启动信号START。
启动单元400提供的初始的启动信号作为最初的输出信号O0、O90、O180以及O270。举例来说启动信号可以是正阶跃信号。
第一IQ鉴相模块412、第二IQ鉴相模块414、第三IQ鉴相模块416以及第四IQ鉴相模块418中的每一个都具有第一输入端口和第二输入端口(I，Q分支)，被配置为接收四个与门402、404、406和408中的两个相邻与门的输出。具体来说，第一IQ鉴相模块412接收第一与门402和第二与门404的输出。第二IQ鉴相模块414接收第二与门404和第三与门406的输出。第三IQ鉴相模块416接收第三与门406与第四与门408的输出，第四IQ鉴相模块418接收第四与门408与第一与门402的输出。IQ鉴相模块412、414、416和418的实现将在以下给出。
第一或门422连接到第一和第三IQ鉴相模块412和416。第一或门422输出信号V0_180。第二或门424连接到第二和第四IQ鉴相模块414和418。第二或门424输出信号V90_270。
第一滤波器432连接到第一或门422并且基于第一或门422的输出V0_180产生第二电压信号VUP。第二滤波器434连接到第二或门424并且根据第二或门424的输出V90_270产生第一电压信号VDN。第一或门422被配置为对正交信号O0和O180相加，并输出信号V0_180，信号V0_180是输出信号(O0，O180)的两倍频。或门424被配置为对正交信号O90和O270相加，并输出信号V90_270，信号V90_270是输出信号(O90，O270)的两倍频。差分信号V0_180以及V90_270分别由滤波器432与434被转换为直流(DC)电压VUP和VDN。
图4B表示IQ鉴相器的另一个实施例的框图。在上文对于图4A已经描述的组件的细节于此省略。在图4B中，第一与第二滤波器432B与434B中的每一个可以通过一个电阻和一个接地的电容实现。
图5是表示IQ鉴相模块的实施例的框图。如图5所示，第一、第二、第三与第四IQ鉴相模块412、414、416以及418中的每一个可以通过电路50实现。电路50包括第一非门500，第一与非门510，以及第二非门520。第一非门500包括IQ鉴相模块的第二输入端口，被配置为接收四个与门402、404、406和408中的两个相邻与门的其中一个输出(Q分支)。第一与非门510的第一输入端口连接到非门500，第一与非门510的第二输入端口包括IQ鉴相模块的第一输入端口，被配置为接收四个与门402、404、406和408中的两个相邻与门的另一个输出(I分支)。第二非门520连接到第一与非门510的输出。
图5所示的IQ鉴相模块50可以根据电平进行鉴相。IQ鉴相单元50具有简单的结构并且适用于宽频带信号的鉴相并生成正交本振信号。当四个延迟信号DEL0、DEL90、DEL180以及DEL270的占空比为50％时，鉴相模块50的鉴相范围为0-180度。可选地，当延迟信号的占空比偏离50％时，IQ鉴相模块50的鉴相范围下降。举例来说，当四个延迟信号DEL0、DEL90、DEL180以及DEL270的占空比为25％时，鉴相模块50的鉴相范围为0-90度。为了保证IQ鉴相模块50的正常操作，输入信号的占空比应当在25％到75％的范围之内。在实际应用中，大部分信号满足以上条件。
图6是表示IQ鉴相模块另一个实施例的框图。第一、第二、第三和第四IQ鉴相模块412、414、416和418中的每一个可以由电路60实现。电路60包括第三非门600、第四非门610、第五非门660、第二与非门620、第三与非门630、第四与非门640以及第五与非门650。
第三非门600包括IQ鉴相模块的第一输入端口。也就是说，第三非门600被配置为接收四个与门402、404、406以及408中的两个相邻与门的输出中的一个(I分支)。第四非门610包括IQ鉴相模块的第二输入端口，也就是说，第四非门610被配置为接收四个与门402、404、406以及408中的两个相邻与门的输出中的另一个(Q分支)。
第二与非门620的第一输入端口接收第三非门600的输出。第二与非门620的第二输入端口接收第五与非门650的输出。第二与非门620的输出连接到第三与非门630的第一输入端口和第五与非门的第一输入端口。第三与非门630的第二输入端口连接到第四与非门640的输出。第三与非门630的输出端口连接到第五与非门650的第二输入端口。第四与非门640的第二输入端口与第五与非门650的第三输入端口都连接到第四非门610的输出。第五非门660连接到第五与非门650的输出。
图7是表示相对延迟单元的框图。相对延迟单元进一步包括固定延迟模块700与可控延迟模块710。如图1所示的环路滤波器130通信耦接到可控延迟模块710，并且可控延迟模块710基于调谐电压VTUNE调节四个延迟信号DEL0、DEL90、DEL180与DEL270中的两个延迟信号DEL90与DEL270的延迟。差分输入信号CK_IP和CK_IN既被输入到固定延迟模块700也被输入到可控延迟模块710。固定延迟模块700输出第一和第三延迟信号DEL0与DEL180，可控延迟模块710输出第二和第四延迟信号DEL90与DEL270。如图7所示，固定延迟模块700的输出是第一延迟信号DEL0以及第三延迟信号DEL180，它们被认为是具有相对于差分输入信号CK_IP和CK_IN的固定延迟时间t0的基准信号。可控延迟单元710的输出是第二延迟信号DEL90和第四延迟信号DEL270，其具有相对于差分输入信号CK_IP和CK_IN的可控延迟时间t+t0。也就是说，第二延迟信号DEL90与第四延迟信号DEL270的延迟是由固定延迟时间t0以及可控延迟时间Δt之和决定的。可控延迟时间Δt是由延迟锁相环控制的，即信号发生器。也就是说，第一和第三延迟信号DEL0和DEL180的延迟时间是相同的，并且第二与第四延迟信号DEL90和DEL270的延迟时间是相同的。第一和第二延迟信号DEL0和DEL90的延迟时间差是由调谐电压信号控制的。
图8是表示相对延迟单元的一个实施例的框图。相对延迟单元100’具有固定延迟模块800和可控延迟模块810。固定延迟模块800包括第一可控电流源802和第一缓冲器804。第一可控电流源802连接到第一缓冲器804的电源端口。第一缓冲器804被配置为输出第一和第三延迟信号DEL0和DEL180。可控延迟模块810包括第二可控电流源812和第二缓冲器814。第二可控电流源812连接到第二缓冲器814的电源端口。第二缓冲器814被配置为输出第二和第四延迟信号DEL90和DEL270。如图8所示，第一和第三延迟信号DEL0和DEL180相对于差分输入信号的延迟是由偏置电压VBIAS确定的。第二和第四延迟信号DEL90和DEL270相对于差分输入信号的延迟是由调谐电压VTUNE确定的。延迟时间t和延迟时间t+Δt都包括固定延迟时间t，并且固定延迟时间和可控延迟时间之间的相对延迟是由电压差VTUNE-VBIAS确定的。因为固定延迟模块800的延迟和可控延迟模块810的延时之差是Δt，所以相对延迟单元的范围和精度可以被提高。
图9是具有正交四相位信号发生器的接收器的实施例的框图。在图9中，射频(RF)接收机90包括天线900、低噪声放大器(LNA)910、混频器920、基带电路930以及正交相位信号发生器10。
天线900接收到信号。低噪声放大器910放大接收到的信号以产生第一差分信号。正交行为信号发生器10包括相对延迟单元100、IQ鉴相器110、第一放大器120以及滤波器130。相对延迟单元100延迟第二差分信号CK_IP和CK_IN并且产生四个延迟信号DEL0、DEL90、DEL180以及DEL270。更具体来说，相对延迟单元100包括固定延迟模块和可控延迟模块，此二者都从锁相环(PLL)或者分频器接收差分信号CK_IP和CK_IN。可控延迟模块的输入电压来自于由正交相位信号发生器10的环路滤波器130而来的输出电压VTUNE。
IQ鉴相器110与相对延迟单元100通信耦接。IQ鉴相器110基于四个延迟信号DEL0、DEL90、DEL180以及DEL270产生正交四相位输出信号O0、O90、O180和O270、第一电压信号VDN和第二电压信号VUP。更具体来说，IQ鉴相器110包括启动单元、四个相同的IQ鉴相模块、两个或门和两个滤波器。滤波器可以包括低通滤波器。IQ鉴相器110的输入来自于由相对延迟单元100输出的四个延迟信号DEL0、DEL90、DEL180和DEL270，馈入启动单元的启动信号来自系统，例如一些用来生成正阶跃信号的外围电路。启动单元的输出与四个IQ鉴相模块通信耦接。四个IQ鉴相模块的输出直接驱动混频器920。而IQ鉴相器110中的或门将两个正交信号相加以产生差分信号V0_180和V90_270。差分信号由滤波器进行滤波以得到两个差分电压信号VUP和VDN，这两个差分电压信号被用作在下一级的第一放大器120的输入。第一和第二电压信号VDN和VUP的差值VDN-VUP表示正交四相位输出信号O0、O90、O180和O270的相位误差。第一放大器120与IQ鉴相器110通信耦接。第一放大器120放大电压差VDN-VUP并且产生这两个电压信号的放大的电压差。环路滤波器130与第一放大器120通信耦接。环路滤波器130对放大的电压差进行滤波并且产生调谐电压VTUNE。环路滤波器130可以由电容实现。环路滤波器130也与相对延迟单元100通信耦接，并且相对延迟单元100基于调谐电压VTUNE调节四个延迟信号DEL0、DEL90、DEL180和DEL270的延迟。
混频器920连接到低噪声放大器910和IQ鉴相器110。混频器920将正交四相位输出信号O0、O90、O180和O270与低噪声放大器910输出的第一差分信号相乘以产生四路信号。基带电路930连接到混频器920。基带电路930对所述四路信号进行基带处理。应当注意混频器920使用占空比为25％的四相位本振信号O0、O90、O180和O270。给定差分输入信号，通过本发明实施例给出的信号发生器10，可以得到占空比为25％的四相位本振信号O0、O90、O180和O270。
接收器90仅仅是包括根据本发明的实施例的信号发生器10的一个实例。本领域的普通技术人员可以想到其他的电子设备，例如发射机、收发机，也包括根据本发明的实施例的信号发生器。
图10是表示产生正交四相位信号的方法的实施例的流程图。产生正交相位信号的方法1000包括通过延迟差分输入信号CK_IP和CK_IN产生(框1010)四个延迟信号DEL0、DEL90、DEL180和DEL270，基于四个延迟信号DEL0、DEL90、DEL180和DEL270产生(框1020)正交四相位输出信号O0、O90、O180、O270、第一电压信号VDN和第二电压信号VUP，其中第一和第二电压信号VDN和VUP的差表示了正交四相位信号的相位误差；通过放大电压差产生(框1030)第一和第二电压信号的放大的电压差；通过对放大的电压差进行滤波产生(框1040)调谐电压信号VTUNE；以及基于调谐电压信号调节(框1050)四个延迟信号DEL0、DEL90、DEL180和DEL270的延迟。
可替代地，虽然并未在图10中示出，通过延迟差分输入信号产生(框1010)四个延迟信号由相对延迟单元执行，并且相对延迟单元进一步包括固定延迟模块和可控延迟模块。方法1000进一步包括可控延迟模块基于调谐电压VTUNE调整四个延迟信号DEL0、DEL90、DEL180、DEL270中的DEL90和DEL270的延迟。
应当注意以上所描述的所有或者任一实施例可以彼此结合，除非另外声明或者此类实施例可能在功能上和／或架构上相互排斥。
虽然本发明与引用的特定示例实施例一起被描述，但是本发明并不仅限于于此描述的实施例，而是可以用在后附的权利要求的精神和范围内以修改或者变更的形式被实施。相应的，说明书和附图应被视为说明的意思而非限制的意思。
由上所述，应当注意到本发明特定的实施例在这里以示例为目的被描述，但是在不背离本发明范围的情况下可以做不同的修改。相应地，本发明除了后附的权利要求，并不被限制。
本领域技术人员在实施本发明时可以通过对于附图、公开的内容和权利要求的研究，了解并进行对于公开的实施例的其他改变。在权利要求中，词语“包括”并不排除其他组件或步骤，并且不定冠词“一个”并不排除多个。即使特定的特征记载在不同的从属权利要求中，本发明也涉及具有共同的这些特征的实施例。任何在权利要求中的附图标记不应当被解释为限制范围。
不同实施例的特征和方面可以被整合到另外的实施例中，并且本文件所示的实施例可以在没有所有示例或者描述的特征或者方面的情况下实施。本领域技术人员会注意到，虽然本系统和方法的特定的示例和实施例为了示例目的而被描述，在不背离本发明的精神和范围的情况下可以做出不同的修改。此外，一个实施例的特征可以被包含到另一个实施例中，即使这些特征并未在本文件中在一个单一的实施例中被一起描述。相应地，本发明被所附的权利要求描述。

Claims (21)

1.信号发生器，包括：
相对延迟单元，被配置为延迟差分输入信号以及生成四个延迟信号；
鉴相器，与所述相对延迟单元通信耦接，被设置为基于所述四个延迟信号产生正交四相位输出信号、第一电压信号以及第二电压信号，其中所述第一以及第二电压信号的差表示所述正交四相位输出信号的相位误差；
第一放大器，与所述鉴相器通信耦接，被配置为放大所述第一和第二电压信号的差，并且产生所述第一和第二电压信号间的放大的电压差；以及
环路滤波器，与所述第一放大器通信耦接，被配置为对所述被放大的电压差滤波并产生调谐电压信号，其中所述环路滤波器还与所述相对延迟单元通信耦接，并且所述相对延迟单元根据所述调谐电压信号调整所述四个延迟信号的延迟。
2.如权利要求1所述的信号发生器，其中所述四个延迟信号的第一与第三信号的延迟时间是相同的，并且所述四个延迟信号的第二与第四个信号的延迟时间是相同的，所述第一和第二延迟信号的延迟时间差由所述调谐电压信号控制。
3.如权利要求1所述的信号发生器，其中
所述相对延迟单元进一步包括固定延迟模块以及可控延迟模块，其中所述环路滤波器与所述可控延迟模块通信耦接并且所述可控延迟模块根据所述调谐电压调整所述四个延迟信号中的两个信号的延迟。
4.如权利要求3所述的信号发生器，其中
所述固定延迟模块包括第一可控电流源与第一缓冲器，其中所述第一可控电流源连接到所述第一缓冲器的电源节点。
5.如权利要求3所述的信号发生器，其中
所述可控延迟模块包括第二可控电流源与第二缓冲器，其中所述第二可控电流源连接到所述第二缓冲器的电源节点，所述环路滤波器连接到所述第二可控电流源，并且所述第二可控电流源的电流是根据所述调谐电压可变的。
6.如权利要求1所述的信号发生器，其中所述鉴相器进一步包括：
启动单元，与所述相对延迟单元通信耦接，其中所述启动单元包括第一与门、第二与门、第三与门与第四与门，每一个与门的第一输入端口被配置为接收所述四个延迟信号中的一个，并且所述第一和第三与门的第二输入端口被配置为接收逻辑高电平，所述第二和第四与门的第二输入端口接收启动信号；
第一鉴相模块、第二鉴相模块、第三鉴相模块以及第四鉴相模块，其中所述第一、第二、第三和第四鉴相模块中的每一个具有被配置为接收所述四个与门中的相邻两个与门的输出的第一输入端口和第二输入端口；
第一或门，与所述第一和第三鉴相模块连接，以及第二或门，与所述第二和第四鉴相模块连接；以及
第一滤波器，与所述第一或门连接，并且根据所述第一或门的输出生成所述第二电压信号；以及第二滤波器，与所述第二或门连接，并且根据所述第二或门的输出生成所述第一电压信号。
7.如权利要求6所述的信号发生器，其中所述第一、第二、第三以及第四鉴相模块中的每一个进一步包括：
第一非门，包括所述鉴相模块的第二输入端口；
第一与非门，其中所述第一与非门的第一输入端口连接到所述第一非门，并且所述第一与非门的第二输入端口包括所述鉴相模块的第一输入端口；以及
第二非门，连接到所述第一与非门的输出。
8.如权利要求6所述的信号发生器，其中所述第一、第二、第三和第四鉴相模块中的每一个进一步包括：
第三非门，包括所述鉴相模块的第一输入端口；
第四非门，包括所述鉴相模块的第二输入端口；
第二与非门、第三与非门、第四与非门以及第五与非门，其中所述第二与非门的第一输入端口接收所述第三非门的输出，所述第二与非门的第二输入端口接收所述第五与非门的输出，所述第二与非门的输出既连接到所述第三与非门的第一输入端口也连接到所述第五与非门的第一输入端口，所述第三与非门的第二输入端口连接到所述第四与非门的输出，所述第三与非门的输出端口连接到所述第五与非门的第二输入端口，所述第四与非门的第二输入端口和所述第五与非门的第三输入端口都连接到所述第四非门的输出；以及
第五非门，连接到所述第五与非门的输出。
9.如权利要求6所述的信号发生器，其中所述第一滤波器与第二滤波器每个都包括一阶低通滤波器。
10.如权利要求6所述的信号发生器，其中所述启动信号包括阶跃信号。
11.接收器，包括
天线，被配置为接收信号；
低噪声放大器，被配置为放大所述接收到的信号以产生第一差分信号；
正交相位信号发生器，包括
相对延迟单元，被配置为延迟第二差分信号和生成四个延迟信号；
鉴相器，与所述相对延迟单元通信耦接，被配置为基于四个延迟信号生成正交四相位输出信号、第一电压信号与第二电压信号，其中所述第一和第二电压信号的差表示所述正交四相位输出信号的相位误差；
第一放大器，与所述鉴相器通信耦接，并且被配置为放大所述两个电压信号的差并生成所述两个电压信号的放大的电压差；以及
环路滤波器，与所述第一放大器通信耦接，被配置为对所述放大的电压差滤波并且生成调谐电压，其中所述环路滤波器还与所述相对延迟单元通信耦接，并且所述相对延迟单元根据所述调谐电压调整所述四个延迟信号的延迟；
混频器，与所述低噪声放大器以及所述鉴相器相连接，被配置将所述正交四相位输出信号与所述第一差分信号进行相乘，以产生四路信号；以及
基带电路，与所述混频器连接，被配置为对所述四路信号进行基带处理。
12.生成正交相位信号的方法，包括：
通过延迟差分输入信号产生四个延迟信号；
基于所述四个延迟信号生成正交四相位输出信号、第一电压信号和第二电压信号，其中所述第一和第二电压信号的差表示所述正交四相位输出信号的相位误差；
通过放大所述第一和第二电压信号的差生成所述第一和第二电压信号的放大的电压差；
通过对所述放大的电压差进行滤波生成调谐电压信号；以及
根据所述调谐电压信号调整所述四个延迟信号的延迟。
13.如权利要求12所述的方法，其中所述四个延迟信号的第一和第三信号的延迟时间是相同的，以及所述四个延迟信号的第二和第四信号的延迟时间是相同的，以及所述第一和第二延迟信号的延迟时间差是由所述调谐电压信号控制的。
14.如权利要求12所述的方法，其中
通过延迟差分输入信号生成所述四个延迟信号是由相对延迟单元执行的，所述相对延迟单元还包括固定延迟模块与可控延迟模块，所述方法进一步包括通过所述可控延迟模块根据所述调谐电压调整所述四个延迟信号中的两个的延迟。
15.如权利要求14所述的方法，其中
所述固定延迟模块包括第一可控电流源与第一缓冲器，其中所述第一可控电流源连接到所述第一缓冲器的电源节点。
16.如权利要求14所述的方法，其中
所述可控延迟模块包括第二可控电流源和第二缓冲器，其中所述第二可控电流源连接到所述第二缓冲器的电源节点，所述环路滤波器连接到所述第二可控电流源，以及所述第二可控电流源的电流是根据调谐电压可变的。
17.如权利要求13所述的方法，其中生成所述正交四相位输出信号是由鉴相器执行的，所述鉴相器进一步包括：
启动单元，与所述相对延迟单元通信耦接，其中所述启动单元包括第一与门、第二与门、第三与门以及第四与门，所述与门中的每一个的第一输入端口被配置为接收所述四个延迟信号中的一个，并且所述第一和第三与门中的第二输入端口被配置为接收逻辑高电平，并且所述第二和第四与门的第二输入端口接收启动信号；
第一鉴相模块、第二鉴相模块、第三鉴相模块以及第四鉴相模块，其中所述第一、第二、第三以及第四鉴相模块中的每一个都具有第一输入端口和第二输入端口，被配置为接收所述四个与门中的两个相邻与门的输出；
第一或门，连接到所述第一和第三鉴相模块，以及第二或门，连接到所述第二和第四鉴相模块；以及
第一滤波器，连接到所述第一或门并且根据所述第一或门的输出生成所述第二电压信号；以及第二滤波器，连接到所述第二或门并且根据所述第二或门的输出生成所述第一电压信号。
18.如权利要求17所述的方法，其中所述第一、第二、第三以及第四鉴相模块中的每一个进一步包括：
第一非门，包括所述鉴相模块的第二输入端口；
第一与非门，其中所述第一与非门的第一输入端口连接到所述非门，并且所述第一与非门的第二输入端口包括所述鉴相模块的第一输入端口；以及
第二非门，连接到所述第一与非门的输出。
19.如权利要求17所述的方法，其中所述第一、第二、第三以及第四鉴相模块进一步包括：
第三非门，包括所述鉴相模块的第一输入端口；
第四非门，包括所述鉴相模块的第二输入端口；
第二与非门、第三与非门、第四与非门以及第五与非门，其中所述第二与非门的第一输入端口接收所述第三非门的输出，所述第二与非门的第二输入端口接收所述第五与非门的输出，所述第二与非门的输出连接到所述第三与非门的第一输入端口与所述第五与非门的第一输入端口，所述第三与非门的第二输入端口连接到所述第四与非门的输出，所述第三与非门的输出端口连接到所述第五与非门的第二输入端口，所述第四与非门的第二输入端口和所述第五与非门的第三输入端口都被连接到所述第四非门的输出；以及
第五非门，连接到所述第五与非门的输出。
20.如权利要求17所述的方法，其中所述第一滤波器与所述第二滤波器中的每一个都包括一阶低通滤波器。
21.如权利要求17所述的方法，其中所述启动信号包括阶跃信号。
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