CN116806413A - 50%占空比差分倍频器的校准技术 - Google Patents

50%占空比差分倍频器的校准技术 Download PDF

Info

Publication number
CN116806413A
CN116806413A CN202080105478.4A CN202080105478A CN116806413A CN 116806413 A CN116806413 A CN 116806413A CN 202080105478 A CN202080105478 A CN 202080105478A CN 116806413 A CN116806413 A CN 116806413A
Authority
CN
China
Prior art keywords
differential
clock signal
component
output clock
circuit
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202080105478.4A
Other languages
English (en)
Inventor
蒂莫西·麦克休
布莱恩·伊尔
劳伦斯·康奈尔
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Huawei Technologies Co Ltd
Original Assignee
Huawei Technologies Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Huawei Technologies Co Ltd filed Critical Huawei Technologies Co Ltd
Publication of CN116806413A publication Critical patent/CN116806413A/zh
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/156—Arrangements in which a continuous pulse train is transformed into a train having a desired pattern
    • H03K5/1565—Arrangements in which a continuous pulse train is transformed into a train having a desired pattern the output pulses having a constant duty cycle
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
    • H03K5/133—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals using a chain of active delay devices
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/24—Automatic control of frequency or phase; Synchronisation using a reference signal directly applied to the generator

Landscapes

  • Physics & Mathematics (AREA)
  • Nonlinear Science (AREA)
  • Manipulation Of Pulses (AREA)
  • Pulse Circuits (AREA)

Abstract

本文提供了一种倍频器电路，所述倍频器电路提供了一种以低成本和低电流损耗的方式快速、简单地校准差分50％输出占空比倍频器所需的相位延迟的方法。本文使用的是全差分方法，其中，差分输入信号(clkjn,clkjnb)的分量用于生成差分输出信号(clk_out,clk_outb)和延迟差分输出信号(clk_dly_out,clk_dly_outb)。所述差分输出信号和所述延迟差分输出信号在逻辑电路(551,553)中合并，以确定差分倍频输出信号(2x_clk,2x_clkb)的分量。所述逻辑电路的输出用于调整所述延迟输出信号中的延迟量(541：控制)，使得所述倍频输出信号具有50％的占空比。在一些实施例中，所述延迟信号的正分量和负分量可以分开调整(541：控制)。

Description

50％占空比差分倍频器的校准技术
优先权
本申请要求McHugh等人于2020年9月25日提交的申请号为63/083,758、发明名称为“50％占空比差分倍频器的校准技术(Techniques for Calibrating 50％ Duty CycleDifferential Frequency Doubler)”的美国临时专利申请的优先权，其全部内容通过引用并入在本申请中。
技术领域
本发明大体上涉及用于生成时钟信号的振荡器的架构。
背景技术
随着开发蜂窝电话等无线终端以较高的频率进行通信，用于接收机和发射机的本地振荡器往往在所需的较高频率值下产生没有稳定占空比的频率。
发明内容
根据本发明的一个方面，一种倍频器电路包括相位延迟电路、逻辑电路和控制电路。所述相位延迟电路用于：接收差分输入时钟信号；接收一个或多个控制信号，根据所述差分输入时钟信号生成差分输出时钟信号，并且通过响应于所述一个或多个控制信号延迟所述差分输出时钟信号，根据所述差分输入时钟信号生成差分延迟输出时钟信号。所述逻辑电路用于：接收所述差分输出时钟信号和所述差分延迟输出时钟信号，并且根据所述差分输出时钟信号和所述差分延迟输出时钟信号生成倍频差分时钟信号作为输出。所述控制电路用于：接收所述逻辑电路的一个或多个输出，并且根据所述一个或多个输出生成所述一个或多个控制信号。
可选地，在上述方面中，所述控制电路包括：一个或多个比较器，分别用于接收所述逻辑电路的所述一个或多个输出，并且生成对应的比较器输出；状态机，用于接收所述一个或多个比较器的所述对应输出，并且根据所述一个或多个比较器的所述对应输出生成所述一个或多个控制信号。
可选地，在上述方面中，所述控制电路还包括检测电路，所述检测电路针对所述逻辑电路的所述一个或多个输出中的每个输出包括对应的电阻器和电容器，其中，所述逻辑电路的所述输出通过所述电阻器提供给其中一个所述比较器的对应输入，所述电容器连接在所述对应输入与接地之间。
可选地，在上述两个方面中的任一个方面中，所述一个或多个比较器包括第一比较器，所述第一比较器用于在第一输入侧接收所述倍频差分时钟信号的第一分量以及在第二输入侧接收所述倍频差分时钟信号的第二分量。
可选地，在上述三个方面中的任一个方面中，所述差分输出时钟信号包括正分量和负分量，所述差分延迟输出时钟信号包括正分量和负分量。所述逻辑电路包括：第一与非门，用于接收所述差分输出时钟信号的所述负分量和所述差分延迟输出时钟信号的所述正分量作为输入；第二与非门，用于接收所述差分输出时钟信号的所述正分量和所述差分延迟输出时钟信号的所述负分量作为输入。所述一个或多个比较器包括：第一比较器，用于接收所述第一与非门的输出和参考电压；第二比较器，用于接收所述第二与非门的输出和所述参考电压。
可选地，在任一上述方面中，所述逻辑电路包括：差分输入同或门，用于接收所述差分输出时钟信号和所述差分延迟输出时钟信号，并且提供所述倍频差分时钟信号的正分量；差分输入异或门，用于接收所述差分输出时钟信号和所述差分延迟输出时钟信号，并且提供所述倍频差分时钟信号的负分量。
可选地，在任一上述方面中，所述差分输入时钟信号包括正分量和负分量，所述差分输出时钟信号包括正分量和负分量，所述差分延迟输出时钟信号包括正分量和负分量，所述相位延迟电路包括：第一可变延迟电路，用于接收所述差分输入时钟信号的所述正分量，并且生成相位延迟取决于所述一个或多个控制信号的第一子集的所述差分输出时钟的所述正分量；第二可变延迟电路，用于接收所述差分输入时钟信号的所述负分量，并且生成相位延迟取决于所述一个或多个控制信号的第二子集的所述差分输出时钟的所述负分量，其中，所述一个或多个控制信号的所述第二子集与所述一个或多个控制信号的所述第一子集不同。
可选地，在上述方面中，所述第一可变延迟电路和所述第二可变延迟电路都包括：多个串联逆变器，其中，所述多个串联逆变器中的一个或多个串联逆变器是可变增益逆变器，每个所述可变增益逆变器的增益能够根据所述一个或多个控制信号的对应子集中的一个控制信号来调整；一个或多个可变电容器，其中，每个所述可变电容器连接在所述可变增益逆变器中的对应一个可变增益逆变器的输出之间，每个所述可变电容器的电容能够根据所述一个或多个控制信号的对应子集中的一个控制信号来调整。
可选地，在任一上述方面中，所述控制电路还用于生成所述一个或多个控制信号，使得所述倍频差分时钟信号的占空比为50％。
可选地，在任一上述方面中，所述相位延迟电路包括：第一逆变器，用于接收所述差分输入时钟信号的正分量，并且根据所述差分输入时钟信号的所述正分量生成所述差分输出时钟信号的正分量；第二逆变器，用于接收所述差分输入时钟信号的负分量，并且根据所述差分输入时钟信号的所述负分量生成所述差分输出时钟信号的负分量。
可选地，在任一上述方面中，所述差分延迟输出时钟信号包括正分量和负分量，所述差分输入时钟信号包括正分量和负分量，所述相位延迟电路还用于通过响应于所述一个或多个控制信号分开延迟所述差分输出时钟信号的所述正分量和所述负分量，根据所述差分输入时钟信号生成所述差分延迟输出时钟信号。
可选地，在任一上述方面中，所述相位延迟电路、所述逻辑电路和所述控制电路在单个集成电路上形成。
可选地，在任一上述方面中，所述控制电路用于调谐所述一个或多个控制信号以优化所述倍频器电路的运行。
根据本发明的另一个方面，一种生成倍频差分时钟信号的方法包括：接收具有正分量和负分量的差分输入时钟信号；根据所述差分输入时钟信号的分量生成具有正分量和负分量的差分输出时钟信号；通过响应于一个或多个控制信号延迟所述差分输入时钟信号的所述分量，生成具有正分量和负分量的差分延迟输出时钟信号。所述方法还包括：通过所述差分输出时钟信号的分量和所述差分延迟输出时钟信号的分量的第一逻辑组合，生成所述倍频差分时钟信号的正分量；通过所述差分输出时钟信号的分量和所述差分延迟输出时钟信号的分量的第二逻辑组合，生成所述倍频差分时钟信号的负分量；根据所述第一逻辑组合和所述第二逻辑组合中的一个或两个，从多个输出中确定所述一个或多个控制信号。
可选地，在上述方面中，生成所述差分延迟输出时钟包括：响应于所述一个或多个控制信号分开延迟所述差分输出时钟信号的所述正分量和所述负分量。
可选地，在所述生成倍频差分时钟信号的方法的任一上述方面中，确定所述一个或多个控制信号，使得所述倍频差分时钟信号的占空比为50％。
可选地，在所述生成倍频差分时钟信号的方法的任一上述方面中，确定所述一个或多个控制信号包括：将所述倍频差分时钟信号的所述正分量与所述倍频差分时钟信号的所述负分量进行比较。
可选地，在所述生成倍频差分时钟信号的方法的任一上述方面中，确定所述一个或多个控制信号包括：将所述差分输出时钟信号的所述负分量和所述差分延迟输出时钟信号的所述正分量的逻辑与非和参考电压进行比较；将所述差分输出时钟信号的所述正分量和所述差分延迟输出时钟的所述负分量的逻辑与非和参考电压进行比较。
可选地，在所述生成倍频差分时钟信号的方法的任一上述方面中，所述第一逻辑组合是差分输入异或，所述第二逻辑组合是差分输入同或。
可选地，在所述生成倍频差分时钟信号的方法的任一上述方面中，确定所述一个或多个控制信号包括：调谐所述一个或多个控制信号以优化倍频器电路的运行。
根据本发明的另一个方面，一种收发机包括本地振荡器电路和混频器。所述本地振荡器电路包括：数字控制振荡器，用于生成第一频率的第一时钟信号；倍频器，用于接收所述第一时钟信号的差分形式，并且根所述第一时钟信号的所述差分形式生成差分倍频时钟信号。所述倍频器包括：相位延迟电路，用于接收所述第一时钟信号的所述差分形式和一个或多个控制信号，并且通过响应于所述一个或多个控制信号延迟所述第一时钟信号的所述差分形式，根据所述第一时钟信号的所述差分形式和所述一个或多个控制信号生成差分输出时钟信号和差分延迟输出时钟信号；逻辑电路，用于接收所述差分输出时钟信号和所述差分延迟输出时钟信号，并且根据所述差分输出时钟信号和所述差分延迟输出时钟信号生成所述差分倍频时钟信号；控制电路，用于接收所述逻辑电路的一个或多个输出，并且根据所述一个或多个输出生成所述一个或多个控制信号。所述混频器用于接收所述差分倍频时钟信号，并且将所述差分倍频时钟信号与输入信号进行混频，以生成输出信号。
可选地，在所述收发机的上述方面中，所述本地振荡器电路和所述混频器是发射机路径的一部分，所述输入信号是基带输入信号，所述输出信号是射频(radio frequency，RF)输出信号。
可选地，在所述收发机的任一上述方面中，所述本地振荡器电路和所述混频器是接收机路径的一部分，所述输入信号是射频(radio frequency，RF)输入信号，所述输出信号是基带输出信号。
可选地，在收发机的任一上述方面中，所述控制电路包括：一个或多个比较器，其中，每个所述比较器用于接收所述逻辑电路的一个或多个输出，并且生成对应的比较器输出；状态机，用于接收所述一个或多个比较器的所述对应输出，并且根据所述对应输出生成所述一个或多个控制信号。
可选地，在上述方面中，所述控制电路还包括检测电路，所述检测电路针对所述逻辑电路的所述一个或多个输出中的每个输出包括对应的电阻器和电容器，其中，所述逻辑电路的所述输出通过所述电阻器提供给其中一个所述比较器的对应输入，所述电容器连接在所述对应输入与接地之间。
可选地，在所述收发机的上述两个方面中的任一个方面中，所述一个或多个比较器包括第一比较器，所述第一比较器用于在第一输入侧接收所述差分倍频时钟信号的第一分量以及在第二输入侧接收所述差分倍频时钟信号的第二分量。
可选地，在所述收发机的上述三个方面中的任一个方面中，所述差分输出时钟信号包括正分量和负分量，所述差分延迟输出时钟信号包括正分量和负分量。所述逻辑电路包括：第一与非门，用于接收所述差分输出时钟信号的所述负分量和所述差分延迟输出时钟信号的所述正分量作为输入；第二与非门，用于接收所述差分输出时钟信号的所述正分量和所述差分延迟输出时钟信号的所述负分量作为输入。所述一个或多个比较器包括：第一比较器，用于接收所述第一与非门的输出和参考电压；第二比较器，用于接收所述第二与非门的输出和所述参考电压。
可选地，在所述收发机的上述四个方面中的任一个方面中，所述逻辑电路包括：差分输入同或门，用于接收所述差分输出时钟信号和所述差分延迟输出时钟信号，并且提供所述差分倍频时钟信号的正分量；差分输入异或门，用于接收所述差分输出时钟信号和所述差分延迟输出时钟信号，并且提供所述差分倍频时钟信号的负分量。
可选地，在所述收发机的上述五个方面中的任一个方面中，所述第一时钟信号的所述差分形式包括正分量和负分量，所述差分输出时钟信号包括正分量和负分量，所述差分延迟输出时钟信号包括正分量和负分量，所述相位延迟电路包括：第一可变延迟电路，用于接收所述差分输入时钟信号的所述正分量，并且生成相位延迟取决于所述一个或多个控制信号的第一子集的所述差分输出时钟的所述正分量；第二可变延迟电路，用于接收所述差分输入时钟信号的所述负分量，并且生成相位延迟取决于所述一个或多个控制信号的第二子集的所述差分输出时钟的所述负分量，其中，所述一个或多个控制信号的所述第二子集与所述一个或多个控制信号的所述第一子集不同。
可选地，在所述收发机的上述方面中，所述第一可变延迟电路和所述第二可变延迟电路都包括：多个串联逆变器，其中，所述多个串联逆变器中的一个或多个串联逆变器是可变增益逆变器，每个所述可变增益逆变器的增益能够根据所述一个或多个控制信号的对应子集中的一个控制信号来调整；一个或多个可变电容器，其中，每个所述可变电容器连接在所述可变增益逆变器中的对应一个可变增益逆变器的输出之间，每个所述可变电容器的电容能够根据所述一个或多个控制信号的对应子集中的一个控制信号来调整。
可选地，在所述收发机的任一上述方面中，所述控制电路还用于生成所述一个或多个控制信号，使得所述差分倍频时钟信号的占空比为50％。
可选地，在所述收发机的任一上述方面中，所述相位延迟电路包括：第一逆变器，用于接收所述第一时钟信号的所述差分形式的正分量，并且根据所述第一时钟信号的所述差分形式的所述正分量生成所述差分输出时钟信号的正分量；第二逆变器，用于接收所述第一时钟信号的所述差分形式的负分量，并且根据所述第一时钟信号的所述差分形式的所述负分量生成所述差分输出时钟信号的负分量。
可选地，在所述收发机的任一上述方面中，所述差分延迟输出时钟信号包括正分量和负分量，所述差分输入时钟信号包括正分量和负分量，所述相位延迟电路还用于通过响应于所述一个或多个控制信号分开延迟所述差分输出时钟信号的所述正分量和所述负分量，根据所述差分输入时钟信号生成所述差分延迟输出时钟信号。
可选地，在所述收发机的任一上述方面中，所述相位延迟电路、所述逻辑电路和所述控制电路在单个集成电路上形成。
可选地，在所述收发机的任一上述方面中，所述收发机是蜂窝电话中的组件。
可选地，在所述收发机的任一上述方面中，所述控制电路用于调谐所述一个或多个控制信号以优化倍频器电路的运行。
本发明内容简单介绍了一些概念，在具体实施方式中会进一步描述这些概念。本发明内容既不旨在标识所要求保护的主题的关键特征或基本特征，也不旨在用于帮助确定所要求保护的主题的范围。所要求保护的主题不限于解决背景技术中提到的任何或所有缺点的实现方式。
附图说明
本发明的各个方面通过示例示出，并且不受附图的限制，附图中类似的标号指示类似元件。
图1示出了用于数据通信的无线网络。
图2是可以在图1的无线网络等网络中使用的无线通信系统的框图。
图3示出了差分倍频器的常见实现方式。
图4是图3所示的倍频器的常见实现方式的时序图。
图5是差分倍频器的第一实施例的框图。
图6是图5中的差分输入XOR和XNOR逻辑电路的实现方式的示意图。
图7示出了输入在图6中标记为NAND0和NAND1的第二与非门的实现方式。
图8是对应于差分倍频器实现方式的时序图。
图9是50％占空比差分倍频器的框图，示出了相位延迟块的更多详细内容。
图10示出了分段逆变器结构的一个实施例，其中，每个分段以温度计方式同等加权和切换。
图11示出了可切换电容器组的一个实施例，其中，电容器以温度计方式同等加权和切换。
图12示出了可切换电容器组的一个实施例，其中，电容器以二进制方式加权。
图13是扩展以示出检测与搜索控制电路的实现方式的差分倍频器实施例图。
图14是运行本文中提供的实施例所述的倍频器电路的方法的一个实施例的流程图。
图15和图16示出了在包括额外调整机构的本地振荡器发射和接收路径中示出的差分倍频器。
图17示出了用于检测差频倍频器相位延迟的替代实施例。
图18示出了组合图5和图17的实施例中的特征的一个实施例。
具体实施方式
下面参考附图来描述本发明。本发明大体上涉及一种倍频器电路，其中，该倍频器电路可以用于生成输出信号，该输出信号校准后的占空比为50％，该输出信号的频率是该信号在电路输入侧的频率的两倍。本发明使用的是全差分方法，其中，输入信号的正分量和负分量都用于生成差分输出信号和延迟差分输出信号。差分输出信号和延迟差分输出信号在差分同或门的逻辑电路中合并，以提供倍频输出信号的正分量，并且在差分异或门的逻辑电路中合并，以提供倍频输出信号的负分量。逻辑电路的输出用于调整延迟输出信号中的延迟量，使得倍频输出信号具有50％的占空比。在一些实施例中，延迟信号的正分量和负分量可以分开调整。
应当理解，本发明的当前实施例可以通过许多不同的形式实现，并且权利要求书的范围不应被解释为限于本文中阐述的实施例。相反，提供这些实施例是为了使本发明透彻和完整，并且向本领域技术人员充分传达发明性实施例概念。事实上，本发明旨在覆盖包括在由所附权利要求书限定的本发明的精神和范围内的这些实施例的替代物、修改和等同物。此外，在以下对本发明当前实施例的详细描述中，为了提供透彻的理解，阐述了许多具体细节。但是，本领域普通技术人员很清楚，可以在没有提供这些具体细节的情况下实施本发明的当前实施例。
图1示出了用于数据通信的无线网络。通信系统100包括，例如，用户设备11A至11C、无线接入网(radio access network，RAN)12A和12B、核心网13、公共交换电话网(public switched telephone network，PSTN)14、互联网15以及其它网络16。另外或替代的网络包括私有和公共数据分组网络，包括公司内网。虽然图中示出了一定数量的这些组件或元件，但是系统10中可以包括任意数量的这些组件或元件。
在一个实施例中，无线网络可以是包括至少一个5G基站的第五代(fifthgeneration，5G)网络，其中，至少一个5G基站采用正交频分复用(orthogonal frequency-division multiplexing，OFDM)和/或非OFDM以及小于1毫秒(millisecond，ms)的传输时间间隔(transmission time interval，TTI)(例如，100微秒或200微秒)与通信设备进行通信。一般而言，对基站的引用可以指eNB和5G基站(gNB)中的任一个。另外，网络还可以包括网络服务器来处理经由至少一个eNB或gNB基站从通信设备接收到的信息。
系统10使得多个无线用户能够传输和接收数据和其它内容。系统10可以实现一种或多种信道接入方法，例如但不限于码分多址(code division multiple access，CDMA)、时分多址(time division multiple access，TDMA)、频分多址(frequency divisionmultiple access，FDMA)、正交FDMA(orthogonal FDMA，OFDMA)或单载波FDMA(single-carrier FDMA，SC-FDMA)。
用户设备(user equipment，UE)11A至11C用于在系统10中进行操作和/或通信。例如，用户设备11A至11C用于传输和/或接收无线信号或有线信号。每个用户设备11A至11C表示任何合适的终端用户设备，并且可以包括如下设备(或者可以称为)：用户设备(userequipment/device)、无线发射/接收单元(UE)、移动台、固定或移动用户单元、寻呼机、蜂窝电话、个人数字助理(personal digital assistant，PDA)、智能手机、笔记本电脑、计算机、触摸板、无线传感器、可穿戴设备或消费型电子设备。
应当理解，UE 11A至11C还用于通过其它通信技术(包括无线局域网协议系统和个人局域网系统，例如，还包括射频识别系统)进行通信，但这里未示出。本文中的公开内容具体包括将所公开的创新用于此类通信。
在所描述的实施例中，RAN 12A和12B分别包括一个或多个基站17A、17B(统称为基站17)。基站17都用于与UE 11A、11B、11C中的一个或多个UE进行无线连接，以允许接入核心网13、PSTN 14、互联网15和/或其它网络16。例如，基站(base station，BS)17可以包括若干熟知设备中的一个或多个设备，例如，基站收发信台(base transceiver station，BTS)、3G基站(NodeB)、演进型基站(evolved NodeB，eNB)、下一代(第五代(fifth generation，5G))基站(next generation NodeB，gNB)、家庭基站(Home NodeB/Home eNodeB)、站点控制器、接入点(access point，AP)或无线路由器，或者具有有线网络或无线网络的服务器、路由器、交换机或其它处理实体。
在一个实施例中，基站17A是RAN 12A的一部分，RAN 12A可以包括其它基站、元件和/或设备。类似地，基站17B是RAN 12B的一部分，RAN 12B可以包括其它基站、元件和/或设备。基站17都用于在特定地理区或区域(有时称为“小区”)内传输和/或接收无线信号。在一些实施例中，可以采用多输入多输出(multiple-input multiple-output，MIMO)技术，使得多个收发机用于每个小区。
基站17使用无线通信链路通过一个或多个空口(未示出)与用户设备11A至11C中的一个或多个UE进行通信。这些空口可以采用任何合适的无线接入技术。
可以设想，系统10可以使用多信道接入功能，包括基站17和用户设备11A至11C用于实现长期演进(Long Term Evolution，LTE)无线通信标准、高级LTE(LTE Advanced，LTE-A)和/或LTE多媒体广播多播业务(Multimedia Broadcast Multicast Service，MBMS)的方案，等等。在其它实施例中，基站17和用户设备11A至11C用于实现UMTS、HSPA或HSPA+标准和协议。当然，也可以使用其它多址接入方案和无线协议。
RAN 12A和12B与核心网13进行通信，以便向用户设备11A至11C提供语音、数据、应用、基于IP的语音传输(Voice over Internet Protocol，VoIP)或其它服务。应当理解，RAN12A和12B和/或核心网13可以与一个或多个其它RAN(未示出)进行直接或间接通信。核心网13还可以用作其它网络(例如，PSTN 14、互联网15和其它网络16)的网关接入。另外，用户设备11A至11C中的部分或全部用户设备可以包括使用不同无线技术和/或协议通过不同无线链路与不同无线网络进行通信的功能。
RAN 12A和12B还可以包括毫米和/或微波接入点(access point，AP)。AP可以是基站17的一部分，也可以远离基站17。AP可以包括但不限于连接点(毫米波或mmW CP)或能够进行mmW通信的基站17(例如，mmW基站)。mmW AP可以在24GHz～100GHz等的频率范围内传输和接收信号，但不要求在这整个范围内运行。本文中使用的术语“基站”用于指基站和/或无线接入点。
虽然图1示出了通信系统的一个示例，但是可以对图1进行各种更改。例如，通信系统10可以包括任何合适配置的任意数量的用户设备、基站、网络或其它组件。还应当理解，术语“用户设备”可以指任何类型的在蜂窝或移动通信系统中与无线网络节点进行通信的无线设备。用户设备的非限制性示例包括目标设备、设备到设备(device-to-device，D2D)用户设备、机器类用户设备或能够进行机器到机器(machine-to-machine，M2M)通信的用户设备、笔记本电脑、PDA、iPad、平板电脑、移动终端、智能手机、笔记本电脑嵌入式设备(laptop embedded equipment，LEE)、笔记本电脑装载设备(laptop mounted equipment，LME)和USB软件狗。
图2是无线通信系统100(例如，手机或用户设备11A至11C或基站17)的框图，示出了结合下面附图论述的一些元件。为了从处理器111中的电路元件发出输出信号，发射机(Tx)RF 101对基带频率或中频(intermediate frequency，IF)范围的输出信号进行上变频，并且在将发射信号提供给天线103之前，还放大和滤波输出发射信号。发射机(Tx)RF/模拟部分101也可以用于执行其它过程以准备输出发射信号。发射机部分101通常包括用于生成输出信号的本地振荡器(local oscillator，LO)105。如上所述，系统100可以包括多个TxRF块101和Rx RF块102，以支持本文中公开的各种类型的通信。
信号由天线103接收并提供给接收机(Rx)RF 102。Rx部分102执行任何需要或想要的信号处理，例如，从射频(radio frequency，RF)范围下变频到中频(intermediatefrequency，IF)范围，以及在将信号传递到处理器111处表示的设备上的其它元件之前进行滤波。接收机部分102通常包括用于解调输入信号的本地振荡器(local oscillator，LO)107。在下文中，“收发机”通常可以用于指组合的发射机/接收机、单独的收发机和接收机部分，或一个或多个组件(例如，本地振荡器)在发射机和接收机之间共用的一个实施例。虽然图2示出了发射机部分101和接收机部分102都包括单独的本地振荡器(105、107)，但在一些实施例中，它们可以共用单个LO。
随着蜂窝电话等无线终端移动到较高频率，本地振荡器越来越难以提供占空比稳定的稳定输出信号。一种提供较高本地振荡器频率的方法是使用倍频器电路，该倍频器电路的输出是一种信号，该信号的频率是该信号在其输入侧的频率的两倍。这种方法对系统设计具有优势，例如，降低驱动倍频器的信号源的复杂性，或者减少信号源的电流损耗，这是因为信号源以较低的频率运行。
倍频器运行的一般原理是将输入信号与输入信号的相位延迟版本进行XOR。相位延迟或偏移标称为90度，导致占空比标称为50％。输入信号和输出信号通常是方波信号。倍频器输出信号的占空比是相位延迟接近90度的函数。相位延迟通常通过传输线的长度、一系列门或放大器、电容网络、阻容网络或这些项的组合来实现。实现这种相位延迟所需的网络是输入频率的函数。对于以单个输入频率运行或者倍频器输出的占空比精度不是很严格的一些系统，可能不需要校准相位延迟网络。但是，对于需要在输入频率范围内运行或倍频器输出的占空比精度至关重要的一些系统，校准相位延迟能够提高性能。
图3示出了差分倍频器的常见实现方式。图3中的相位延迟电路有两个输出。第一相位延迟电路301接收输入时钟Clk_in，并且生成输出时钟信号Clk_out信号(这是具有任意相位延迟的Clk_in信号的副本)和延迟输出时钟信号Clk_dly_out信号(这是相对于Clk_out具有90度标称相位延迟的Clk_out的副本)。Clk_out和Clk_dly_out在异或门(exclusive OR，XOR)303中进行XOR，以获得输出信号2x_clk，其中，该输出信号的频率是Clk_in的频率的两倍。互补侧是同相侧的副本且通过互补Clk_inb信号驱动，相位延迟电路305根据互补Clk_inb信号生成Clk_outb和Clk_dly_outb，这两个信号进入XOR门307以输出互补2x_clkb信号。
图4是图3所示的倍频器的常见实现方式的时序图。在本示例中，Clk_out是Clk_in的倒数，Clk_dly_out相对于(未延迟)输出时钟延迟半个周期。然后，对Clk_out与Clk_dly_out进行XOR，产生底部的倍频时钟信号。为了清楚起见，互补侧未在图4中示出。
在需要校准倍频器相位延迟的系统中，出现了如何最好地确定相位延迟网络已调整到其最佳设置的点的问题。在倍频器输出侧直接测量频率和占空比，例如在示波器上，可能是不可能或不实际的。下面介绍了一种确定给定系统的最佳调整点的相对简单方法所使用的技术。这种方法非常简单，使得可以包含在集成电路上，然后由状态机驱动。该状态机也可以包含在同一集成电路上。该方法也足够快，可以在消隐间隔内重新校准，同时可以在蜂窝电话通话时补偿温度或电源电压引起的漂移。
具体地，下面提供了倍频器电路的实施例，该倍频器电路可以通过低成本和低电流损耗的方式快速且简单地校准差分50％输出占空比倍频器所需的相位延迟。这种方法可以有助于确保选择最佳占空比和差分相位误差的最佳设置。
图5是差分倍频器的一个实施例的高级框图。差分时钟信号Clk_in及其补充信号Clk_inb的正分量和负分量输入到相位延迟电路501中。相位延迟电路501输出四个信号：Clk_out是Clk_in的缓冲版本，相对于Clk_in具有任意相位延迟；Clk_outb是Clk_inb的缓冲版本，相位延迟与Clk_out相同，因此Clk_outb仍然是Clk_out的补充信号；Clk_dly_out是Clk_in的缓冲版本，与Clk_out相比具有90度标称相位延迟；Clk_dly_outb是Clk_inb的缓冲版本，与Clk_outb相比具有90度标称相位延迟。因此，请注意，Clk_out和Clk_outb是互补差分信号，Clk_dly_out和Clk_dly_outb是互补差分信号。
相位延迟电路501的每个输出都是差分输入同或(Exclusive NOR，XNOR)逻辑门551的输入，以产生输出信号2x_clk，其频率是Clk_in信号的频率的两倍。相位延迟电路501的每个输出也都是差分输入异或(Exclusive OR，XOR)逻辑门553的输入，以产生输出信号2x_clkb。该输出信号的频率是Clk_inb信号的频率的两倍，该输出信号是2x_clk的补充信号。检测与搜索控制电路541将2x_clk和2x_clkb信号作为输入，并且输出一个或多个控制信号，该电路在正确方向上调整相位延迟，使得2x_clk和2x_clkb两者产生90度相移和50％占空比。
在图3中的倍频器中，倍频信号的两个分量2x_clk和2x_clkb分别只从Clk_in或Clk_inb中获取，与此不同，图5提供了一种全差分方法。门551和553各自的逻辑电路使用输出时钟信号和延迟输出时钟信号的分量分别生成2x_clk和2x_clkb。检测与搜索控制电路541的输入也是差分逻辑电路的输出。
图6是图5中的差分输入XOR门553和差分输入XNOR门551的一个实施例的示意图。这些门可以通过各种方式来实现。这里，这些门使用一对标准的两个输入与非逻辑门来实现，这两个输入与非逻辑门则提供输入给最终与非门，该最终门输出2x_clk或2x_clkb信号。例如，如果a、ax和b、bx是进入差分输入异或门653的一对差分输入，则第一NAND门NAND0631接收ax和b作为输入，第二NAND门NAND1 633接收a和bx作为输入。然后，NAND0 631和NAND 633的输出用作与非门635的输入，以提供差分输入XOR门653的最终输出。结合图5，差分输入XOR门653可以对应于差分输入XOR门553，因此输入a、ax、b和bx分别对应于Clk_out、Clk_outb、Clk_dly_out和Clk_dly_outb。
再次使用a、ax和b、bx作为一对差分输入，差分输入同或门651的实施例包括接收a和b作为输入的第一与非门NAND0 611和接收a和b作为输入的第二与非门NAND1 613。这时，NAND0 611和NAND 613的输出用作与非门615的输入，以提供差分输入XNOR门651的最终输出。结合图5，差分输入XOR门651可以对应于差分输入XNOR门551，因此输入a、ax、b和bx分别对应于Clk_out、Clk_outb、Clk_dly_out和Clk_dly_outb。
在对差分XOR门553和差分XNOR门551使用图6中的逻辑设置时，Clk_out、Clk_outb、Clk_dly_outb、Clk_dly_outb连接到第一组与非门(631/611和633/613)，使得Clk_out/Clk_outb和Clk_dly_out/Clk_dly_outb上的负载相等。这是一个重要的考虑因素，以便差分/互补信号的正分量和负分量保持平衡。这对于高频系统尤其有利。差分倍频器可以在硅中实现，而且可以在15GHz的标称输出频率下运行。请注意，在图6的实施例中，差分输入XOR门653和差分XNOR门651之间的唯一区别在于，a和ax的输入信号翻转。
图7示出了输入在图6中标记为NAND0和NAND1(即635或615)的第二与非门的一个实施例。在图7中，输入标记为a和b，输出标记为z。该电路中有两个下拉支路，各个连接在这两个支路之间交换。这在整个XNOR/XOR路径上保持差分平衡。具体而言，在第一支路中，PMOS 701连接在供电电平与输出节点之间，并且使其控制门连接以接收b输入。第一支路还包括一对串联NMOS开关703和705，它们串联在输出节点与接地之间，并且具有相应的控制门信号a和b。第二支路的结构类似，但交换了a和b输入，使得PMOS 711具有a作为其输入，NMOS 713和715分别具有输入b和a。
图8是对应于差分倍频器实施例的信号的时序图。如图8所示，前六行是正侧差分信号，后面是它们互补的负侧补充信号，其中，这些可以参照图5的实施例来描述。Clk_in和Clk_inb是相位延迟电路501的互补输入信号。在本实施例中，Clk_out是Clk_in的补充信号。Clk_dly_out是相位延迟为90度的Clk_out的一个版本。倍频输出2x_clk是XNOR 551从Clk_out和Clk_dly_out以及它们相应的补充信号Clk_outb和Clk_dly_outb中产生的信号。XNOR/NAND0和XNOR/NAND1信号是图6的XNOR门实施例中的第一组与非门(611和613)的中间输出。
在互补信号上，Clk_dly_outb是具有相位延迟电路501引入的90度相位延迟的Clk_outb的一个版本。补充倍频输出2x_clkb是XOR 553从Clk_outb和Clk_dly_outb以及它们相应的补充信号Clk_out和Clk_dly_out中产生的信号。2x_clk和2x_clkb是互补输出信号，其频率是Clk_in的频率的两倍。XOR/NAND0和XOR/NAND1信号是图6的XOR门实施例中的第一组与非门(631和633)的输出。
图9是50％占空比差分倍频器的框图，示出了图5中的相位延迟电路501的更多详细内容。XNOR 951、XOR 953控制块941的逻辑电路可以如同图5中的对应元件551、553和541，它们的更多详细描述结合其它附图提供。在图9的实施例中，Clk_out和Clk_outb分别由逆变器903根据Clk_in以及由逆变器923根据Clk_inb生成。每个信号中的相位延迟可以通过将输入时钟信号传递通过分段逆变器来实现，在分段逆变器中，可以接通可变数量的逆变器分段以改变驱动强度。为了在Clk_in路径上生成Clk_dly_out，可变逆变器911和915与逆变器905串联，并且每个可变逆变器都具有连接在它们各自输出与接地之间的可变电容器913和917。为了在Clk_inb路径上生成Clk_dly_outb，可变逆变器931和935与逆变器925串联，并且每个可变逆变器都具有连接在它们各自输出与接地之间的可变电容器933和937。
图10是分段逆变器结构1011的一个实施例，其中，分段可以并联切换以增加驱动强度。在本示例中，三个分段由使能信号对en<0>/enb<0>、en<1>/enb<1>和en<2>/enb<2>控制。每个分段包括PMOS 1071/1081/1091和NMOS 1073/1083/1093组成的逆变器对，它们连接以接收输入信号IN。每个NMOS 1073/1083/1093通过NMOS 1077/1087/1097连接在输出节点OUT与接地之间，NMOS 1077/1087/1097具有连接到对应使能信号en<0>/en<1>/en<2>的栅极。在供电侧，PMOS 1071/1081/1091通过PMOS 1075/1085/1095连接在OUT与供电电平之间，PMOS 1075/1085/1095具有连接到对应逆向使能信号enb<0>/enb<1>/enb<2>的栅极。通过启用/禁用使能信号，可以添加或移除选定数量的分段。每个分段逆变器驱动一组电容器，这些电容器可以切入或切出以改变电容量。
图11和图12分别示出了以“温度计”和二进制方式驱动的电容器组，其中，示出了三个电容器，但是可以使用其它数量的电容器。在图11的“温度计”实施例中，每个电容器1102/1104/1106具有相同的电容(1x)，并且可以通过相应的控制信号ctrl<0>/ctrl<1>/ctrl<2>接通对应的NMOS开关1112/1114/1116来选择。在图12的二进制实施例中，电容器1202/1204/1206具有按2倍增加的电容(1x、2x、4x……)，并且可以通过相应的控制信号ctrl<0>/ctrl<1>/ctrl<2>接通对应的NMOS开关1212/1214/1216来选择，以选择由控制电路确定的电容组合。随着分段逆变器驱动强度降低和电容器组的电容量增加，传播延迟随之增加。这时，目标是更改逆变器和电容器设置，直到Clk_out和Clk_dly_out之间的总相位延迟是90度，Clk_outb和Clk_dly_outb之间的总相位延迟类似。在图11和图12所描述的实施例中，电容器并联。因此，当两个或两个以上电容器并联耦合时，选择一个电容器会使得加上该电容器的电容，从而总电容增加。
由于这里提供的倍频器电路的实施例旨在能够在大频率范围内使用，而且输出的50％占空比具有高精度，因此倍频器电路可以根据输入频率进行校准。此外，可能需要重新校准由于温度和电源电压漂移而引起的相位延迟，具体取决于所需的50％占空比精度。图13是图5中的50％占空比差分倍频器的框图，示出了检测与搜索块的控制电路的更多详细内容。
为了确定分段逆变器和电容器组的合适设置，需要某种测量Clk_out和Clk_dly_out之间传播延迟的方法。如果Clk_out和Clk_dly_out信号可用于直接测量，则可以使用示波器。但在集成电路等应用中，时钟信号可能无法由实验室设备测量。此外，在移动应用或需要自动运行的情况下，这种实验室设备是不实用的。为了解决这个问题，测量相位延迟和调整逆变器和电容器的方法可以包含在与差分倍频器相同的集成电路上。
图13是倍频器电路的框图，类似于图9，但提供了控制电路1341的实施例的更多详细内容。图13中的其它元件可以如图9所示，并且具有类似编号(即，图9中的XNOR 951对应于图13中的XNOR 1351)。在图13的实施例中，检测器1342对输出2x_clk和2x_clkb进行采样，并且通过一对电阻器和电容器输出信号的平均值。图13中的检测器包括连接以接收2x_clk的第一电阻器1348和连接在接地与电阻器1348的另一侧之间的第一电容器1346，以及连接以接收2x_clkb的电阻器1344和连接在接地与电阻器1344的另一侧之间的第二电容器1342。然后，通过单个差分比较器1345将两对电阻器/电容器1344/1342和1348/1346的输出进行相互比较。XNOR/XOR门1351/1353分别使用差分相位延迟电路的所有四个输出，其结果是，随着Clk_out和Clk_outb路径的相位延迟一起增加，2x_clk占空比随之减小，而2x_clkb占空比随之增加。相反情况同样成立，即，当Clk_out和Clk_outb路径的相位延迟一起减少时，2x_clk占空比随之增加，2x_clkb占空比随之减小。因此，为逆变器和电容器设置确定了方案，使得Clk_out/Clk_outb路径中存在90度相位延迟，2x_clk/2x_clkb输出侧的占空比相等。实际上，该设计包含表示为相位延迟与控制的传递函数中的重叠部分，以便始终可以在状态机1343内找到方案。
搜索例程可以与电路的其余部分集成在一起，作为实现所需搜索算法的状态机1343。当观察到检测器的输出时，2x_clk信号的平均值会大于或小于2x_clkb信号的平均值，表示2x_clk信号的占空比大于或小于2x_clkb信号的占空比。比较器1345可以根据较大的平均值输出逻辑1或0。然后，状态机1343可以使用该单个比特输入来决定如何通过搜索算法进行。基本的二进制或温度计搜索可以用于相位延迟电路中的每个可调元件。在一个实施例中，首先，所有逆变器分段通过二进制搜索一起调整，并且在相位延迟中提供粗步长。电容器分为粗单元和细单元。所有电容器粗单元通过另一次二进制搜索进行第二次调整。最后，细单元可以通过温度计搜索来调整。一旦这三个搜索步骤完成，得到的状态机1343输出控制字产生优化设置，以在2x_clk/2x_clkb输出侧实现50％占空比。
在一些实施例中，状态机部分可以在倍频器的集成电路外部实现，或者是与倍频器IC进行通信的处理器的一部分。
一旦校准完成，温度可能会漂移，使得校准结果不再产生最佳的可能相位延迟。为了缓解这种情况并减少温度上需要的校准次数，可以使用工艺/温度相关电压电源。相位延迟电路中分段逆变器的延迟是温度的函数。温度相关的电压电源的变化方式使得分段逆变器的延迟随温度的变化显著降低。
在一些实施例中，也可以使用窗式比较器，其中，比较相同的平均值，但比较器确定差值是否在彼此的指定范围内。这样，相位延迟设置就会调整，直到平均值落在指定范围内，这时对应于倍频的占空比，该占空比在50％左右的可接受范围内。此外，这还具有以下优点：持续监控由于温度或电源电压漂移，占空比是否已经偏离了50％，以至于需要重新调整相位延迟设置。
图14是运行本文提供的实施例所述的倍频器电路的方法的一个实施例的流程图。从1401开始，接收差分输入时钟信号。返回图5，例如，这对应于相位延迟电路501接收正分量Clk_in和负分量Clk_inb。在1403中，相位延迟电路根据差分输入时钟信号生成差分输出时钟的分量Clk_out和Clk_outb。例如，参考图9的实施例中的详细内容，输出时钟信号的正分量和负分量分别由逆变器903和923根据差分输入时钟信号生成。
在1405中，生成差分延迟输出时钟信号的分量。再次参考图9的实施例，Clk_dly_out的正分量由一连串逆变器911、915、905和电容器913、917生成，其中，延迟量取决于控制电路941提供给分段逆变器911、915和可变电容电容器913、917的一个或多个控制信号，以调谐电路来优化其运行。类似地，在负侧，Clk_dly_outb由一连串逆变器931、935、925和电容器933、937生成，其中，延迟量取决于控制电路941提供给分段逆变器931、935和可变电容电容器933、937的一个或多个控制信号。
1407和1409通过差分XNOR和XOR门的逻辑电路根据差分输出信号Clk_out、Clk_outb和差分延迟输出信号Clk_dly_out、Clk_dly_outb生成倍频输出时钟信号。再次参见图9，在1407中，差分XNOR 951通过对这些信号进行逻辑组合来生成分量2x_clk，其中，图6和图7提供了用于生成这种逻辑组合的一个实施例。在1409中，差分XOR 953通过对这些信号进行逻辑组合来生成分量2x_clkb，其中，图6和图7提供了用于生成这种逻辑组合的一个实施例。
在1411中，根据差分输出信号Clk_out、Clk_outb和差分延迟输出信号Clk_dly_out、Clk_dly_outb的一个或两个逻辑组合的输出生成用于调整延迟值的一个或多个控制信号。例如，通过查看图13的实施例，检测器1342、比较器1345和状态机1343的控制电路1341根据逻辑门1351和1353的2x_clk和2x_clkb输出生成一个或多个控制信号，使得电路可以通过控制信号调谐以优化其运行。在下文提供的实施例(参见图17和图18)中，控制信号可以交替地或另外地根据在XNOR和/或XOR门内生成的中间值来确定。
返回图2，示出了将本地振荡器LO 105并入到发射机101中以及将本地振荡器LO107并入到接收机102中。这里提供的倍频器电路的实施例可以用作本地振荡器LO 105或LO107的一部分。图15和图16示出了将倍频器并入到LO 105或LO 107等本地振荡器中。
图15和图16分别示出了将倍频器并入到无线终端(例如，蜂窝电话)的发射路径和接收路径中。通过查看图15中的发射路径，RF输出信号通过接收基带输出信号并在混频器1503中将基带输出信号与本地振荡器信号混频而生成。根据发射机的架构，时钟信号可以具有不同数量的相位。例如，时钟信号可以是两相差分时钟信号、四相差分正交时钟信号、六相时钟信号或其它相位的时钟信号。图15的示例示出了六相(6Φ)时钟信号通过电容器1517提供。
为了提供时钟信号给混频器1503，初始时钟信号可以从发射机路径数字控制振荡器Tx DCO 1505跨电容器1511通过逆变器1513提供给块/n 1507。块/n 1507将单侧输入时钟Clk_in转换为差分时钟信号Clk_in、Clk_inb，信号通过逆变器1515传递，以将差分输入时钟提供给倍频器电路x2 1501。倍频器电路x2 1501可以如上述实施例所示，或者是下文结合图17或图18提供的倍频器电路。如果发射机架构需要非两相的LO时钟信号，则可以将倍频时钟信号转换为合适相位的倍频时钟信号。在图15的示例中，块/3 1509将两相倍频时钟信号2x_clk、2x_clkb转换为六相倍频时钟信号6Φ。
图16中的接收机路径用于在混频器1603侧接收RF输入信号，其中，该信号与本地振荡器时钟信号进行下混频以提供基带输入信号。关于图16中的本地振荡器元件，这些本地振荡器元件可以如上文结合图15所述，并且具有类似编号(例如，Rx DCO的编号是1605，而Tx DCO的编号是1505，以此类推)。
图15和图16的实施例包括可以用于进一步提高倍频器输出占空比精度的其它调整机构。图15和图16示出了发射机和接收机本地振荡器(local oscillator，LO)路径，该路径包括差分倍频器1501/1601，如x2指示，该差分倍频器从数字控制振荡器DCO 1505/1605接收路径振荡器信号。除了上述特征之外，图15和图16还示出了另外两个误差源和校正点。第一个标记为DC调整1523/1623。该电路提供路径中的第一逆变器1513/1613的输入侧的DC偏移，这种偏移可以用于确保倍频器1501/1601的输入侧的差分时钟信号具有50％占空比。第二个标记为相位调整1525/1625。该电路提供倍频器1501/1601的差分输入之间的电容性负载的偏移，这可以用于使倍频器输入时钟信号(Clk_inb)的负侧与正侧(Clk_in)异相180°。低压差调节器LDO 1521/1621用作电压VLDO的电压供应调节器，以提高温度和工艺相关性。
上文提供的实施例的优点在于，可以使用最小电路来确定差分倍频器的最佳相位延迟设置。使用单一比较器(即1345)节省了集成电路芯片面积和成本，还避免了与参考电压进行比较而不是比较两个平均值本身相关的误差。单一比较器的实施例可以实现相位延迟设置在最佳设置的一个最低有效位内，以使占空比尽可能接近50％，并且获得最佳输出差分相位误差。
图17示出了用于检测差分倍频器相位延迟的另一个实施例。通过简单地忽略图17中的控制电路元件1741，图17重复图13中的元件并对这些元件进行类似编号(例如，差分XNOR逻辑电路1351现在是1751)。在图17的实施例中，中间逻辑NAND0和NAND1也来自差分XNOR 1751，其中，信号可以如图6中的NAND0 611和NAND1 613所示。具体而言，NAND0是(Clk_out与非Clk_dly_out)，NAND1是(Clk_outb与非Clk_dly_outb)。
控制电路元件1741与图14的实施例的不同之处在于，进入检测器1742的输入是NAND0和NAND1的逻辑组合。在检测器1742的另一侧，NAND0和NAND1分别是进入比较器1745和1747的第一输入，这两个比较器分别接收参考电压电平Vref的第二输入。然后，状态机接收对这对比较器1745、1747的输出，然后从输出中确定一组控制信号来确定延迟。图17的实施例使用两个比较器来确定Clk_out路径和Clk_outb路径之间的单独相位延迟调整。这种方法的优点在于，当相位延迟电路中的分段逆变器或电容器组之间存在失配时，由于XNOR/NAND0仅取决于信号Clk_out和Clk_dly_out且XNOR/NAND1仅取决于信号Clk_outb和Clk_dly_outb，因此每侧可以分开调整。在这种情况下，调整相位延迟，以使NAND0和NAND1信号具有75％的标称占空比。这可以通过设置Vref等于与75％占空比NAND0/NAND1信号的平均值对应的电压来实现。图17的实施例在相位延迟电路的Clk和Clkb侧之间存在不匹配的电路中具有优势，这是因为本实施例实现每侧的单独设置。
图18示出了组合图13和图17的实施例提供的控制电路特征的一个实施例。除控制电路1841之外，图18重复图13和图17中的元件并对这些元件进行类似编号(例如，差分XNOR逻辑电路1351/1751现在是1851)。在控制电路1841内，图18的实施例包括图13和图17中的元件，其中，检测器具有图13中示出的输入2x_clk和2x_clkb和图17中示出的NAND0和NAND1。图17的实施例提供的特征确定由于Clk_out和Clk_outb侧之间存在不匹配而需要相位延迟设置中的偏移，然后还使用图17的实施例提供的特征来均匀调整两侧，同时保持Clk_out和Clk_outb侧之间的偏移相同。
具体而言，2x_clk通过电阻器1883连接到比较器1893的第一输入，电容器1884连接在接地与电阻器1883和比较器1893的第一输入之间的节点之间。2x_clkb通过电阻器1885连接到比较器1893的第二输入，电容器1886连接在接地与电阻器1885和比较器1893的第二输入之间的节点之间。因此，比较器1893比较2x_clk和2x_clkb，如上文针对图13中的比较器1345所述，并且将其输出提供给状态机1843。
NAND0通过电阻器1881连接到比较器1891的第一输入，电容器1882连接在接地与电阻器1881和比较器1891的第一输入之间的节点之间。NAND1通过电阻器1887连接到比较器1895的第一输入，电容器1888连接接地与电阻器1887和比较器1895的第一输入之间的节点之间。比较器1891和1895各自的第二输入连接到Vref，而且比较器1891和1895可以如上文结合图17中的比较器1745和1747所述来运行。比较器1891和1895的输出进入状态机1843，状态机1843可以根据比较器1891、1893和1895的输出的组合生成用于设置延迟的控制信号。
虽然图18的实施例与图17的实施例相比，需要多一个比较器，但实现了图5和图17的实施例提供的优点。在Clk_out和Clk_outb侧存在不匹配的系统中，分开调整每侧，如图17的实施例所示，可以补偿不匹配。然后，通过比较2x_clk和2x_clkb的平均值，如图5的实施例所示，同时保持在第一步骤中确定的相位延迟设置中的偏移相同，可以再次调整相位延迟。优点如下：在补偿不匹配的同时实现了最佳相位延迟设置。
相对于现有技术，这里提供的实施例包括组合设计XOR和XNOR门以及确定相位延迟调整的方式。相位延迟调整是通过比较2x_clk和2x_clkb输出的平均值之间的差值或者将XNOR/NAND0和XNOR/NAND1与对应于75％占空比的参考电压进行比较或两者的组合来完成的。虽然在蜂窝电话收发机的上下文中描述，但可以很容易地用于任何需要将输入信号的频率翻倍并保持精确的50％占空比和低输出差分相位误差的地方。这可以在微处理器或其它逻辑电路或其它类型的射频电路中。
本文中描述的技术可以使用硬件、固件、软件或这些技术的组合来实现。所使用的软件或固件可以存储在一个或多个处理器可读存储设备上，以编程图5至图18中的一个或多个块来执行本文中描述的功能。处理器可读存储设备可以包括计算机可读介质，例如，易失性和非易失性介质、可移动和不可移动介质。例如但不限于，计算机可读介质可以包括计算机可读存储介质和通信介质。计算机可读存储介质可以用任何方法或技术来实现，以存储计算机可读指令、数据结构、程序模块或其它数据等信息。计算机可读存储介质的示例包括RAM、ROM、EEPROM、闪存或其它存储技术、CD-ROM、数字多功能光盘(digital versatiledisk，DVD)或其它光盘存储器、磁带盒、磁带、磁盘存储器或其它磁存储设备，或者可以用于存储所需信息的任何其他介质，并且可以由上述组件访问。一个或多个计算机可读介质不包括传播信号、调制信号或瞬时信号。
通信介质通常在传播数据信号、调制数据信号或瞬时数据信号(例如，载波或其它传输机制)中体现计算机可读指令、数据结构、程序模块或其它数据，并且包括任何信息传递介质。术语“调制数据信号”指的是一个或多个特性以在信号中编码信息的方式进行设置或更改的信号。作为示例而非限制，通信介质包括有线网络或直接有线连接等有线介质以及RF等无线介质和其它无线介质。上文各项的组合也包含在计算机可读介质的范围内。
在替代实施例中，部分或全部软件或固件可以由专用硬件逻辑组件替换。例如但不限于，可以使用的硬件逻辑组件的说明性类型包括现场可编程门阵列(Field-programmable Gate Array，FPGA)、专用集成电路(Application-specific IntegratedCircuit，ASIC)、专用标准产品(Application-specific Standard Product，ASSP)、片上系统(System-on-a-chip，SOC)、复杂可编程逻辑设备(Complex Programmable LogicDevice，CPLD)、专用计算机等。在一个实施例中，实现一个或多个实施例的软件(存储在存储设备中)用于对一个或多个处理器进行编程。一个或多个处理器可以与一个或多个计算机可读介质/存储设备、外围设备和/或通信接口进行通信。
应当理解，本发明的主题可以通过许多不同的方式体现，并且不应解释为限于本文中阐述的实施例。相反，提供这些实施例是为了使本主题透彻和完整，并将本发明充分传达给本领域技术人员。实际上，本主题的目的是涵盖这些实施例的替代物、修改和等同物，这些包括在由所附权利要求书限定的本主题的范围和精神内。而且，在以下本主题的详细描述中，阐述了许多特定细节以便提供本主题的透彻理解。然而，本领域普通技术人员很清楚，可以在没有这些具体细节的情况下实践本主题。
本文中结合本发明实施例提供的方法、装置(系统)和计算机程序产品的流程图和/或框图来描述本发明的各个方面。应当理解，流程图和/或框图的每个方框以及流程图和/或方框图中的方框的组合可以由计算机程序指令实现。可以将这些计算机程序指令提供给通用计算机、专用计算机或其它可编程数据处理装置的处理器以生产机器，使得通过计算机或其它可编程指令执行装置的处理器执行的指令产生用于实现流程图和/或方框图中详述的功能/动作的机制。
本发明的描述仅作为说明和描述目的而呈现，并非旨在详尽无遗或以任何所公开的方式限制本发明。在不脱离本发明的范围和精神的情况下，本领域普通技术人员将清楚多种修改和改变。选择和描述本发明的各个方面以便更好地解释本发明的原理和实际应用，并且使本领域普通技术人员能够理解本发明和适合预期特定用途的各种修改。
出于本文档的目的，与所公开技术关联的每个过程可以由一个或多个计算设备连续地执行。过程中的每个步骤可以由与其它步骤中使用的相同或不同的计算设备执行，并且每个步骤不必由单个计算设备执行。
虽然已经以结构特征和/或方法动作专用的语言描述了本主题，但应当理解，所附权利要求书中限定的本主题不必局限于上文描述的具体特征或动作。相反，公开上文描述的具体特征和动作作为实现权利要求书的示例性方式。

Claims (36)

1.一种倍频器电路，其特征在于，所述倍频器电路包括：
相位延迟电路，用于：
接收差分输入时钟信号；
接收一个或多个控制信号；
根据所述差分输入时钟信号生成差分输出时钟信号；
通过响应于所述一个或多个控制信号延迟所述差分输出时钟信号，根据所述差分输入时钟信号生成差分延迟输出时钟信号；
逻辑电路，用于接收所述差分输出时钟信号和所述差分延迟输出时钟信号，并且根据所述差分输出时钟信号和所述差分延迟输出时钟信号生成倍频差分时钟信号作为输出；
控制电路，用于接收所述逻辑电路的一个或多个输出，并且根据所述一个或多个输出生成所述一个或多个控制信号。
2.根据权利要求1所述的倍频器电路，其特征在于，所述控制电路包括：
一个或多个比较器，分别用于接收所述逻辑电路的所述一个或多个输出，并且生成对应的比较器输出；
状态机，用于接收所述一个或多个比较器的所述对应输出，并且根据所述对应输出生成所述一个或多个控制信号。
3.根据权利要求2所述的倍频器电路，其特征在于，所述控制电路还包括：
检测电路，针对所述逻辑电路的所述一个或多个输出中的每个输出包括对应的电阻器和电容器，其中，所述逻辑电路的所述输出通过所述电阻器提供给其中一个所述比较器的对应输入，所述电容器连接在所述对应输入与接地之间。
4.根据权利要求2或3所述的倍频器电路，其特征在于，所述一个或多个比较器包括第一比较器，所述第一比较器用于在第一输入侧接收所述倍频差分时钟信号的第一分量以及在第二输入侧接收所述倍频差分时钟信号的第二分量。
5.根据权利要求2至4中任一项所述的倍频器电路，其特征在于，所述差分输出时钟信号包括正分量和负分量，所述差分延迟输出时钟信号包括正分量和负分量；
所述逻辑电路包括：
第一与非门，用于接收所述差分输出时钟信号的所述负分量和所述差分延迟输出时钟信号的所述正分量作为输入；
第二与非门，用于接收所述差分输出时钟信号的所述正分量和所述差分延迟输出时钟信号的所述负分量作为输入；
所述一个或多个比较器包括：
第一比较器，用于接收所述第一与非门的输出和参考电压；
第二比较器，用于接收所述第二与非门的输出和所述参考电压。
6.根据权利要求1至5中任一项所述的倍频器电路，其特征在于，所述逻辑电路包括：
差分输入同或门，用于接收所述差分输出时钟信号和所述差分延迟输出时钟信号，并且提供所述倍频差分时钟信号的正分量；
差分输入异或门，用于接收所述差分输出时钟信号和所述差分延迟输出时钟信号，并且提供所述倍频差分时钟信号的负分量。
7.根据权利要求1至6中任一项所述的倍频器电路，其特征在于，所述差分输入时钟信号包括正分量和负分量，所述差分输出时钟信号包括正分量和负分量，所述差分延迟输出时钟信号包括正分量和负分量，所述相位延迟电路包括：
第一可变延迟电路，用于接收所述差分输入时钟信号的所述正分量，并且生成相位延迟取决于所述一个或多个控制信号的第一子集的所述差分输出时钟的所述正分量；
第二可变延迟电路，用于接收所述差分输入时钟信号的所述负分量，并且生成相位延迟取决于所述一个或多个控制信号的第二子集的所述差分输出时钟的所述负分量，其中，所述一个或多个控制信号的所述第二子集与所述一个或多个控制信号的所述第一子集不同。
8.根据权利要求7所述的倍频器电路，其特征在于，第一可变延迟电路和第二可变延迟电路都包括：
多个串联逆变器，其中，所述多个串联逆变器中的一个或多个串联逆变器是可变增益逆变器，每个所述可变增益逆变器的增益能够根据所述一个或多个控制信号的对应子集中的一个控制信号来调整；
一个或多个可变电容器，其中，每个所述可变电容器连接在所述可变增益逆变器中的对应一个可变增益逆变器的输出之间，每个所述可变电容器的电容能够根据所述一个或多个控制信号的对应子集中的一个控制信号来调整。
9.根据权利要求1至8中任一项所述的倍频器电路，其特征在于，所述控制电路还用于生成所述一个或多个控制信号，使得所述倍频差分时钟信号的占空比为50％。
10.根据权利要求1至9中任一项所述的倍频器电路，其特征在于，所述相位延迟电路包括：
第一逆变器，用于接收所述差分输入时钟信号的正分量，并且根据所述差分输入时钟信号的所述正分量生成所述差分输出时钟信号的正分量；
第二逆变器，用于接收所述差分输入时钟信号的负分量，并且根据所述差分输入时钟信号的所述负分量生成所述差分输出时钟信号的负分量。
11.根据权利要求1至10中任一项所述的倍频器电路，其特征在于，所述差分延迟输出时钟信号包括正分量和负分量，所述差分输入时钟信号包括正分量和负分量，所述相位延迟电路还用于通过响应于所述一个或多个控制信号分开延迟所述差分输出时钟信号的所述正分量和所述负分量，根据所述差分输入时钟信号生成所述差分延迟输出时钟信号。
12.根据权利要求1至11中任一项所述的倍频器电路，其特征在于，所述相位延迟电路、所述逻辑电路和所述控制电路在单个集成电路上形成。
13.根据权利要求1至12中任一项所述的倍频器电路，其特征在于，所述控制电路用于调谐所述一个或多个控制信号以优化所述倍频器电路的运行。
14.一种生成倍频差分时钟信号的方法，其特征在于，所述方法包括：
接收具有正分量和负分量的差分输入时钟信号；
根据所述差分输入时钟信号的分量生成具有正分量和负分量的差分输出时钟信号；
通过响应于一个或多个控制信号延迟所述差分输入时钟信号的所述分量，生成具有正分量和负分量的差分延迟输出时钟信号；
通过所述差分输出时钟信号的分量和所述差分延迟输出时钟信号的分量的第一逻辑组合，生成所述倍频差分时钟信号的正分量；
通过所述差分输出时钟信号的分量和所述差分延迟输出时钟信号的分量的第二逻辑组合，生成所述倍频差分时钟信号的负分量；
根据所述第一逻辑组合和所述第二逻辑组合中的一个或两个，从多个输出中确定所述一个或多个控制信号。
15.根据权利要求14所述的方法，其特征在于，生成所述差分延迟输出时钟包括：响应于所述一个或多个控制信号分开延迟所述差分输出时钟信号的所述正分量和所述负分量。
16.根据权利要求14或15所述的方法，其特征在于，确定所述一个或多个控制信号，使得所述倍频差分时钟信号的占空比为50％。
17.根据权利要求14至16中任一项所述的方法，其特征在于，确定一个或多个控制信号包括：将所述倍频差分时钟信号的所述正分量与所述倍频差分时钟信号的所述负分量进行比较。
18.根据权利要求14至17中任一项所述的方法，其特征在于，确定所述一个或多个控制信号包括：
将所述差分输出时钟信号的所述负分量和所述差分延迟输出时钟信号的所述正分量的逻辑与非和参考电压进行比较；
将所述差分输出时钟信号的所述正分量和所述差分延迟输出时钟的所述负分量的逻辑与非和参考电压进行比较。
19.根据权利要求14至18中任一项所述的方法，其特征在于，所述第一逻辑组合是差分输入异或，所述第二逻辑组合是差分输入同或。
20.根据权利要求14至19中任一项所述的方法，其特征在于，确定所述一个或多个控制信号包括：调谐所述一个或多个控制信号以优化所述倍频器电路的运行。
21.一种收发机，其特征在于，所述收发机包括：
本地振荡器电路，包括：
数字控制振荡器，用于生成第一频率的第一时钟信号；
倍频器，用于接收所述第一时钟信号的差分形式，并且根据所述第一时钟信号的所述差分形式生成差分倍频时钟信号，其中，所述倍频器包括：
相位延迟电路，用于接收所述第一时钟信号的所述差分形式和一个或多个控制信号，并且通过响应于所述一个或多个控制信号延迟所述第一时钟信号的所述差分形式，根据所述第一时钟信号的所述差分形式和所述一个或多个控制信号生成差分输出时钟信号和差分延迟输出时钟信号；
逻辑电路，用于接收所述差分输出时钟信号和所述差分延迟输出时钟信号，并且根据所述差分输出时钟信号和所述差分延迟输出时钟信号生成所述差分倍频时钟信号；
控制电路，用于接收所述逻辑电路的一个或多个输出，并且根据所述一个或多个输出生成所述一个或多个控制信号；
混频器，用于接收所述差分倍频时钟信号，并且将所述差分倍频时钟信号与输入信号进行混频，以生成输出信号。
22.根据权利要求21所述的收发机，其特征在于，所述本地振荡器电路和所述混频器是发射机路径的一部分，所述输入信号是基带输入信号，所述输出信号是射频(radiofrequency，RF)输出信号。
23.根据权利要求21或22所述的收发机，其特征在于，所述本地振荡器电路和所述混频器是接收机路径的一部分，所述输入信号是射频(radio frequency，RF)输入信号，所述输出信号是基带输出信号。
24.根据权利要求21至23中任一项所述的收发机，其特征在于，所述控制电路包括：
一个或多个比较器，其中，每个所述比较器用于接收所述逻辑电路的一个或多个输出，并且生成对应的比较器输出；
状态机，用于接收所述一个或多个比较器的所述对应输出，并且根据所述一个或多个比较器的所述对应输出生成所述一个或多个控制信号。
25.根据权利要求24所述的收发机，其特征在于，所述控制电路还包括：
检测电路，针对所述逻辑电路的所述一个或多个输出中的每个输出包括对应的电阻器和电容器，其中，所述逻辑电路的所述输出通过所述电阻器提供给其中一个所述比较器的对应输入，所述电容器连接在所述对应输入与接地之间。
26.根据权利要求24或25所述的收发机，其特征在于，所述一个或多个比较器包括第一比较器，所述第一比较器用于在第一输入侧接收所述差分倍频时钟信号的第一分量以及在第二输入侧接收所述差分倍频时钟信号的第二分量。
27.根据权利要求24至26中任一项所述的收发机，其特征在于，所述差分输出时钟信号包括正分量和负分量，所述差分延迟输出时钟信号包括正分量和负分量，
所述逻辑电路包括：
第一与非门，用于接收所述差分输出时钟信号的所述负分量和所述差分延迟输出时钟信号的所述正分量作为输入；
第二与非门，用于接收所述差分输出时钟信号的所述正分量和所述差分延迟输出时钟信号的所述负分量作为输入；
所述一个或多个比较器包括：
第一比较器，用于接收所述第一与非门的输出和参考电压；
第二比较器，用于接收所述第二与非门的输出和所述参考电压。
28.根据权利要求24至27中任一项所述的收发机，其特征在于，所述逻辑电路包括：
差分输入同或门，用于接收所述差分输出时钟信号和所述差分延迟输出时钟信号，并且提供所述差分倍频时钟信号的正分量；
差分输入异或门，用于接收所述差分输出时钟信号和所述差分延迟输出时钟信号，并且提供所述差分倍频时钟信号的负分量。
29.根据权利要求24至28中任一项所述的收发机，其特征在于，所述第一时钟信号的所述差分形式包括正分量和负分量，所述差分输出时钟信号包括正分量和负分量，所述差分延迟输出时钟信号包括正分量和负分量，所述相位延迟电路包括：
第一可变延迟电路，用于接收所述差分输入时钟信号的所述正分量，并且生成相位延迟取决于所述一个或多个控制信号的第一子集的所述差分输出时钟的所述正分量；
第二可变延迟电路，用于接收所述差分输入时钟信号的负分量，并且生成相位延迟取决于所述一个或多个控制信号的第二子集的所述差分输出时钟的负分量，其中，所述一个或多个控制信号的第二子集与所述一个或多个控制信号的第一子集不同。
30.根据权利要求29所述的收发机，其特征在于，所述第一可变延迟电路和所述第二可变延迟电路都包括：
多个串联逆变器，其中，所述多个串联逆变器中的一个或多个串联逆变器是可变增益逆变器，每个所述可变增益逆变器的增益能够根据所述一个或多个控制信号的对应子集中的一个控制信号来调整；
一个或多个可变电容器，其中，每个所述可变电容器连接在所述可变增益逆变器中的对应一个可变增益逆变器的输出之间，每个所述可变电容器的电容能够根据所述一个或多个控制信号的对应子集中的一个控制信号来调整。
31.根据权利要求21至30中任一项所述的收发机，其特征在于，所述控制电路还用于生成所述一个或多个控制信号，使得所述差分倍频时钟信号的占空比为50％。
32.根据权利要求21至31中任一项所述的收发机，其特征在于，所述相位延迟电路包括：
第一逆变器，用于接收所述第一时钟信号的所述差分形式的正分量，并且根据所述第一时钟信号的所述差分形式的所述正分量生成所述差分输出时钟信号的正分量；
第二逆变器，用于接收所述第一时钟信号的所述差分形式的负分量，并且根据所述第一时钟信号的所述差分形式的所述负分量生成所述差分输出时钟信号的负分量。
33.根据权利要求21至32中任一项所述的收发机，其特征在于，所述差分延迟输出时钟信号包括正分量和负分量，所述差分输入时钟信号包括正分量和负分量，所述相位延迟电路还用于通过响应于所述一个或多个控制信号分开延迟所述差分输出时钟信号的所述正分量和所述负分量，根据所述差分输入时钟信号生成所述差分延迟输出时钟信号。
34.根据权利要求21至33中任一项所述的收发机，其特征在于，所述相位延迟电路、所述逻辑电路和所述控制电路在单个集成电路上形成。
35.根据权利要求21至34中任一项所述的收发机，其特征在于，所述收发机是蜂窝电话中的组件。
36.根据权利要求21至35中任一项所述的收发机，其特征在于，所述控制电路用于调谐所述一个或多个控制信号以优化倍频器电路的运行。
CN202080105478.4A 2020-09-25 2020-12-28 50%占空比差分倍频器的校准技术 Pending CN116806413A (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US202063083758P 2020-09-25 2020-09-25
US63/083,758 2020-09-25
PCT/US2020/067195 WO2021092601A2 (en) 2020-09-25 2020-12-28 Techniques for calibrating 50% duty cycle differential frequency doubler

Publications (1)

Publication Number Publication Date
CN116806413A true CN116806413A (zh) 2023-09-26

Family

ID=74195193

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202080105478.4A Pending CN116806413A (zh) 2020-09-25 2020-12-28 50%占空比差分倍频器的校准技术

Country Status (2)

Country Link
CN (1) CN116806413A (zh)
WO (1) WO2021092601A2 (zh)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11626865B1 (en) 2021-09-22 2023-04-11 Qualcomm Incorporated Low-power high-speed CMOS clock generation circuit
CN114124252B (zh) * 2022-01-21 2022-04-19 苏州浪潮智能科技有限公司 高速差分信号校正系统
EP4318474A4 (en) * 2022-06-06 2024-06-19 Changxin Memory Technologies, Inc. PHASE ADJUSTMENT CIRCUIT, DELAY LOCK CIRCUIT AND MEMORY
CN116032260B (zh) * 2023-03-29 2023-06-13 泛升云微电子(苏州)有限公司 输出脉宽可调的倍频电路及芯片

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0977362B1 (en) * 1998-07-30 2002-10-09 STMicroelectronics S.r.l. Frequency doubler with 50% duty cycle output
CN104734695B (zh) * 2013-12-24 2018-05-04 澜起科技（上海）有限公司 信号发生器、电子系统以及产生信号的方法

Also Published As

Publication number Publication date
WO2021092601A2 (en) 2021-05-14
WO2021092601A3 (en) 2021-06-24

Similar Documents

Publication Publication Date Title
CN116806413A (zh) 50%占空比差分倍频器的校准技术
US9985618B2 (en) Digital duty cycle correction for frequency multiplier
US11606096B2 (en) Power supply for voltage controlled oscillators with automatic gain control
US9013213B2 (en) Digital fractional frequency divider
US10594309B2 (en) Phase modulation systems and methods
US10693470B2 (en) Dual mode power supply for voltage controlled oscillators
US20230418323A1 (en) Multi-phase signal generation
CN115443442B (zh) 使用具有自校正能力的多相滤波器的时钟生成架构
US8860513B1 (en) Injection-locked oscillator apparatus and method
KR20230027085A (ko) 샘플링 기반 승산 지연 고정 루프 (mdll) 의 교정
US20160065195A1 (en) Multiphase oscillating signal generation and accurate fast frequency estimation
US9800249B2 (en) Current steering phase control for CML circuits
US11595003B2 (en) Programmable driver for frequency mixer
US11881877B2 (en) Spur compensation method and system
US10707848B2 (en) Apparatus and method for interpolating between a first and a second signal
EP3243277B1 (en) Method and radio network node for compensation for local oscillator pulling or pushing
WO2021101587A1 (en) N-phase transmitter/receiver i/q imbalance calibration
WO2023232255A1 (en) Pll phase detector/charge pump linearization

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination