CN101641778B - 半导体集成电路装置 - Google Patents

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Abstract

一种半导体集成电路装置，包括半导体基板和形成在所述半导体基板上的多个半导体元件，其中，所述多个半导体元件包括n沟道MOS晶体管和p沟道MOS晶体管，所述n沟道MOS晶体管被拉伸应力膜覆盖，所述p沟道MOS晶体管被压缩应力膜覆盖，在所述半导体基板表面形成有虚设区域，所述虚设区域的整个面由所述拉伸应力膜和所述压缩应力膜中的某个膜构成。

Description

半导体集成电路装置
技术领域
本发明通常涉及一种半导体装置，尤其涉及一种包括通过施加应力来提高动作速度的p沟道MOS晶体管和n沟道MOS晶体管的半导体集成电路装置。
背景技术
随着微细化技术的进步，如今能够制成栅极长度切割成30nm的超微细化及超高速的半导体装置。
在这样的超微细化及超高速的晶体管中，与以往的半导体装置相比，栅电极正下方的沟道区域的面积非常小，因此，在沟道区域移动的电子或空穴的移动度会大大受到施加于这样的沟道区域上的应力的影响。因此，多次尝试通过使施加于这样沟道区域上的应力最佳化，来使半导体装置的动作速度提高。
发明内容
发明要解决的课题
特别是以往为了提高n沟道MOS晶体管的动作速度，提出了如下的结构，即，在n沟道MOS晶体管的元件区域，以包含栅电极的形式，形成蓄积了拉伸应力的应力膜，来提高在栅电极正下方的沟道区域中的电子移动度，上述应力膜典型地有SiN膜等
另外，以往为了提高p沟道MOS晶体管的动作速度，提出了如下的结构，即，在p沟道MOS晶体管的元件区域，以包含栅电极的形式，形成蓄积了压缩应力的SiN膜等应力膜，来提高栅电极正下方的沟道区域中的空穴移动度。
进而提出了使这样的被施加应力的n沟道MOS晶体管和被施加应力的p沟道MOS晶体管集成化的半导体集成电路装置。
这样的半导体集成电路装置通过例如如下的工序来实施。
即，在半导体基板上形成n沟道MOS晶体管和p沟道MOS晶体管后，首先以拉伸应力膜覆盖上述n沟道MOS晶体管和p沟道MOS晶体管，进而对拉伸应力膜刻画图案，然后选择性地从p沟道MOS晶体管的形成区域中除去拉伸应力膜。
进而，在这样获得的结构上，以在所述p沟道MOS晶体管的形成区域中直接覆盖所述p沟道MOS晶体管的方式形成压缩应力膜，且以在所述n沟道MOS晶体管的形成区域中经所述拉伸应力膜覆盖所述n沟道MOS晶体管的方式形成所述压缩应力膜，然后选择性地从所述n沟道MOS晶体管的形成区域中除去这样形成的压缩应力膜。
或者，也可以先形成压缩应力膜，其后再形成拉伸应力膜。
由于分别在n沟道MOS晶体管的形成区域和p沟道MOS晶体管的形成区域中这样地对压缩应力膜刻画图案和对拉伸应力膜刻画图案，因此，只要利用在各个元件区域中形成阱时使用的离子注入掩模来刻画图案即可，不需要设计新的掩模图案，这样非常有利。
因此，在专利文献1中提出一种半导体集成电路装置的制造方法，其在对所述拉伸应力膜刻画图案时，使用用于在p沟道MOS晶体管的元件区域中形成阱的掩模，仅在所述n沟道MOS晶体管的元件区域残留抗蚀图案，并从除此之外的部分中除去拉伸应力膜，另一方面，在对所述压缩应力膜刻画图案时，使用用于在n沟道MOS晶体管的元件区域中形成阱的掩模，仅使所述n沟道MOS晶体管的元件区域露出，并以抗蚀图案覆盖除此之外的部分，由此仅从所述n沟道MOS晶体管的元件区域中除去所述拉伸应力膜。
在利用这样的方法形成的半导体集成电路装置中，拉伸应力膜只形成于所述n沟道MOS晶体管的元件区域，而其他元件区域由压缩应力膜覆盖。或者，也可以使压缩应力膜只形成于所述p沟道MOS晶体管的元件区域上，其他元件区域由拉伸应力膜覆盖。
另一方面，由于半导体基板上的n沟道MOS晶体管的面积占有率和p沟道MOS晶体管的面积占有率随着各产品而不同，因此在所述半导体集成电路装置中，半导体基板上的拉伸应力膜和压缩应力膜的面积比通常随着各产品而不同。
因为拉伸应力膜与压缩应力膜在刻画图案时的蚀刻条件不同，所以在这样半导体基板上的拉伸应力膜与压缩应力膜的面积比随着各产品而不同的情况下，需要按每个产品调整在所述的工艺处理中对所述拉伸应力膜和压缩应力膜刻画图案时的蚀刻条件。但是，难以按各个产品使这样的蚀刻条件最佳化。
特别是最近，在各领域中各种客户预订相同的半导体晶片，需要对应于各个试制委托，制作不同规格的半导体集成电路装置，在这样的情况下，无法采用所述现有的制造方法来应对。
专利文献1：JP特开2006-173432号公报。
用于解决课题的手段
根据一个方面，本发明提供一种半导体集成电路装置，具有：半导体基板，具有元件区域和虚设区域，n沟道MOS晶体管和p沟道MOS晶体管，形成在元件区域上，拉伸应力膜，形成在半导体基板上以及n沟道MOS晶体管上，压缩应力膜，形成在半导体基板上以及p沟道MOS晶体管上，拉伸应力膜和压缩应力膜中的一个在虚设区域具有第一虚设图案，拉伸应力膜和压缩应力膜中的另一个在虚设区域具有第二虚设图案，第一虚设图案和第二虚设图案中的一个在虚设区域中被第一虚设图案和第二虚设图案中的另一个包围而孤立，半导体基板上的拉伸应力膜的总面积与压缩应力膜的总面积的比率在3/7以上且在7/3以下的范围内。
根据另一方面，本发明提供一种半导体集成电路装置的制造方法，其中，包括：第一工序，在半导体基板整个面上，以覆盖n沟道MOS晶体管和p沟道MOS晶体管的方式形成蓄积有拉伸应力的拉伸应力膜；第二工序，在所述拉伸应力膜上形成第一抗蚀膜；第三工序，对所述第一抗蚀膜刻画图案，与用于划分所述p沟道MOS晶体管的元件区域的第一掩模数据相对应，在所述第一抗蚀膜中形成第一抗蚀剂开口部，而且与用于划分虚设区域的第二掩模数据相对应，在所述半导体基板上的元件分离区域并在所述第一抗蚀膜中形成第二抗蚀剂开口部；第四工序，选择性地从所述第一以及第二抗蚀剂开口部中除去所述拉伸应力膜，在所述n沟道MOS晶体管上由所述拉伸应力膜形成拉伸应力源图案，在所述元件分离区域中由所述拉伸应力膜形成虚设图案；第五工序，在除去所述第一抗蚀膜后，在所述半导体基板的整个面上形成蓄积有压缩应力的压缩应力膜；第六工序，在所述压缩应力膜上形成第二抗蚀膜；第七工序，对所述第二抗蚀膜刻画图案，对应于所述第一掩模数据，由所述第二抗蚀膜形成用于覆盖所述p沟道MOS晶体管的元件区域的第一抗蚀图案，而且对应于所述第二掩模数据，由所述第二抗蚀膜形成与所述第二抗蚀剂开口部互补的第二抗蚀图案；第八工序，以所述第一抗蚀图案以及所述第二抗蚀图案作为掩模，对所述压缩应力膜刻画图案，在所述p沟道MOS晶体管上由所述压缩应力膜形成压缩应力源图案，并且在所述元件分离区域中由所述压缩应力膜形成与所述虚设图案互补的互补虚设图案。
根据又一其他方面，本发明提供一种半导体集成电路装置的制造方法，其中，包括：第一工序，在半导体基板的整个面上，以覆盖n沟道MOS晶体管和p沟道MOS晶体管的方式形成蓄积有压缩应力的压缩应力膜；第二工序，在所述压缩应力膜上形成第一抗蚀膜；第三工序，对所述第一抗蚀膜进行刻画图案，与用于划分所述n沟道MOS晶体管的元件区域的第一掩模数据相对应，在所述第一抗蚀膜中形成第一抗蚀剂开口部，而且与用于划分虚设区域的第二掩模数据相对应，在所述半导体基板上的元件分离区域并在所述第一抗蚀膜中形成第二抗蚀剂开口部；第四工序，选择性地从所述第一以及第二抗蚀剂开口部中除去所述压缩应力膜，在所述p沟道MOS晶体管上由所述压缩应力膜形成压缩应力源图案，在所述元件分离区域中由所述压缩应力膜形成虚设图案；第五工序，在除去所述第一抗蚀膜后，在所述半导体基板的整个面上形成蓄积有拉伸应力的拉伸应力膜；第六工序，在所述拉伸应力膜上形成第二抗蚀膜；第七工序，对所述第二抗蚀膜刻画图案，对应于所述第一掩模数据，由所述第二抗蚀膜形成用于覆盖所述n沟道MOS晶体管的元件区域的第一抗蚀图案，而且对应于所述第二掩模数据，由所述第二抗蚀膜形成与所述第二抗蚀剂开口部互补的第二抗蚀图案；第八工序，以所述第一抗蚀图案以及所述第二抗蚀图案作为掩模，对所述拉伸应力膜刻画图案，在所述n沟道MOS晶体管上由所述拉伸应力膜形成拉伸应力源图案，并且在所述元件分离区域中由所述拉伸应力膜形成与所述虚设图案互补的互补虚设图案。
发明效果
根据本发明，在结构为在n沟道MOS晶体管上设置有拉伸应力膜且在p沟道MOS晶体管上设置有压缩应力膜的半导体集成电路装置中，在形成有所述n沟道MOS晶体管和p沟道MOS晶体管的半导体基板上的其他区域中，互补地形成所述拉伸应力膜的虚设图案和所述压缩应力膜的虚设图案，即，使所述半导体基板的整个表面实际上被所述拉伸应力膜和压缩应力膜中某个膜覆盖，由此，在制造所述p沟道MOS晶体管和n沟道MOS晶体管的规格不同的各种半导体集成电路装置时，无需分别使对所述拉伸应力膜与压缩应力膜刻画图案时的蚀刻处理最佳化，这样能够降低半导体集成电路装置的制造费用。另外，通过形成虚设图案，将所述拉伸应力膜的总面积与压缩应力膜的总面积的比率控制为接近1，从而能够减轻半导体基板的弯曲。
附图说明
图1A是表示本发明的第一实施方式的半导体集成电路装置的制造工序的图(之一)。
图1B是表示本发明的第一实施方式的半导体集成电路装置的制造工序的图(之二)。
图1C是表示本发明的第一实施方式的半导体集成电路装置的制造工序的图(之三)。
图1D是表示本发明的第一实施方式的半导体集成电路装置的制造工序的图(之四)。
图1E是表示本发明的第一实施方式的半导体集成电路装置的制造工序的图(之五)。
图1F是表示本发明的第一实施方式的半导体集成电路装置的制造工序的图(之六)。
图1G是表示本发明的第一实施方式的半导体集成电路装置的制造工序的图(之七)。
图1H是表示本发明的第一实施方式的半导体集成电路装置的制造工序的图(之八)。
图1I是表示本发明的第一实施方式的半导体集成电路装置的制造工序的图(之九)。
图2是表示应力膜图案的面积占有率与蚀刻速度之间的关系的图。
图3是表示第一实施方式的一个变形例的半导体集成电路装置的结构的图。
图4是表示本发明的第二实施方式的虚设(dummy)应力膜图案的实例的图。
图5是表示第二实施方式的一个变形例的虚设应力膜图案的实例的图。
图6是表示具有虚设应力膜图案的半导体集成电路装置的实例的图。
图7是表示具有虚设应力膜图案的半导体集成电路装置的另一个实例的图。
图8是表示具有虚设应力膜图案的半导体集成电路装置的另一个实例的图。
附图标记的说明
11 硅基板
11I 元件分离区域
11N n沟道MOS晶体管形成区域
11P p沟道MOS晶体管形成区域
11aN、11aP 源极延伸区域
11bN、11bP 漏极延伸区域
11cN、11cP 源极区域
11dN、11dP 漏极区域
11s、4B、14P 硅化物区域
12N、12P 栅极绝缘膜
13N、13P 栅电极
15、17 氧化硅膜
16 拉伸应力膜
16D 拉伸虚设应力膜图案
18 压缩应力膜
18D 压缩虚设应力膜图案
19 层间绝缘膜
19A～19D 接触插件
具体实施方式
[第一实施方式]
图1A～图1I是用于说明本发明的第一实施方式的使被施加应力的p沟道MOS晶体管和被施加应力的n沟道MOS晶体管集成化的半导体集成电路装置的制造方法的图。
参照图1A，在硅基板11上由STI结构的元件分离区域11I划分n沟道MOS晶体管的元件区域11N和p沟道MOS晶体管的元件区域11P，向所述元件区域11N导入p型杂质元素来形成p型阱11pw，而且向所述元件区域11P导入n型杂质元素来形成n型阱11nw。
进而，在图1A的状态下，在所述元件区域11N和11P上形成有热氧化膜或SiON膜等绝缘膜12。
接着，在图1B的工序中，由多晶硅或金属等，在所述元件区域11N形成栅电极13N，且在所述元件区域11P形成栅电极13P，并且在所述元件区域11N中使由所述绝缘膜12构成的栅极绝缘膜12N位于所述栅电极13N与硅基板11之间，在所述元件区域11P中使由所述绝缘膜12构成的栅极绝缘膜12P位于所述栅电极13P与硅基板11之间，在所述元件区域11N中，在所述栅电极13N的第一侧和第二侧形成有n型源极延伸区域11aN和漏极延伸区域11bN。
进而，在所述栅电极13N上的相向的第一、第二侧壁面上形成侧壁绝缘膜13n。在所述元件区域11N中，在所述侧壁绝缘膜13n的外侧分别形成n+型的源极区域11cN和漏极区域11dN，在所述源极区域11cN、11dN的表面上分别形成有硅化物层11SN、11DN。
另外，在所述栅电极13N由多晶硅图案构成的情况下，在所述栅电极13N上还形成有硅化物层14N。
此外，在图1B的工序中，在所述元件区域11P，在所述栅电极13P的第一侧和第二侧形成有p型源极延伸区域11aP和漏极延伸区域11bP。
进而，在所述栅电极13P上的相向的第一、第二侧壁面上形成有侧壁绝缘膜13p。在所述元件区域11P中，在所述侧壁绝缘膜13p的外侧分别形成有p+型的源极区域11cP和漏极区域11dP，在所述源极区域11cP、11dP的表面分别形成有硅化物层11SP、11DP。
另外，在所述栅电极13P由多晶硅图案构成的情况下，在所述栅电极13P上还形成有硅化物层14P。
其次，在图1C的工序中，在所述图1B的结构上，利用以TEOS(tetraethylorthosilicate：正硅酸乙酯)作为原料的等离子CVD(Chemical VaporDeposition：化学气相沉积)法，形成膜厚例如10nm的氧化硅膜15来作为蚀刻阻止膜，然后在氧化硅膜15上，利用例如以硅烷气体和氨气作为原料的热CVD法，在0.1～400Torr的压力，500～700℃的基板温度的条件下，形成膜厚例如80nm的蓄积有例如1.4GPa的拉伸应力的SiN膜16来作为拉伸应力膜。
进而，在图1D的工序中，在所述图1C的结构上，与所述氧化硅膜15同样利用以TEOS作为原料的等离子CVD法，形成膜厚例如20nm的氧化硅膜17来作为蚀刻阻止膜17，在图1E的工序中，以用于覆盖所述元件区域11N的抗蚀图案R1作为掩模，且以所述氧化硅膜15作为蚀刻阻止膜，选择性地从所述元件区域11P中除去所述氧化硅膜17以及SiN膜16。
此时，在本实施方式中，根据用于形成所述n型阱11nw的曝光数据M1，在所述抗蚀图案R1中形成抗蚀剂开口部RA，在所述抗蚀剂开口部中，从所述p沟道MOS晶体管的元件区域中除去所述SiN膜15。
同时，在图1E的工序中，在所述元件区域11N、11P的外侧的元件分离区域11I中，根据虚设曝光数据M2来形成虚设抗蚀剂开口部RB，在所述抗蚀剂开口部RB中，同样以所述氧化硅膜15作为蚀刻阻止膜，与在所述抗蚀剂开口部RA中除去氧化硅膜17及SiN膜16的同时，选择性地除去所述氧化硅膜17及其下方的SiN膜16，由此在所述元件分离区域11I上的虚设区域11D形成承载有氧化硅膜图案17D的SiN虚设图案16D。
图1E的蚀刻工序利用例如使用了C4F8气体、氩气和氧气的RIE(ReactiveIon Etching：反应离子刻蚀)法来实施。
然后，在图1F的工序中，在所述图1E的结构上，在除去所述抗蚀图案R1后，利用例如以硅烷气体和氨气作为原料的等离子CVD法，在0.1～400Torr的压力，400～700℃的基板温度的条件下，形成膜厚例如80nm的蓄积有例如1.4GPa的压缩应力的SiN膜18来作为压缩应力膜。
进而，在图1G的工序中，以用于覆盖所述元件区域11P的抗蚀图案R2作为掩模，且以所述氧化硅膜17作为蚀刻阻止膜，从所述元件区域11N中选择性地除去所述氧化硅膜18。
此时，在本实施方式中，根据用于形成所述n型阱11nw的曝光数据M1，与所述抗蚀剂开口部RA互补地形成所述抗蚀图案R2，其结果，从所述抗蚀图案R2的外侧RC除去所述SiN膜18，而使覆盖所述n沟道MOS晶体管的氧化硅膜17露出。
图1G的蚀刻工序利用使用了CHF3气体、氩气和氧气的RIE法来实施。
同时，在图1G的工序中，在所述元件区域11N、11P的外侧的元件分离区域11I，根据虚设曝光数据M2，与所述抗蚀剂开口部RB互补地形成虚设抗蚀图案R2D，以所述虚设抗蚀图案R2D作为掩模，且同样以所述氧化硅膜17作为蚀刻阻止膜，在与从所述区域RC中除去所述SiN膜18同时，选择性地除去所述SiN膜18，从而，在所述虚设区域所述11D中，与所述SiN虚设图案16D互补地形成SiN虚设图案18D。
接下来，在图11H的工序中，除去所述抗蚀图案R2、R2D，在所述硅基板11上形成层间绝缘膜19，该层间绝缘膜19覆盖在所述元件区域11N中露出的氧化硅膜17，且覆盖在所述元件区域11P中露出的SiN膜18，而且，在所述虚设区域11D中覆盖用于覆盖所述虚设图案16D的氧化膜17D或者虚设图案18D，在进行利用了CMP(Chemical Mechanical Polishing：化学机械抛光)法的平坦化工序后，在图1I的工序中，在所述层间绝缘膜19中形成接触插件19A、19B、19C、19D，所述接触插件19A、19B、19C、19D经由硅化物膜11s与所述延伸区域11cN、11dN、11cP、11dP接触。
在本实施方式中，在图1E的工序中利用如上所述的RIE法，对所述氧化硅膜17及其下的拉伸应力膜16刻画图案时，因半导体集成电路装置的产品不同，在制造出第一产品后再制造例如元件区域11N的总面积较少的第二产品的情况下，通过增大所述虚设图案16D的总面积，能够将在所述半导体基板11上被蚀刻的SiN膜16的总面积维持为大致恒定，这样无需按各产品调整蚀刻条件，而简化了半导体集成电路装置的制造工序。同样，在制造出第一产品后再制造例如元件区域11N总面积较大的此后的产品的情况下，通过减小所述虚设图案16D的总面积，能够将在所述半导体基板11上被蚀刻的SiN膜16的总面积维持为大致恒定。
图2表示形成于硅上的蓄积有压缩应力的SiN膜图案的面积占有率与蚀刻速度之间的关系。
参照图2，利用使用了CHF3气体、氩气和氧气的RIE法进行了蚀刻，但若硅基板上的图案占有率为30％以上，则无论图案占有率具体为多少都能获得大致恒定的蚀刻速度，而若图案占有率小于30％，则所述压缩应力膜的蚀刻速度会剧增。
在拉伸应力膜的情况下，蚀刻速度也与图案占有率之间也存在与上述大致同样的关系，这样一来，在以往的结构为以拉伸应力膜覆盖n沟道MOS晶体管且以压缩应力膜覆盖p沟道MOS晶体管的半导体装置中，在例如n沟道MOS晶体管的总面积为30％以下的产品的情况下，或者在p沟道MOS晶体管的总面积为30％以下的产品的情况下，需要使图1E或图1G的蚀刻工序最佳化。
对此，在本实施方式中，通过在所述硅基板11上形成虚设图案16D、18D，将所述硅基板11上的拉伸应力膜16的总面积与压缩应力膜18的总面积的比率控制在3/7以上且在7/3以下，优选将其控制在2/3以上且在3/2以下，由此，对于任何产品，都能够采用同一种方法来实施所述图1E的干刻工序，而且能够采用同一种方法来实施所述图1G的干刻工序。
特别是通过将所述拉伸应力膜16的总面积与压缩应力膜的总面积的比率维持为接近1∶1，能够抑制所述硅基板11或硅晶片产生翘曲。
另外，在本实施方式的半导体集成电路装置中，互补地形成拉伸应力膜16和压缩应力膜，即，除了接触孔等以外，所述硅基板11的整个面被所述拉伸应力膜16和压缩应力膜18中的某个膜覆盖，并且因为拉伸应力膜16与压缩应力膜18实际不发生重叠，所以在所述硅基板上不会大范围地产生凸起结构，因此在形成了所述层间绝缘膜19的情况下，利用CMP法能够易于使所述层间绝缘膜19表面平坦化。另外，在本发明中，在因错位而使所述压缩应力膜18局部重叠在拉伸应力膜16上，或者在压缩应力膜18与拉伸应力膜16之间的接合部产生间隙等的情况下，只要所述局部的结构的宽度大致为覆盖栅电极结构由所述压缩应力膜18形成的凸起结构的宽度，就可以容许。
进而，在所述实施方式中，也可以构成为先形成压缩应力膜18，再选择性地从所述元件区域11N中除去该压缩应力膜18，然后形成拉伸应力膜16。
图3表示这样先形成压缩应力膜18，再选择性地从所述元件区域11N中除去该压缩应力膜18，然后形成拉伸应力膜16时的半导体集成电路装置的结构。在该情况下，选择性地从所述元件区域11P中除去层叠于所述压缩应力膜18上的拉伸应力膜16。所述结构通过先前的图1A～图1I的说明已被阐明，从而省略进一步的说明。
[第二实施方式]
图4表示形成于所述元件分离区域11I中的虚设区域11D上的虚设图案16D、18D的实例。在图4中，省略了所述虚设图案16D表面的氧化硅膜17D的图示。
参照图4，在本实施方式中，间隔2μrn并相互错开0.5μm，逐个形成由一条边为3μm的压缩应力膜构成的虚设图案18D。
若所述虚设图案18D的大小较小，则能够细微地调整压缩应力膜与拉伸应力膜的面积比，但是，若所述虚设图案18D的大小过小，则会使描绘数据变大，而增加半导体集成电路装置的制造费用。因此，优选使所述虚设图案18D形成为一条边在1～5μm范围内的尺寸。所述虚设图案18D的间隔可根据所需的压缩应力膜与拉伸应力膜的面积比来进行调整。
在图4中，描绘成为元件分离区域11I暴露在所述虚设图案16D的外侧，但这是为了表示所述虚设图案16D形成在元件分离区域11I上，而实际上元件分离区域11I的表面并未露出。
另外，图4中的结构为蓄积有压缩应力的孤立虚设图案18D排列在蓄积有拉伸应力的虚设图案16D中，但是，也可以构成为如图5所示那样蓄积有拉伸应力的孤立虚设图案16D排列在蓄积有压缩应力的虚设图案18D中。
图6～图8表示实际的形成于各种半导体集成电路装置中的虚设图案的实例。
在图6、7的实例中，带状交替地形成由n型阱11nw构成的元件区域11P和由p型阱11pw构成的元件区域11N，孤立的虚设图案18D与虚设图案16D互补地形成在元件分离区域11I上。
另一方面，在图8的实例中，在硅基板上分别形成有由n型阱11nw构成的元件区域11P和由p型阱11pw构成的元件区域11N，但在该情况下，所述虚设图案18D也与虚设图案16D互补地形成在元件分离区域11I上。
图6～图8中的实例表示孤立的虚设图案18D互补地形成于由拉伸应力膜构成的连续的虚设图案16D中的情况，但也可以使孤立的虚设图案16D互补地形成在由压缩应力膜构成的连续的虚设图案18D中。
如下的表1表示对于半导体集成电路装置的各种产品A～D以及各种测试元件组TEG1～TEG4而言，在虚设图案18D插入前和插入后，压缩应力膜的面积占有率的实例。
[表1]
压缩膜占有率(虚设图案插入前) (虚设图案插入后)
产品A 29.73％ 42.27％
产品B 26.00％ 40.62％
产品C 20.53％ 39.78％
产品D 23.92％ 38.55％
TEG1 10.73％ 36.17％
TEG2 11.61％ 37.90％
TEG3 17.07％ 41.06％
TEG4 15.01％ 36.82％
参照表1可知，在产品A～D中，在虚设图案18D插入前，压缩应力膜的面积占有率为20～30％，而在虚设图案18D插入后，该压缩应力膜的面积占有率增大到38～42％。
另外，对于TEG1～TEG4，可知在虚设图案18D插入前，压缩应力膜的面积占有率为10～15％，而在虚设图案18D插入后，该压缩应力膜的面积占有率增大到36～41％。
以上，以优选的实施例对本发明进行说明，但本发明不限于所述特定的实施例，在权利要求书所记载的宗旨内能够进行各种变形和变更。

Claims (8)

1.一种半导体集成电路装置，
具有：
半导体基板，具有元件区域和虚设区域，
n沟道MOS晶体管和p沟道MOS晶体管，形成在所述元件区域上，
拉伸应力膜，形成在所述半导体基板上以及所述n沟道MOS晶体管上，
压缩应力膜，形成在所述半导体基板上以及所述p沟道MOS晶体管上，
所述拉伸应力膜和所述压缩应力膜中的一个在所述虚设区域具有第一虚设图案，
所述拉伸应力膜和所述压缩应力膜中的另一个在所述虚设区域具有第二虚设图案，
所述第一虚设图案和所述第二虚设图案中的一个在所述虚设区域中被所述第一虚设图案和所述第二虚设图案中的另一个包围而孤立，
所述半导体基板上的所述拉伸应力膜的总面积与所述压缩应力膜的总面积的比率在3/7以上且在7/3以下的范围内。
2.根据权利要求1所述的半导体集成电路装置，其中，
所述半导体基板上的所述拉伸应力膜的总面积与所述压缩应力膜的总面积的比率在2/3以上且3/2的范围内。
3.根据权利要求1所述的半导体集成电路装置，其中，
还具有形成在所述基板上的元件分离区域，
所述第一虚设图案形成在所述元件分离区域上。
4.根据权利要求1所述的半导体集成电路装置，其中，
所述第一虚设图案在所述虚设区域形成有多个，
所述第一虚设图案被所述第二虚设图案包围。
5.根据权利要求4所述的半导体集成电路装置，其中，
多个所述第一虚设图案通过将单一的虚设图案在所述虚设区域上以一定的间隔反复地排列而形成。
6.根据权利要求5所述的半导体集成电路装置，其中，
所述单一的虚设图案是一条边为1～5μm的四边形图案。
7.一种半导体集成电路装置的制造方法，其中，包括：
第一工序，在半导体基板整个面上，以覆盖n沟道MOS晶体管和p沟道MOS晶体管的方式形成蓄积有拉伸应力的拉伸应力膜；
第二工序，在所述拉伸应力膜上形成第一抗蚀膜；
第三工序，对所述第一抗蚀膜刻画图案，与用于划分所述p沟道MOS晶体管的元件区域的第一掩模数据相对应，在所述第一抗蚀膜中形成第一抗蚀剂开口部，而且与用于划分虚设区域的第二掩模数据相对应，在所述半导体基板上的元件分离区域并在所述第一抗蚀膜中形成第二抗蚀剂开口部；
第四工序，选择性地在所述第一以及第二抗蚀剂开口部中除去所述拉伸应力膜，在所述n沟道MOS晶体管上由所述拉伸应力膜形成拉伸应力源图案，在所述元件分离区域中由所述拉伸应力膜形成虚设图案；
第五工序，在除去所述第一抗蚀膜后，在所述半导体基板的整个面上形成蓄积有压缩应力的压缩应力膜；
第六工序，在所述压缩应力膜上形成第二抗蚀膜；
第七工序，对所述第二抗蚀膜刻画图案，对应于所述第一掩模数据，由所述第二抗蚀膜形成用于覆盖所述p沟道MOS晶体管的元件区域的第一抗蚀图案，而且对应于所述第二掩模数据，由所述第二抗蚀膜形成与所述第二抗蚀剂开口部互补的第二抗蚀图案；
第八工序，以所述第一抗蚀图案以及所述第二抗蚀图案作为掩模，对所述压缩应力膜刻画图案，在所述p沟道MOS晶体管上由所述压缩应力膜形成压缩应力源图案，并且在所述元件分离区域中由所述压缩应力膜形成与所述虚设图案互补的互补虚设图案，
所述互补虚设图案在所述虚设区域中被所述虚设图案包围而孤立，
所述半导体基板上的所述拉伸应力膜的总面积与所述压缩应力膜的总面积的比率在3/7以上且在7/3以下的范围内。
8.一种半导体集成电路装置的制造方法，其中，包括：
第一工序，在半导体基板的整个面上，以覆盖n沟道MOS晶体管和p沟道MOS晶体管的方式形成蓄积有压缩应力的压缩应力膜；
第二工序，在所述压缩应力膜上形成第一抗蚀膜；
第三工序，对所述第一抗蚀膜进行刻画图案，与用于划分所述n沟道MOS晶体管的元件区域的第一掩模数据相对应，在所述第一抗蚀膜中形成第一抗蚀剂开口部，而且与用于划分虚设区域的第二掩模数据相对应，在所述半导体基板上的元件分离区域并在所述第一抗蚀膜中形成第二抗蚀剂开口部；
第四工序，选择性地在所述第一以及第二抗蚀剂开口部中除去所述压缩应力膜，在所述p沟道MOS晶体管上由所述压缩应力膜形成压缩应力源图案，在所述元件分离区域中由所述压缩应力膜形成虚设图案；
第五工序，在除去所述第一抗蚀膜后，在所述半导体基板的整个面上形成蓄积有拉伸应力的拉伸应力膜；
第六工序，在所述拉伸应力膜上形成第二抗蚀膜；
第七工序，对所述第二抗蚀膜刻画图案，对应于所述第一掩模数据，由所述第二抗蚀膜形成用于覆盖所述n沟道MOS晶体管的元件区域的第一抗蚀图案，而且对应于所述第二掩模数据，由所述第二抗蚀膜形成与所述第二抗蚀剂开口部互补的第二抗蚀图案；
第八工序，以所述第一抗蚀图案以及所述第二抗蚀图案作为掩模，对所述拉伸应力膜刻画图案，在所述n沟道MOS晶体管上由所述拉伸应力膜形成拉伸应力源图案，并且在所述元件分离区域中由所述拉伸应力膜形成与所述虚设图案互补的互补虚设图案，
所述互补虚设图案在所述虚设区域中被所述虚设图案包围而孤立，
所述半导体基板上的所述拉伸应力膜的总面积与所述压缩应力膜的总面积的比率在3/7以上且在7/3以下的范围内。
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