JP5299268B2 - 半導体集積回路装置およびその製造方法 - Google Patents

半導体集積回路装置およびその製造方法 Download PDF

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Description

本発明は一般に半導体装置に係り、特に応力印加により動作速度を向上させたｐチャネルMOSトランジスタおよびnチャネルMOSトランジスタを含む半導体集積回路装置に関する。
微細化技術の進歩に伴い、今日では３０ｎｍを切るゲート長を有する超微細化・超高速半導体装置が可能になっている。
このような超微細化・超高速トランジスタでは、ゲート電極直下のチャネル領域の面積が、従来の半導体装置に比較して非常に小さく、このためチャネル領域を走行する電子あるいはホールの移動度は、このようなチャネル領域に印加された応力により大きな影響を受ける。そこで、このようなチャネル領域に印加される応力を最適化して、半導体装置の動作速度を向上させる試みが数多くなされている。
特に従来、ｎチャネルＭＯＳトランジスタの動作速度を向上させるため、ｎチャネルＭＯＳトランジスタの素子領域に、ゲート電極を含むように、引張り応力を蓄積した典型的にはＳｉＮ膜などの応力膜を形成し、ゲート電極直下のチャネル領域において電子移動度を向上させる構成が提案されている。
また従来、ｐチャネルＭＯＳトランジスタの動作速度を向上させるため、ｐチャネルＭＯＳトランジスタの素子領域に、ゲート電極を含むように、圧縮応力を蓄積したＳｉＮ膜などの応力膜を形成し、ゲート電極直下のチャネル領域においてホール移動度を向上させる構成が提案されている。
さらにこのような応力印加ｎチャネルＭＯＳトランジスタと応力印加ｐチャネルＭＯＳトランジスタを集積化した半導体集積回路装置が提案されている。
このような半導体集積回路装置は、例えば次のような工程により実行される。
すなわち半導体基板上にｎチャネルＭＯＳトランジスタとｐチャネルＭＯＳトランジスタとを形成した後、全体をまず引張り応力膜で覆い、さらにこれをパターニングして引張り応力膜をｐチャネルＭＯＳトランジスタの形成領域から選択的に除去する。
さらに、このようにして得られた構造上に新たに圧縮応力膜を、前記ｐチャネルＭＯＳトランジスタの形成領域においては前記ｐチャネルＭＯＳトランジスタを直接に覆うように、また前記ｎチャネルＭＯＳトランジスタの形成領域においては、前記ｎチャネルＭＯＳトランジスタを、前記引張り応力膜を介して覆うように形成し、さらにこのようにして形成した圧縮応力膜を、前記ｎチャネルＭＯＳトランジスタの形成領域から選択的に除去する。
あるいは圧縮応力膜を先に形成し、引張り応力膜を後から形成してもよい。
このような圧縮応力膜のパターニングと引張り応力膜のパターニングとは、それぞれｎチャネルＭＯＳトランジスタの形成領域およびｐチャネルＭＯＳトランジスタの形成領域においてなされるため、それぞれの素子領域においてウェル形成の際に使われるイオン注入マスクを使ってパターニングすれば、新たなマスクパターンを設計する必要がなく、有利であると考えられる。
そこで，特許文献１には，前記引張り応力膜のパターニングの際に、ｐチャネルＭＯＳトランジスタの素子領域へのウェル形成のためのマスクを使って前記ｎチャネルＭＯＳトランジスタの素子領域にのみレジストパターンを残し、それ以外の部分から引張り応力膜を除去し、一方、前記圧縮応力膜のパターニングの際には、ｎチャネルＭＯＳトランジスタの素子領域へのウェル形成のためのマスクを使って、前記ｎチャネルＭＯＳトランジスタの素子領域のみ露出し、それ以外の部分をレジストパターンで覆って、前記引張り応力膜を前記ｎチャネルＭＯＳトランジスタの素子領域からのみ除去する半導体集積回路装置の製造方法が提案されている。
このような方法で形成した半導体集積回路装置では、引張り応力膜は、前記ｎチャネルＭＯＳトランジスタの素子領域にのみ形成され、他の素子領域は、圧縮応力膜により覆われることになる。あるいは圧縮応力膜を前記ｐチャネルＭＯＳトランジスタの素子領域のみに形成し、他の素子領域を引張り応力膜で覆う構成も可能である。
一方、半導体基板上におけるｎチャネルＭＯＳトランジスタの占有面積率とｐチャネルＭＯＳトランジスタの占有面積率とは、製品毎に異なり、従って、かかる半導体集積回路装置において、半導体基板上の引張り応力膜と圧縮応力膜の面積比は、一般に製品毎に異なる。
引張り応力膜と圧縮応力膜では、パターニング時のエッチング条件が異なるため、このように半導体基板上の引張り応力膜と圧縮応力膜の面積比が製品毎に異なる場合、上記のプロセスでは、前記引張り応力膜および圧縮応力膜のパターニング時のエッチング条件を、製品毎にチューニングする必要が生じる。しかし、このようなエッチング条件の製品毎の最適化は困難である。
特に最近では、同一の半導体ウェハを領域毎に様々な顧客にリースし、それぞれの試作依頼に応じて異なる仕様の半導体集積回路装置を作製するビジネスが行われているが、このような場合、上記従来の製造方法では対応が不可能である。
特開２００６−１７３４３２号公報
一の観点によれば本発明は、素子領域及びダミー領域を有する半導体基板と、前記素子領域に形成されたｎチャネルＭＯＳトランジスタとｐチャネルＭＯＳトランジスタと、前記半導体基板上及び前記ｎチャネルＭＯＳトランジスタ上に形成された引張り応力膜と、前記半導体基板上及び前記ｐチャネルＭＯＳトランジスタ上に形成された圧縮応力膜とを有し、前記引張り応力膜及び前記圧縮応力膜の一方は、前記ダミー領域に第１のダミーパターンを有し、前記引張り応力膜及び前記圧縮応力膜の他方は、前記ダミー領域に第２のダミーパターンを有し、前記第１および第２のダミーパターンのいずれか一方は、前記ダミー領域中で前記第１および第２のダミーパターンの他方により囲まれて孤立しており、前記半導体基板上の、前記引張り応力膜の総面積に対する前記圧縮応力膜の総面積の比率が、３／７から７／３の範囲内である半導体集積回路装置を提供する。
他の側面によれば本発明は、素子領域及びダミー領域を有する半導体基板の、前記素子領域にｎチャネルＭＯＳトランジスタとｐチャネルトランジスタを形成する工程と、前記半導体基板上及び前記ｎチャネルＭＯＳトランジスタ上、前記ｐチャネルＭＯＳトランジスタ上に、引張り応力を蓄積した引張り応力膜を形成する工程と、前記引張り応力膜をパターニングして、前記ｐチャネルＭＯＳトランジスタを露出するとともに、前記ダミー領域に第１のダミーパターンを形成する工程と、前記引張り応力膜をパターニングした後、前記半導体基板上及び露出した前記ｐチャネルＭＯＳトランジスタ上、パターニングされた前記引張り応力膜上に、圧縮応力を蓄積した圧縮応力膜を形成する工程と、前記圧縮応力膜をパターニングして、前記ｎチャネルＭＯＳトランジスタ上の前記圧縮応力膜及び前記第１のダミーパターン上の前記圧縮応力膜を除去するとともに、前記ダミー領域に第２のダミーパターンを形成する工程と、を有し、前記第１および第２のダミーパターンのいずれか一方は、前記ダミー領域中で前記第１および第２のダミーパターンの他方により囲まれて孤立しており、前記半導体基板上の、前記引張り応力膜の総面積に対する前記圧縮応力膜の総面積の比率が、３／７から７／３の範囲内である半導体集積回路装置の製造方法を提供する。
さらに他の側面によれば本発明は、素子領域及びダミー領域を有する半導体基板の、前記素子領域にｎチャネルＭＯＳトランジスタとｐチャネルトランジスタを形成する工程と、前記半導体基板上及び、前記ｎチャネルＭＯＳトランジスタ上、前記ｐチャネルＭＯＳトランジスタ上に、圧縮応力を蓄積した圧縮応力膜を形成する工程と、前記圧縮応力膜をパターニングして、前記ｎチャネルＭＯＳトランジスタを露出するとともに、前記ダミー領域に第１のダミーパターンを形成する工程と、前記圧縮応力膜をパターニングした後、前記半導体基板上及び露出した前記ｎチャネルＭＯＳトランジスタ、パターニングされた前記圧縮応力膜上に、引張り応力を蓄積した引張り応力膜を形成する工程と、前記引張り応力膜をパターニングして、前記ｐチャネルＭＯＳトランジスタ上の前記引張り応力膜及び前記第１のダミーパターン上の前記引張り応力膜を除去するとともに、前記ダミー領域に第２のダミーパターンを形成する工程と、を有し、前記第１および第２のダミーパターンのいずれか一方は、前記ダミー領域中で前記第１および第２のダミーパターンの他方により囲まれて孤立しており、前記半導体基板上の、前記引張り応力膜の総面積に対する前記圧縮応力膜の総面積の比率が、３／７から７／３の範囲内である半導体集積回路装置の製造方法を提供する。
本発明によれば、ｎチャネルＭＯＳトランジスタ上に引張り応力膜を、またｐチャネルＭＯＳトランジスタ上に圧縮応力膜を設けた構成の半導体集積回路装置において、前記ｎチャネルＭＯＳトランジスタおよびｐチャネルＭＯＳトランジスタが形成された半導体基板上の他の領域に、前記引張り応力膜のダミーパターンと前記圧縮応力膜のダミーパターンとを相補的に、すなわち、前記半導体基板の全表面が、実質的に前記引張り応力膜と圧縮応力膜のいずれか一方により覆われるように形成することにより、前記ｐチャネルＭＯＳトランジスタとｎチャネルＭＯＳトランジスタの仕様が異なる様々な半導体集積回路装置を製造する際に、前記引張り応力膜と圧縮応力膜をパターニングする際のエッチングプロセスをいちいち最適化する必要がなくなり、半導体集積回路装置の製造費用を低減することができる。また、前記引張り応力膜の総面積と圧縮応力膜の総面積の比率を、ダミーパターンを形成することにより１に近く制御することで、半導体基板の反りを軽減することができる。
本発明の第１の実施形態による半導体集積回路装置の製造工程を示す図（その１）である。 本発明の第１の実施形態による半導体集積回路装置の製造工程を示す図（その２）である。 本発明の第１の実施形態による半導体集積回路装置の製造工程を示す図（その３）である。 本発明の第１の実施形態による半導体集積回路装置の製造工程を示す図（その４）である。 本発明の第１の実施形態による半導体集積回路装置の製造工程を示す図（その５）である。 本発明の第１の実施形態による半導体集積回路装置の製造工程を示す図（その６）である。 本発明の第１の実施形態による半導体集積回路装置の製造工程を示す図（その７）である。 本発明の第１の実施形態による半導体集積回路装置の製造工程を示す図（その８）である。 本発明の第１の実施形態による半導体集積回路装置の製造工程を示す図（その９）である。 応力膜パターンの面積占有率とエッチング速度の関係を示す図である。 第１の実施形態の一変形例による半導体集積回路装置の構成を示す図である。 本発明の第２の実施形態によるダミ―応力膜パターンの例を示す図である。 第２の実施形態の一変形例によるダミ―応力膜パターンの例を示す図である。 ダミー応力膜パターンを有する半導体集積回路装置の例を示す図である。 ダミー応力膜パターンを有する半導体集積回路装置の別の例を示す図である。 ダミー応力膜パターンを有する半導体集積回路装置の別の例を示す図である。
符号の説明
１１ シリコン基板
１１Ｉ 素子分離領域
１１Ｎ ｎチャネルＭＯＳトランジスタ形成領域
１１Ｐ ｐチャネルＭＯＳトランジスタ形成領域
１１ａＮ，１１ａＰ ソースエクステンション領域
１１ｂＮ，１１ｂＰ ドレインエクステンション領域
１１ｃＮ，１１ｃＰ ソース領域
１１ｄＮ，１１ｄＰ ドレイン領域
１１ｓ，１４Ｂ，１４Ｐ シリサイド領域
１２Ｎ，１２Ｐ ゲート絶縁膜
１３Ｎ，１３Ｐ ゲート電極
１５，１７ シリコン酸化膜
１６ 引張り応力膜
１６Ｄ 引張りダミー応力膜パターン
１８ 圧縮応力膜
１８Ｄ 圧縮ダミー応力膜パターン
１９ 層間絶縁膜
１９Ａ〜１９Ｄ コンタクトプラグ
[第１の実施形態]
図１Ａ〜１Ｉは、本発明の第１の実施形態による、応力印加ｐチャネルＭＯＳトランジスタと応力印加ｎチャネルＭＯＳトランジスタを集積化した半導体集積回路装置の製造方法を説明する図である。
図１Ａを参照するに、シリコン基板１１上にはＳＴＩ構造の素子分離領域１１Ｉにより、ｎチャネルＭＯＳトランジスタの素子領域１１ＮとｐチャネルＭＯＳトランジスタの素子領域１１Ｐが画成され、前記素子領域１１Ｎにはｐ型不純物元素が導入されてｐ型ウェル１１ｐｗが形成され、また前記素子領域１１Ｐにはｎ型不純物元素が導入されてｎ型ウェル１１ｎｗが形成されている。
さらに図１Ａの状態では、前記素子領域１１Ｎおよび１１Ｐ上に熱酸化膜あるいはＳｉＯＮ膜などの絶縁膜１２が形成されている。
次に図１Ｂの工程において前記素子領域１１Ｎにゲート電極１３Ｎが、また前記素子領域１１Ｐにゲート電極１３Ｐを、ポリシリコンあるいは金属などにより、前記素子領域１１Ｎにおいては前記ゲート電極１３Ｎとシリコン基板１１との間に前記絶縁膜１２よりなるゲート絶縁膜１２Ｎが介在するように、また前記素子領域１１Ｐにおいては前記ゲート電極１３Ｐとシリコン基板１１との間に前記絶縁膜１２よりなるゲート絶縁膜１２Ｐが介在するように、形成され、前記素子領域１１Ｎ中、前記ゲート電極１３Ｎの第１および第２の側にｎ型ソースエクステンション領域１１ａＮおよびドレインエクステンション領域１１ｂＮが形成される。
さらに前記ゲート電極１３Ｎの相対向する第１および第２の側壁面上には側壁絶縁膜１３ｎが形成され。前記素子領域１１Ｎ中、前記それぞれの側壁絶縁膜１３ｎの外側には、ｎ+型のソース領域１１ｃＮおよびドレイン領域１１ｄＮが形成され、前記ソース領域１１ｃＮおよび１１ｄＮの表面には、それぞれシリサイド層１１ＳＮおよび１１ＤＮが形成されている。
また前記ゲート電極１３Ｎがポリシリコンパターンよりなる場合、かかるゲート電極１３Ｎ上にも、シリサイド層１４Ｎが形成されている。
また図１Ｂの工程では前記素子領域１１Ｐ中、前記ゲート電極１３Ｐの第１および第２の側にｐ型ソースエクステンション領域１１ａＰおよびドレインエクステンション領域１１ｂＰが形成される。
さらに前記ゲート電極１３Ｐの相対向する第１および第２の側壁面上には側壁絶縁膜１３ｐが形成され。前記素子領域１１Ｐ中、前記それぞれの側壁絶縁膜１３ｐの外側には、ｐ+型のソース領域１１ｃＰおよびドレイン領域１１ｄＰが形成され、前記ソース領域１１ｃＰおよび１１ｄＰの表面には、それぞれシリサイド層１１ＳＰおよび１１ＤＰが形成されている。
また前記ゲート電極１３Ｐがポリシリコンパターンよりなる場合、かかるゲート電極１３Ｐ上にも、シリサイド層１４Ｐが形成されている。
次に図１Ｃの工程において、前記図１Ｂの構造上にエッチングストッパ膜としてシリコン酸化膜１５が、ＴＥＯＳ（tetraethyl orthosilicate）を原料としたプラズマ ＣＶＤ法により、例えば１０ｎｍの膜厚で形成され、その上に引張り応力膜として、例えば１．４ＧＰａの引張り応力を蓄積したＳｉＮ膜１６が、例えばシランガスとアンモニアガスを原料とした熱ＣＶＤ法により、０．１〜４００Ｔｏｒｒの圧力下、５００〜７００℃の基板温度で、例えば８０ｎｍの膜厚に形成される。
さらに図１Ｄの工程において、前記図１Ｃの構造上にエッチングストッパ膜１７としてシリコン酸化膜１７が、前記シリコン酸化膜１５と同様にＴＥＯＳを原料としたプラズマＣＶＤ法により、例えば２０ｎｍの膜厚で形成され、図１Ｅの工程において、前記素子領域１１Ｎを覆うレジストパターンＲ１をマスクに、また前記シリコン酸化膜１５をエッチングストッパに、前記シリコン酸化膜１７およびＳｉＮ膜１６を前記素子領域１１Ｐから選択的に除去する。
その際、本実施形態では前記レジストパターンＲ１に、前記ｎ型ウェル１１ｎｗの形成に使った露光データＭ１により、レジスト開口部ＲＡを形成し、前記ＳｉＮ膜１５は、かかるレジスト開口部において、前記ｐチャネルＭＯＳトランジスタの素子領域から除去される。
同時に図１Ｅの工程では、前記素子領域１１Ｎ，１１Ｐの外側の素子分離領域１１Ｉにおいて、ダミー露光データＭ２によりダミーレジスト開口部ＲＢが形成され、前記レジスト開口部ＲＢにおいて前記シリコン酸化膜１７およびその下のＳｉＮ膜１６を、同じく前記シリコン酸化膜１５をエッチングストッパに、前記レジスト開口部ＲＡにおけると同時に選択的に除去することにより、シリコン酸化膜パターン１７Ｄを担持したＳｉＮダミーパターン１６Ｄが、前記素子分離領域１１Ｉ上のダミー領域１１Ｄに形成される。
図１Ｅのエッチング工程は、例えばＣ4Ｆ8ガスとアルゴンガスと酸素ガスを使ったＲＩＥ法により実行される。
次に図１Ｆの工程において、前記図１Ｅの構造上に、前記レジストパターンＲ１を除去した後、圧縮応力膜として、例えば１．４ＧＰａの圧縮応力を蓄積したＳｉＮ膜１８が、例えばシランガスとアンモニアガスを原料としたプラズマＣＶＤ法により、０．１〜４００Ｔｏｒｒの圧力下、４００〜７００℃の基板温度で、例えば８０ｎｍの膜厚に形成される。
さらに図１Ｇの工程において、前記素子領域１１Ｐを覆うレジストパターンＲ２をマスクに、また前記シリコン酸化膜１７をエッチングストッパに、前記シリコン酸化膜１８を前記素子領域１１Ｎから選択的に除去する。
その際、本実施形態では前記レジストパターンＲ２を、前記ｎ型ウェル１１ｎｗの形成に使った露光データＭ１により、前記レジスト開口部ＲＡに対して相補的に形成し、その結果、前記ＳｉＮ膜１８は、前記レジストパターンＲ２の外側ＲＣにおいて除去され、前記ｎチャネルＭＯＳトランジスタを覆うシリコン酸化膜１７が露出する。
図１Ｇのエッチング工程は、ＣＨＦ3ガスとＡｒガスと酸素ガスを使ったＲＩＥ法により実行される。
同時に図１Ｇの工程では、前記素子領域１１Ｎ，１１Ｐの外側の素子分離領域１１Ｉにおいて、ダミー露光データＭ２によりダミーレジストパターンＲ２Ｄが、前記レジスト開口部ＲＢに対して相補的に形成され、前記ダミーレジストパターンＲ２Ｄをマスクに前記ＳｉＮ膜１８を、同じく前記シリコン酸化膜１７をエッチングストッパに、前記領域ＲＣにおけると同時に選択的に除去することにより、ＳｉＮダミーパターン１８Ｄが、前記ダミー領域前記１１Ｄにおいて、前記ＳｉＮダミーパターン１６Ｄに対して相補的に形成される。
次に図１１Ｈの工程において、前記レジストパターンＲ２，Ｒ２Ｄは除去され、前記シリコン基板１１上に層間絶縁膜１９が、前記素子領域１１Ｎにおいては露出されているシリコン酸化膜１７を覆うように、前記素子領域１１Ｐにおいては露出されているＳｉＮ膜１８を覆うように、またさらに前記ダミー領域１１Ｄにおいては、前記ダミー パタ―ン１６Ｄを覆う酸化膜１７Ｄあるいはダミーパターン１８Ｄを覆うように形成され、ＣＭＰ法による平坦化工程の後、図１Ｉの工程において前記層間絶縁膜１９中にコンタクトプラグ１９Ａ，１９Ｂ，１９Ｃ，１９Ｄを、前記拡散領域１１ｃＮ，１１ｄＮ，１１ｃＰ，１１ｄＰにそれぞれのシリサイド膜１１ｓを介してコンタクトするように形成する。
本実施形態では、図１Ｅの工程において前記シリコン酸化膜１７およびその下の引張り応力膜１６を先に述べたＲＩＥ法によりパターニングする際に、半導体集積回路装置の製品が異なり、第1の製品の製造後、例えば素子領域１１Ｎの総面積が少ない第２の製品を製造するような場合、前記ダミーパターン１６Ｄの総面積を増やすことにより、前記半導体基板１１上においてエッチングされるＳｉＮ膜１６の総面積を略一定に維持することができ、エッチング条件を製品毎にチューニングする必要がなくなり、半導体集積回路装置の製造工程が簡素化される。同様に、第1の製品の製造後、例えば素子領域１１Ｎの総面積が大きい次の製品を製造するような場合、前記ダミーパターン１６Ｄの総面積を減らすことにより、前記半導体基板１１上においてエッチングされるＳｉＮ膜１６の総面積を略一定に維持することができる。
図２は、シリコン上に形成された、圧縮応力を蓄積したＳｉＮ膜パターンの、面積占有率とエッチング速度の関係を示す。
図２を参照するに、エッチングはＣＨＦ3ガスとＡｒガスと酸素ガスを使ったＲＩＥ法により行っているが、シリコン基板上におけるパターン占有率が３０％以上だと、パターン占有率にかかわらずほぼ一定のエッチング速度が得られるものの、パターン占有率が３０％未満になると、前記圧縮応力膜のエッチング速度が急増するのがわかる。
引張り応力膜の場合にも、エッチング速度とパターン占有率との間には、ほぼ同様な関係が成立すると考えられ、そうなると、従来のｎチャネルＭＯＳトランジスタを引張り応力膜で覆い、ｐチャネルＭＯＳトランジスタを圧縮応力膜で覆う構成の半導体装置では、例えばｎチャネルＭＯＳトランジスタの総面積が３０％以下になる製品の場合、あるいはｐチャネルＭＯＳトランジスタの総面積が３０％以下になる製品の場合に、図１Ｅあるいは図１Ｇのエッチング工程を、最適化する必要性が生じる。
これに対し、本実施形態では、前記シリコン基板１１上にダミーパターン１６Ｄおよび１８Ｄを形成することで、前記シリコン基板１１上における引張り応力膜１６の総面積と圧縮応力膜１８の総面積の比率を、３／７以上、７／３以下、好ましくは２／３以上、３／２以下に制御することで、いずれの製品であっても、前記図１Ｅのドライエッチング工程を同一のレシピにより実行することが可能となり、また前記図１Ｇのドライエッチング工程を同一のレシピにより実行することが可能となる。
特に前記引張り応力膜１６の総面積と圧縮応力膜の総面積の比率を１：１に近く維持することにより、前記シリコン基板１１、あるいはシリコンウェハの反りを抑制することが可能となる。
また、本実施形態による半導体集積回路装置では、引張り応力膜１６と圧縮応力膜とが相補的に形成されるので、すなわち、前記シリコン基板１１の全面が、コンタクトホールなどを除いて、前記引張り応力膜１６と圧縮応力膜１８のいずれかにより覆われ、かつ引張り応力膜１６と圧縮応力膜１８の重なりが、実質的に生じないため、前記シリコン基板上に広範囲に凸構造が生じることがなく、前記層間絶縁膜１９を形成した場合に、その表面をＣＭＰ法により、容易に平坦化することが可能となる。なお、本発明では、位置ずれによって前記圧縮応力膜１８が引張り応力膜１６上に局所的に重なる、あるいは圧縮応力膜１８と引張り応力膜１６の接合部に隙間が生じるなどの場合は、その局所的な構造の幅が、ゲート電極構造を覆って前記圧縮応力膜１８により形成される凸構造の幅程度であれば、許容される。
さらに、上記の実施形態において、先に圧縮応力膜１８を形成し、これを前記素子領域１１Ｎにおいて選択的に除去した後、引張り応力膜１６を形成するように構成することも可能である。
図３は、このような、先に圧縮応力膜１８を形成し、これを前記素子領域１１Ｎにおいて選択的に除去した後、引張り応力膜１６を形成した場合の半導体集積回路装置の構成を示す。この場合には、前記圧縮応力膜１８上に積層された引張り応力膜１６が、前記素子領域１１Ｐにおいて選択的に除去される。かかる構成は、先の図１Ａ〜図１Ｉの説明より明らかであり、さらなる説明は省略する。
［第２の実施形態］
図４は、前記素子分離領域１１Ｉ中のダミー領域１１Ｄに形成されるダミーパターン１６Ｄ，１８Ｄの例を示す。ただし図４では、前記ダミーパターン１６Ｄ表面のシリコン酸化膜１７Ｄの図示は省略している。
図４を参照するに、本実施形態では、一辺が３μｍの圧縮応力膜よりなるダミーパターン１８Ｄが、２μｍの間隔で、相互に０．５μｍずつずらされて形成されている。
かかるダミーパターン１８Dの大きさを小さくすれば、圧縮応力膜と引張り応力膜の面積比を細かく調整できるが、一方、前記ダミーパターン１８Dの大きさが小さすぎると、描画データが大きくなり、半導体集積回路装置の製造費用が増大する。そこで、前記ダミーパターン１８Dは、一辺が１〜５μｍ程度のサイズに形成するのが好ましい。前記ダミーパターン１８Ｄの間隔は、必要な圧縮応力膜と引張り応力膜の面積比に応じて調整される。
図４中、前記ダミーパターン１６Dの外側には素子分離領域１１Iが露出しているように描かれているが、これは前記ダミーパターン１６Dが素子分離領域１１I上に形成されることを示すためのもので、実際に素子分離領域１１Iの表面が露出しているわけではない。
また、図４は、圧縮応力を蓄積した孤立ダミーパターン１８Ｄが引張り応力を蓄積したダミーパターン１６Ｄ中に配列された構成を有しているが、図５に示すように引張り応力を蓄積した孤立ダミーパターン１６Ｄが、圧縮応力を蓄積したダミーパターン１８Ｄ中に配列される構成としてもよい。
図６〜８は、実際の様々な半導体集積回路装置に形成されたダミーパターンの例を示す。
図６，７の例では、ｎ型ウェル１１ｎｗよりなる素子領域１１Ｐとｐ型ウェル１１ｐｗよりなる素子領域１１Ｎが帯状に交互に形成され、孤立したダミーパターン１８Ｄが、素子分離領域１１Ｉ上に、ダミーパターン１６Ｄに対して相補的に形成されている。
一方、図８の例では、シリコン基板上にはｎ型ウェル１１ｎｗよりなる素子領域１１Ｐとｐ型ウェル１１ｐｗよりなる素子領域１１Ｎが別々に形成されているが、この場合にも、前記ダミーパターン１８Ｄが、素子分離領域１１Ｉ上に、ダミーパターン１６Ｄに対して相補的に形成されているのがわかる。
図６〜８の例は、引っ張り応力膜よりなる連続的なダミーパターン１６Ｄ中に孤立したダミーパターン１８Ｄが相補的に形成されている場合を示しているが、逆に、圧縮応力膜よりなる連続的なダミーパターン１８Ｄ中に孤立したダミーパターン１６Ｄを相補的に形成してもよい。
以下の表１は、半導体集積回路装置の様々な製品Ａ〜Ｄおよび様々なテストエレメントグループＴＥＧ１〜ＴＥＧ４について、ダミーパターン１８Ｄを挿入する前と後における、圧縮応力膜の占有面積率の例を示す。
Figure 0005299268
 表１を参照するに、製品Ａ〜Ｄでは、ダミーパターン１８Ｄの挿入前においては圧縮応力膜の占有面積率は２０〜３０％であったのに対し、ダミ―パターン１８Ｄの挿入後においては、３８〜４２％にまで増大しているのがわかる。
また、ＴＥＧ１〜ＴＥＧ４についても、ダミーパターン１８Ｄの挿入前においては圧縮応力膜の占有面積率は１０〜１５％であったのに対し、ダミ―パターン１８Ｄの挿入後においては、３６〜４１％にまで増大しているのがわかる。
以上、本発明を好ましい実施例について説明したが、本発明はかかる特定の実施例に限定されるものではなく、特許請求の範囲に記載した要旨内において様々な変形・変更が可能である。

Claims (9)

  1. 素子領域及びダミー領域を有する半導体基板と、
    前記素子領域に形成されたｎチャネルＭＯＳトランジスタとｐチャネルＭＯＳトランジスタと、
    前記半導体基板上及び前記ｎチャネルＭＯＳトランジスタ上に形成された引張り応力膜と、
    前記半導体基板上及び前記ｐチャネルＭＯＳトランジスタ上に形成された圧縮応力膜とを有し、
    前記引張り応力膜及び前記圧縮応力膜の一方は、前記ダミー領域に第１のダミーパターンを有し、
    前記引張り応力膜及び前記圧縮応力膜の他方は、前記ダミー領域に第２のダミーパターンを有し、
    前記第１および第２のダミーパターンのいずれか一方は、前記ダミー領域中で前記第１および第２のダミーパターンの他方により囲まれて孤立しており、
    前記半導体基板上の、前記引張り応力膜の総面積に対する前記圧縮応力膜の総面積の比率が、３／７から７／３の範囲内である半導体集積回路装置。
  2. 前記半導体基板上の、前記引張り応力膜の総面積に対する前記圧縮応力膜の総面積の比率が、２／３から３／２の範囲内である請求項１記載の半導体集積回路装置。
  3. 前記半導体基板に形成された素子分離領域を更に有し、
    前記第１のダミーパターンは、前記素子分離領域上に形成される請求項１又は２記載の半導体集積回路装置。
  4. 前記第１のダミーパターンは前記ダミー領域に複数形成され、
    前記第１のダミーパターンは前記第２のダミーパターンに囲まれて位置する請求項１又は２記載の半導体集積回路装置。
  5. 前記複数の第１のダミーパターンは、単一のダミーパターンを前記ダミー領域において一定の間隔で繰り返し配列することにより、形成される請求項４記載の半導体集積回路装置。
  6. 素子領域及びダミー領域を有する半導体基板の、前記素子領域にｎチャネルＭＯＳトランジスタとｐチャネルトランジスタを形成する工程と、
    前記半導体基板上及び前記ｎチャネルＭＯＳトランジスタ上、前記ｐチャネルＭＯＳトランジスタ上に、引張り応力を蓄積した引張り応力膜を形成する工程と、
    前記引張り応力膜をパターニングして、前記ｐチャネルＭＯＳトランジスタを露出するとともに、前記ダミー領域に第１のダミーパターンを形成する工程と、
    前記引張り応力膜をパターニングした後、前記半導体基板上及び露出した前記ｐチャネルＭＯＳトランジスタ上、パターニングされた前記引張り応力膜上に、圧縮応力を蓄積した圧縮応力膜を形成する工程と、
    前記圧縮応力膜をパターニングして、前記ｎチャネルＭＯＳトランジスタ上の前記圧縮応力膜及び前記第１のダミーパターン上の前記圧縮応力膜を除去するとともに、前記ダミー領域に第２のダミーパターンを形成する工程と、を有し、
    前記第１および第２のダミーパターンのいずれか一方は、前記ダミー領域中で前記第１および第２のダミーパターンの他方により囲まれて孤立しており、
    前記半導体基板上の、前記引張り応力膜の総面積に対する前記圧縮応力膜の総面積の比率が、３／７から７／３の範囲内である半導体集積回路装置の製造方法。
  7. 素子領域及びダミー領域を有する半導体基板の、前記素子領域にｎチャネルＭＯＳトランジスタとｐチャネルトランジスタを形成する工程と、
    前記半導体基板上及び、前記ｎチャネルＭＯＳトランジスタ上、前記ｐチャネルＭＯＳトランジスタ上に、圧縮応力を蓄積した圧縮応力膜を形成する工程と、
    前記圧縮応力膜をパターニングして、前記ｎチャネルＭＯＳトランジスタを露出するとともに、前記ダミー領域に第１のダミーパターンを形成する工程と、
    前記圧縮応力膜をパターニングした後、前記半導体基板上及び露出した前記ｎチャネルＭＯＳトランジスタ、パターニングされた前記圧縮応力膜上に、引張り応力を蓄積した引張り応力膜を形成する工程と、
    前記引張り応力膜をパターニングして、前記ｐチャネルＭＯＳトランジスタ上の前記引張り応力膜及び前記第１のダミーパターン上の前記引張り応力膜を除去するとともに、前記ダミー領域に第２のダミーパターンを形成する工程と、を有し、
    前記第１および第２のダミーパターンのいずれか一方は、前記ダミー領域中で前記第１および第２のダミーパターンの他方により囲まれて孤立しており、
    前記半導体基板上の、前記引張り応力膜の総面積に対する前記圧縮応力膜の総面積の比率が、３／７から７／３の範囲内である半導体集積回路装置の製造方法。
  8. 前記半導体基板上の、前記引張り応力膜の総面積に対する前記圧縮応力膜の総面積の比率が、２／３から３／２の範囲内である請求項６又は７に記載の半導体集積回路装置の製造方法。
  9. 前記第１のダミーパターンは前記ダミー領域に複数形成され、
    前記複数の第１のダミーパターンは前記第２のダミーパターンに囲まれて位置する請求項６又は７に記載の半導体集積回路装置の製造方法。
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104734695B (zh) * 2013-12-24 2018-05-04 澜起科技（上海）有限公司 信号发生器、电子系统以及产生信号的方法
KR102294323B1 (ko) * 2014-07-09 2021-08-26 삼성전자주식회사 스트레스 검출 방법, 컴팩트 모델 트레이닝 방법, 스트레스 완화 방법 및 컴퓨팅 시스템

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02206160A (ja) * 1989-02-06 1990-08-15 Matsushita Electron Corp 半導体装置の製造方法
JP2006173432A (ja) * 2004-12-17 2006-06-29 Fujitsu Ltd 半導体装置およびその製造方法
JP2007005626A (ja) * 2005-06-24 2007-01-11 Sony Corp 半導体装置及びその製造方法

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4845299B2 (ja) * 2001-03-09 2011-12-28 富士通セミコンダクター株式会社 半導体装置の製造方法
JP4173672B2 (ja) * 2002-03-19 2008-10-29 株式会社ルネサステクノロジ 半導体装置及びその製造方法
US8008724B2 (en) * 2003-10-30 2011-08-30 International Business Machines Corporation Structure and method to enhance both nFET and pFET performance using different kinds of stressed layers
US7176522B2 (en) * 2003-11-25 2007-02-13 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device having high drive current and method of manufacturing thereof
US20050214998A1 (en) * 2004-03-26 2005-09-29 Taiwan Semiconductor Manufacturing Co., Ltd. Local stress control for CMOS performance enhancement
JP4102334B2 (ja) * 2004-06-16 2008-06-18 株式会社東芝 半導体装置及びその製造方法
US7470943B2 (en) * 2005-08-22 2008-12-30 International Business Machines Corporation High performance MOSFET comprising a stressed gate metal silicide layer and method of fabricating the same
US7709317B2 (en) * 2005-11-14 2010-05-04 International Business Machines Corporation Method to increase strain enhancement with spacerless FET and dual liner process
KR100724574B1 (ko) * 2006-01-10 2007-06-04 삼성전자주식회사 식각저지막을 갖는 반도체 소자 및 그의 제조방법
US7416931B2 (en) * 2006-08-22 2008-08-26 Advanced Micro Devices, Inc. Methods for fabricating a stress enhanced MOS circuit
US7675118B2 (en) * 2006-08-31 2010-03-09 International Business Machines Corporation Semiconductor structure with enhanced performance using a simplified dual stress liner configuration
US7521763B2 (en) * 2007-01-03 2009-04-21 International Business Machines Corporation Dual stress STI
US7632724B2 (en) * 2007-02-12 2009-12-15 International Business Machines Corporation Stressed SOI FET having tensile and compressive device regions
JP4586843B2 (ja) * 2007-11-15 2010-11-24 ソニー株式会社 半導体装置
US20100244185A1 (en) * 2007-12-27 2010-09-30 Sharp Kabushiki Kaisha Semiconductor device, single-crystal semiconductor thin film-including substrate, and production methods thereof
US7932563B2 (en) * 2009-01-30 2011-04-26 Xilinx, Inc. Techniques for improving transistor-to-transistor stress uniformity

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02206160A (ja) * 1989-02-06 1990-08-15 Matsushita Electron Corp 半導体装置の製造方法
JP2006173432A (ja) * 2004-12-17 2006-06-29 Fujitsu Ltd 半導体装置およびその製造方法
JP2007005626A (ja) * 2005-06-24 2007-01-11 Sony Corp 半導体装置及びその製造方法

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