JP2015135885A - 半導体装置及びその製造方法 - Google Patents

Abstract

【課題】エッチバック前に有機塗布膜を塗布する又は３重点にならないレイアウトにする技術を提供する。【解決手段】本発明による半導体装置は、半導体基板に設けられた第１のウエルと、第１の導電型の第２のウエルと、第２の導電型の第３のウエルとを備える半導体装置であって、第１のウエルに設けられたメモリセル領域と、第２のウエルに設けられた第１の周辺回路領域と、第３のウエルに設けられた第２の周辺回路領域とを備え、メモリセル領域の隣接する周囲は第１の周辺回路領域のみで囲まれる。【選択図】図５（ｂ）

Description

本発明は、半導体装置及びその製造方法に関する。

近年の半導体装置では、トランジスタの微細化に伴ってゲート絶縁膜からのリーク電流が増大し、該ゲート・リーク電流の増大が半導体装置の低消費電力化を阻害する要因となっている。そのようなリーク電流を抑制する手法として、ゲート絶縁膜に高誘電率（Ｈｉｇｈ−ｋ）の絶縁体を用い、ゲート電極に金属材料（メタルゲート）を用いるＨＫＭＧ（High-k Metal Gate）スタック構造が知られている。

このようなＨＫＭＧ技術を採用した半導体装置の例として、例えば特許文献１は、メモリセル形成領域のビット線と周辺回路形成領域の電界効果トランジスタのゲート電極を同一の工程でパターニングして形成する半導体装置を開示している。当該半導体装置では、周辺回路領域Ｐウエル上に順に、ＨｆＯ_２、窒化チタン、多結晶シリコンからなるゲート電極構成が形成され、Ｎウエル上に順に、ＨｆＯ_２、Ａｌ_２Ｏ_３、窒化チタン、多結晶シリコンからなるゲート電極構成が形成されることを開示している。

また、特許文献２は、メモリセル領域と周辺トランジスタ領域から構成される半導体装置であって、半導体装置の基板上にｎチャネル領域とｐチャネル領域とを区画し、メモリセル領域と周辺トランジスタ領域の活性領域をＳＴＩ（Shallow Trench Isolation）で区画した構成を有する半導体装置を開示する。特許文献２の半導体装置においては、周辺トランジスタ領域の活性領域のそれぞれにメタルゲート膜と上部ゲート膜とを堆積し、層間膜にビットコンタクト孔を形成し、ビットコンタクト孔を埋めるとともに上部ゲート膜に導体膜を形成し、ＣＭＰ（Chemical Mechanical Planarization）またはエッチングにより、層間膜の高さが上部ゲート膜よりも高い場合には上部ゲート膜に導体膜を残存させることを開示している。

特開２０１３−２６４９４号公報 特開２０１３−１９１８０８号公報

上記特許文献１及び２に示す半導体装置において、ＨＫＭＧでは閾値Ｖｔを調整するため、ＮＭＯＳ、ＰＭＯＳとで、ゲート絶縁膜構造が異なり、ＮＭＯＳ領域とＰＭＯＳ領域とに領域を分けて、別々に作っている。メモリセル領域にあるｂｉｔ線と接続するコンタクトプラグを形成する工程では、先に周辺回路ＮＭＯＳ領域と周辺回路ＰＭＯＳ領域とにゲート電極となる平面層を形成しておき、コンタクトプラグとなるＤＯＰＯＳ（Ｓｉ）を前面に成長させてエッチバックしてメモリセル領域にコンタクトプラグを形成している。

エッチバックのときに、メモリセル領域と周辺回路ＮＭＯＳ領域と周辺回路ＰＭＯＳ領域との３つの境界部(以下、３重点という) ではスペースが広くなり、オーバーエッチバックとなり下地までエッチングされてしまう問題がある。

本発明は、上記課題を解決する半導体装置及びその製造方法を提供することを目的とする。

上述の課題に鑑み、本発明の一態様は、半導体基板に設けられた第１のウエルと、第１の導電型の第２のウエルと、第２の導電型の第３のウエルとを備える半導体装置であって、前記第１のウエルに設けられたメモリセル領域と、前記第２のウエルに設けられた第１の周辺回路領域と、前記第３のウエルに設けられた第２の周辺回路領域と、を備え、前記メモリセル領域の隣接する周囲は前記第１の周辺回路領域のみで囲まれていることを特徴とする半導体装置に関する。

また、本発明の別の態様は、半導体基板に設けられた第１の周辺回路領域と、前記第１の周辺回路領域に周囲を全てが隣接されるメモリセル領域と、前記第１の周辺回路領域に隣接される第２の周辺回路領域と、を備え、前記第１の周辺回路領域に設けられたトランジスタの導電型は全て第１の導電型であり、前記第２の周辺回路領域に設けられたトランジスタの導電型は全て第２の導電型であることを特徴とする半導体装置に関する。

さらに、本発明の他の態様は、半導体基板にメモリセル領域と第１の周辺回路領域と第２の周辺回路領域とを区画し、前記メモリセル領域にメモリセルを形成する工程と、前記メモリセル上に第１の層間膜を形成する工程と、前記第１の周辺回路領域に第１のゲート絶縁膜と前記第１のゲート絶縁膜上に第１のゲート電極膜とを形成する工程と、前記第２の周辺回路領域に第２のゲート絶縁膜と前記第２のゲート絶縁膜上に第２のゲート電極膜とを形成する工程と、前記第１の層間膜にコンタクト孔を形成する工程と、前記コンタクト孔を埋めるよう前記メモリセル領域と、前記メモリセル領域との境界部を含めて前記第１の周辺回路領域上と前記第２の周辺回路領域上とに第１の導電膜を形成する工程と、前記第１の導電膜上に有機塗布膜を形成する工程と、前記コンタクト孔に埋め込まれた前記導電膜を残しコンタクトプラグを形成し、前記第１のゲート電極膜と前記第２のゲート電極膜を露出させ、前記メモリセル領域と前記第１の周辺回路領域との境界部と前記第１の周辺回路領域と前記第２の周辺回路領域との境界部とに前記導電膜を残すよう前記有機塗布膜と前記第１の導電膜とをエッチバックする工程と、を備える半導体装置の製造方法に関する。

また、本発明の別の態様は、半導体基板にメモリセル領域と第１の周辺回路領域と第２の周辺回路領域とを素子分離領域で区画する工程と、前記メモリセル領域に埋め込み溝と拡散層を有するメモリセルを形成する工程と、前記メモリセル上に第１の層間膜を形成する工程と、前記メモリセル領域上と前記第１の周辺回路領域上と前記第２の周辺回路領域上とに第１のゲート絶縁膜と前記第１のゲート絶縁膜上に第１のゲート電極膜と前記第１のゲート電極膜上に第１のマスク絶縁膜とを形成する工程と、前記メモリセル領域上と前記第２の周辺回路領域上では除去し、前記第１の周辺回路領域上に前記第１のゲート絶縁膜と前記第１のゲート電極膜と前記第１のマスク絶縁膜とを形成する工程と、前記メモリセル領域上と前記第１の周辺回路領域上と前記第２の周辺回路領域上とに第２のゲート絶縁膜と前記第２のゲート絶縁膜上に第２のゲート電極膜と前記第２のゲート電極膜上に第２のマスク絶縁膜とを形成する工程と、前記メモリセル領域上と前記第１の周辺回路領域上では除去し、前記第２の周辺回路領域上に前記第２のゲート絶縁膜と前記第２のゲート電極膜と前記第２のマスク絶縁膜とを形成する工程と、前記第１の層間膜に前記拡散層に達するコンタクト孔を形成する工程と、前記コンタクト孔を埋めるよう前記メモリセル領域と前記素子分離領域上と前記第１の周辺回路領域上と前記第２の周辺回路領域上とに第１の導電膜を形成する工程と、前記第１の導電膜上に有機塗布膜を形成する工程と、前記コンタクト孔に埋め込まれた前記導電膜を残しコンタクトプラグを形成し、前記第１のゲート電極膜と前記第２のゲート電極膜を露出させ、前記素子分離領域上に前記導電膜を残すよう前記有機塗布膜と前記第１の導電膜とをエッチバックする工程と、を備える半導体装置の製造方法に関する。

本発明によると、エッチバックによるオーバーエッチングを防ぐことが可能となる。

本発明の更なる利点及び実施形態を、記述と図面を用いて下記に詳細に説明する。

本発明の一実施形態による半導体装置の構成例を示す平面図である。 図１（ａ）に示す半導体装置のＡ−Ａ’−Ａ’’線に沿った断面図である。 図１（ｂ）に示す半導体装置のトランジスタの拡大断面図である。 本発明の一実施形態による半導体装置のレイアウトの一例を示す平面図である。 本発明の第１の実施例による半導体装置の製造工程を説明するための平面図である。 図３（ａ）に示す半導体装置のＡ−Ａ’−Ａ’’線に沿った断面図である。 図３（ａ）に続く半導体装置の製造工程を示す平面図である。 図４（ａ）に示す半導体装置のＡ−Ａ’−Ａ’’線に沿った断面図である。 図４（ｂ）に続く半導体装置の製造工程を示す断面図である。 図５（ｂ）に続く半導体装置の製造工程を示す断面図である。 関連する半導体装置の製造工程を示す断面図である。 本発明の第１の実施例による半導体装置の製造工程を説明するために平面図である。 図８（ａ）に示す半導体装置のＡ−Ａ’−Ａ’’線に沿った断面図であって、図６（ｂ）に続く半導体装置の製造工程を示す断面図である。 本発明の第２の実施例による半導体装置のレイアウトの一例を示す平面図である。

以下、本発明の実施形態及び実施例について図面を参照しつつ説明する。但し、以下に説明する実施形態及び実施例によって本発明の技術的範囲は何ら限定解釈されることはない。

本実施形態における半導体装置（半導体デバイス）の構成について、半導体デバイスがＤＲＡＭ（Dynamic Random Access Memory）の場合を一例にして説明する。図１（ａ）は、本実施形態によるＤＲＡＭ１００の構成例を示す平面図、図１（ｂ）は、本実施形態によるＤＲＡＭ１００の構成例を示す断面図であって、図１（ａ）のＡ−Ａ’−Ａ’’における断面を示している。但し、図１（ａ）では、各構成要素の配置状況を明確にするため、各トランジスタの上方に位置している上部金属配線を省略している。

まず、図１（ａ）を参照する。半導体基板となるシリコン基板１の上面に素子分離領域５で囲まれる島状の活性領域２（２ａ、２ｂ）が示されている。メモリセル領域１０１における活性領域２ａは、負の傾斜方向となるＸ’方向に延在するとともに、複数の活性領域２ａがＸ方向並びにＸ方向に垂直となるＹ方向へ格子状に配置される構成となっている。周辺回路領域１０２における活性領域２ｂは、Ｙ方向へ延在している。なお本実施形態では、説明の都合から1つの活性領域２ｂを示しているが、複数の活性領域２ｂをＸ方向あるいはＹ方向へ適宜配置してもよい。

メモリセル領域１０１では、Ｙ方向に整列して配置される複数の活性領域２ａを縦断するように、２本の埋込ワード線１１（１１ａ、１１ｂ）がＹ方向に延在して配置される。２本の埋込ワード線１１を配置することにより、平面的に見た活性領域２ａは、一端部に位置する第１活性領域６Ａと、第１活性領域６Ａに隣接する第１埋込ワード線１１ａと、第１埋込ワード線１１ａに隣接し活性領域２ａの中央に位置する第２活性領域６Ｂと、第２活性領域６Ｂに隣接する第２埋込ワード線１１ｂと、第２埋込ワード線１１ｂに隣接し活性領域２ｂの他の一端部に位置する第３活性領域６Ｃとで構成される。第１活性領域６Ａおよび第３活性領域６Ｃの上面は、各々、容量コンタクトプラグ２５が配置される領域となる。また、第２活性領域６Ｂは、Ｘ方向に延在させたビット線１７を接続するビット線コンタクトプラグが配置される領域であり、不純物拡散層１３が設けられている。周辺回路領域１０２では、活性領域２ｂの中央部を横断するように、１本のゲート電極配線１７ＡがＸ方向に延在して配置されている。なおゲート電極配線１７Ａが配置されていない活性領域２ｂの上面は、第２コンタクトプラグが配置される領域であり、不純物拡散層１３Ａ並びに２１Ａが設けられている。

次に、図１（ｂ）を参照する。本実施形態では、メモリセルを構成するスイッチングトランジスタとして、埋込ワード線を兼ねた埋め込みゲート電極を備える４つの埋込ＭＯＳ（Metal Oxide Semiconductor）トランジスタＴｒ１、Ｔｒ２、Ｔｒ３、Ｔｒ４を用いている。４つの埋込ＭＯＳトランジスタの構成は同じなので、以下、埋込ＭＯＳトランジスタＴｒ１の構成について説明する。埋込ＭＯＳトランジスタＴｒ１は、シリコン基板１の素子分離領域５に囲まれた活性領域２ａに設けられている。なお、素子分離領域５は、シリコン基板１の素子分離溝４０の内部に絶縁膜を配置したものである。埋込ＭＯＳトランジスタＴｒ１は、活性領域２ａに設けられたワード溝の各々の内面を覆っているゲート絶縁膜７と、ゲート絶縁膜７の表面を覆っている介在層８と、介在層８の内側に設けられた導電膜９からなる第１埋込ワード線１１ａと、ソース／ドレイン領域になる不純物拡散層１３並びに不純物拡散層２１とを有する構成になっている。導電膜９は、その上面が埋込絶縁膜１０で覆われている。ここで埋込絶縁膜１０は、導電膜９の上面に位置する凹部の内面を覆っている下部埋込絶縁膜１０Ａと、下部埋込絶縁膜１０Ａを覆いワード溝を埋設する上部埋込絶縁膜１０Ｂで構成されている。下部埋込絶縁膜１０Ａはシリコン窒化膜で構成され、上部埋込絶縁膜１０Ｂはシリコン酸化膜で構成される。埋込絶縁膜１０の上面には、第１マスク膜６１が積層されており、素子分離領域５の上面も同様である。

次に、上記埋込ＭＯＳトランジスタの上方には、ビット線１７およびキャパシタ３０が設けられている。キャパシタ３０は、クラウン型のキャパシタであり、下部電極２７、容量絶縁膜２８および上部電極２９で構成されている。なお下部電極２７は、クラウン形状で内壁と外壁を有しており、内外壁は容量絶縁膜２８と上部電極２９で順次覆われている。さらに上部電極２９で構成された凹凸部分は、導体からなら埋込膜３１で埋め込まれており、埋込膜３１の上面にはプレート電極３２が配置されている。下部電極２７の側面部の一部には、隣接する下部電極２７の倒壊を防止するためにサポート膜３３が接続されている。

第２活性領域６Ｂの上部に配置された不純物拡散層１３の上面には、ビットコンタクトプラグ４７が接続されている。ビットコンタクトプラグ４７は、Ｘ方向に延在させたビット線１７を構成している導電膜１４と一体化している。ここでビット線１７は、導電膜１４と導電膜１５の間に介在層５２を挿入させた積層構造としているが、導電膜１５だけの単層構造にしても良い。ビット線１７の上面はビットマスク膜１６で覆われており、その側面部はサイドウォール絶縁膜１８で覆われている。埋込ＭＯＳトランジスタを構成している第１活性領域６Ａと第３活性領域６Ｃの上部に配置された不純物拡散層２１の上面には、容量コンタクトプラグ２５を介して、下部電極２７が接続されている。

ここで、容量コンタクトプラグ２５は、導電膜２２と導電膜２４の間に介在層２３を挿入した積層構造になっており、その側面部はサイドウォール絶縁膜２０で覆われている。容量コンタクトプラグ２５は、第１層間絶縁膜１２を貫通している。さらに第１層間絶縁膜１２は、ストッパー膜３７で覆われて保護されている。プレート電極３２は、第２層間絶縁膜１９で覆われており、第２層間絶縁膜１９の内部には第１コンタクトプラグ３４が設けられて、第２層間絶縁膜１９の上面には上部金属配線３５が設けられている。キャパシタ３０を構成している上部電極２９は、埋込膜３１とプレート電極３２と第１コンタクトプラグ３４を介して、上部金属配線３５と接続されている。なお、上部金属配線３５と第２層間絶縁膜１９は、保護膜３６で覆われている。

本実施形態では、周辺回路を制御するトランジスタとして、プレーナＭＯＳトランジスタを用いている。プレーナＭＯＳトランジスタは、シリコン基板１の素子分離領域５に挟まれた活性領域２ｂに設けられている。プレーナＭＯＳトランジスタは、導電型がＮ型とＰ型の２種類あるが、最初に図１（ｂ）を参照しながら、Ｎ型のプレーナＭＯＳトランジスタの構成を説明し、続いて図１（ｃ）を参照しながら、Ｐ型のプレーナＭＯＳトランジスタの構成を説明する。図１（ｃ）は、図１（ｂ）に示したＮ型プレーナＭＯＳトランジスタ（破線内）をＰ型プレーナＭＯＳトランジスタとして置き換えた断面図である。

図１（ｂ）を参照する。Ｎ型プレーナＭＯＳトランジスタは、活性領域２ｂの上面を覆っているシリコン酸化膜（ＳｉＯ_２）とした絶縁膜５３並びに絶縁膜５３の上面を覆っている酸化ハフニウム（ＨｆＯ_２）とした高誘電率絶縁膜５４からなるゲート絶縁膜４４と、高誘電率絶縁膜５４の上面を覆っている窒化チタン（ＴｉＮ）とした導電膜５５並びに導電膜５５の上面を覆っているポリシリコン（Ｓｉ）とした導電膜５６からなるゲート電極５７と、活性領域２ｂの上部に設けられたソース／ドレイン領域の一方となる不純物拡散層１３Ａ（図１（ａ）を参照）と、同様にソース／ドレイン領域の他方となる不純物拡散層２１Ａ（図１（ａ）を参照）とを有する構成となっている。なお高誘電率絶縁膜５４としては、ＨｆＳｉＯＮ、ＺｒＯ₂、Ｔａ₂Ｏ₅、Ｎｂ₂Ｏ₅、Ａｌ₂Ｏ₃、ＨｆＯ₂、ＳｃＯ₃、Ｙ₂Ｏ₃、Ｌａ₂Ｏ₃、ＣｅＯ₃、Ｐｒ₂Ｏ₃、Ｎｄ₂Ｏ₃、Ｓｍ₂Ｏ₃、Ｅｕ₂Ｏ₃、Ｇｄ₂Ｏ₃、Ｔｂ₂Ｏ₃、Ｄｙ₂Ｏ₃、Ｈｏ₂Ｏ₃、Ｅｒ₂Ｏ₃、Ｔｍ₂Ｏ₃、Ｙｂ₂Ｏ₃、及びＬｕ₂Ｏ₃からなる群から選択された少なくとも一種を含む膜を用いることができる。さらに導電膜５５としては、Ｔｉ、Ｗ、Ｔａ、Ｒｕ及びＡｌからなる群から選択された少なくとも一つの元素を含む層を用いることができる。

図１（ｃ）を参照する。Ｐ型プレーナＭＯＳトランジスタは、活性領域２ｂの上面を覆っているシリコン酸化膜（ＳｉＯ_２）とした絶縁膜５３並びに絶縁膜５３の上面を覆っている酸化ハフニウム（ＨｆＯ_２）とした高誘電率絶縁膜５４からなるゲート絶縁膜４４と、高誘電率絶縁膜５４の上面を覆っている酸化アルミニウム（Ａｌ_２Ｏ_３）とした高誘電率キャップ膜６５と、高誘電率キャップ膜６５の上面を覆っている窒化チタンとした導電膜５５並びに導電膜５５の上面を覆っているポリシリコン（Ｓｉ）とした導電膜５６からなるゲート電極５７と、活性領域２ｂの上部に設けられたソース／ドレイン領域の一方となる不純物拡散層１３Ａ（図１（ａ）を参照）と、同様にソース／ドレイン領域の他方となる不純物拡散層２１Ａ（図１（ａ）を参照）とを有する構成となっている。ゲート絶縁膜４４が、高誘電率絶縁膜５４によって構成されているＮ型プレーナＭＯＳトランジスタとＰ型プレーナＭＯＳトランジスタでは、キャップ膜６５の有無によって、夫々の導電型に要求されている電気特性を満たしている。このような半導体デバイスでは、最初にＮ型プレーナＭＯＳトランジスタを形成してから、Ｐ型プレーナＭＯＳトランジスタを形成しているので、導電型毎に配置領域を区分している。

図２は、ＤＲＡＭ１００のレイアウトの一例を示す。図２を参照すると、メモリセル領域１０１におけるＹ方向の一方へ第１周辺回路領域１０２ａを配置している。第１周辺回路領域１０２ａは、Ｎ型プレーナＭＯＳトランジスタの配置領域となっている。第１周辺回路領域１０２ａの領域に、たとえば、センスアンプやワードドライバーを構成する構成するＮ型ＭＯＳトランジスタが配置される。またメモリセル領域１０１と第１周辺回路領域１０２ａの周辺部を取り囲むように、第２周辺回路領域１０２ｂが配置されている。第２周辺回路領域１０２ｂは、Ｐ型プレーナＭＯＳトランジスタの配置領域となっている。

第２周辺回路領域１０２ｂの領域に、たとえば、センスアンプやワードドライバーを構成する構成するＰ型ＭＯＳトランジスタが配置される。さらに前記の各領域（１０１、１０２ａ、１０２ｂ）間には、第１層間絶縁膜１２で埋め込まれる隙間領域１０３が配置されている。ここで隙間領域１０３の幅は、メモリセル領域１０１と第１周辺回路領域１０２ａと第２周辺回路領域１０２ｂの３つの領域が、最も接近したエリアとなる３重点１０４Ａ、Ｂで拡大する。さらに詳細に説明すると、メモリセル領域１０１と第１周辺回路領域１０２ａにおける隙間領域１０３の幅は、夫々におけるＸ方向の中央部分ではＹ１となっているが、Ｘ方向の端部となる３重点１０４Ａ、Ｂでは、Ｙ２に拡大している。同様に、メモリセル領域１０１と第２周辺回路領域１０２ｂの幅は、３重点１０４Ａ、ＢにおいてＸ１からＸ２に拡大している。なお図１（ａ）は、３重点１０４Ｂの一部を拡大した平面図となっている。

次に、図１（ｂ）を参照する。Ｎ型のプレーナＭＯＳトランジスタを構成している導電膜５６の上面は、配線１７Ａで覆われている。この配線１７Ａは、ビット線１７と同様に、ポリシリコン（Ｓｉ）とした導電膜１４Ａとタングステン（Ｗ）とした導電膜１５Ａの間にタングステンシリサイド（ＷＳｉ）とした介在層５２Ａを挿入させた積層構造にしているが、導電膜１５Ａだけの単層構造にしても良い。配線１７Ａの上面は配線マスク膜１６Ａで覆われており、その側面部はサイドウォール絶縁膜１８で覆われている。

次に、上記プレーナＭＯＳトランジスタの上方には、金属配線が設けられているので、その構成について説明する。プレーナＭＯＳトランジスタは、第１層間絶縁膜１２で覆われており、第１層間絶縁膜１２の内部には、第２コンタクトプラグ４１が設けられて、第１層間絶縁膜１２の上面には、コンタクトパッド４２が設けられている。配線１７Ａを構成している導電膜１５Ａは、導電膜１５Ａの上面に設けられた第２コンタクトプラグ４１Ａを介して、コンタクトパッド４２Ａに接続されている。コンタクトパッド４２と第１層間絶縁膜１２は、ストッパー膜３７で覆われている。ストッパー膜３７は、第２層間絶縁膜１９で覆われており、第２層間絶縁膜１９の内部には第３コンタクトプラグ４３が設けられて、第２層間絶縁膜１９の上面には上部金属配線３５が設けられている。コンタクトパッド４２は、第３コンタクトプラグ４３を介して、上部金属配線３５と接続されている。

（第１実施例）
次に、本発明の第１の実施例における半導体装置（デバイス）及びその製造方法について、半導体デバイスがＤＲＡＭの場合を一例として、図３（ａ）から図８（ｂ）を参照しながら説明する。各図はＤＲＡＭ１００の製造工程図面であり、（ａ）は各工程における平面図、（ｂ）は（ａ）のＡ−Ａ’−Ａ’’断面である。以下において本実施例の説明は、主に（ｂ）図を用いて行い、必要に応じて適宜（ａ）図を補完しながら行うものとする。

まず、素子分離領域５の形成方法とメモリセル領域１０２における埋込ＭＯＳトランジスタの埋込ワード線１１の形成方法を説明する。図３（ａ）、（ｂ）に示すように、シリコン基板１の上面に、熱ＣＶＤ（Chemical Vapor Deposition）法によるシリコン酸化膜（ＳｉＯ_２）とシリコン窒化膜（Ｓｉ_３Ｎ_４）からなるマスク膜（図示せず）を形成した。次に、フォトリソグラフィ法およびドライエッチング法を用いて、マスク膜とシリコン基板１のパターニングを行い、活性領域２（２ａ、２ｂ）を区画するための素子分離溝４０をシリコン基板１に形成した。活性領域２は、Ｘ方向とＹ方向に点在する島状のパターンとして形成されている。

活性領域２の上面は、マスク膜で覆われている。次に、熱ＣＶＤ法によって、素子分離溝４０の内部を充填するように、シリコン窒化膜とシリコン酸化膜からなる素子分離絶縁膜を堆積させた。次に、マスク膜が露出するまでＣＭＰ（Chemical Mechanical Polishing）法によって、素子分離絶縁膜の表面を平坦化して、素子分離溝４０の内部にのみ素子分離絶縁膜を残存させた。次に、ウェットエッチングによって、マスク膜を除去するとともに、素子分離溝４０における素子分離絶縁膜の上面をシリコン基板１の上面の位置と概略同等になるようにした。このウェットエッチングによって、素子分離溝４０の内部が素子分離絶縁膜で埋設された素子分離領域５を形成した。

次に、フォトリソグラフィ法とドライエッチング法によって、埋込ワード線のパターンとなるように、活性領域２と素子分離領域５をエッチングして、ワード溝４５を形成した。ワード溝４５は、第１ワード溝４５ａと第２ワード溝４５ｂで構成されており、夫々のワード溝４５は、活性領域２ａと交差するように、Ｙ方向へ延在する平行なライン状のパターンとして形成した。１つの活性領域２ａの上面は、２つのワード溝４５によって３ヶ所に区分されている。次に、ワード溝４５の内壁に、熱酸化法によるシリコン酸化膜からなるゲート絶縁膜７を形成した。

この後、ＣＶＤ法によって、窒化チタン（ＴｉＮ）からなる介在層８とタングステン（Ｗ）からなる導電膜９を順次堆積した。次に、ドライエッチング法によって、導電膜９と介在層８がワード溝４５の内部において同じ高さで残留するように、不要となった導電膜９と介在層８の上部を除去した。このドライエッチングによって、上面の高さを同じにした導電膜９と介在層８で構成される埋込ワード線１１をワード溝４５の内部に形成した。

さらに詳細に説明すると、埋込ワード線１１は第１埋込ワード線１１ａと第２埋込ワード線１１ｂで構成されており、第１ワード溝４５ａには第１埋込ワード線１１ａを形成して、第２ワード溝４５ｂには第２埋込ワード線１１ｂを形成している。このときワード溝４５の上部は、埋込ワード線１１で埋め込まれていないので、各々の埋込ワード線１１は各々に対応したワード溝４５の下部に形成されている。次に、ＣＶＤ法によって、残留しているワード溝４５の内面を覆うように、シリコン窒化膜からなる下部埋込絶縁膜１０Ａを成膜し、さらにワード溝４５を埋め込むように、シリコン酸化膜からなる上部埋込絶縁膜１０Ｂを成膜した。次に、ＣＭＰ法によって、シリコン基板１の上方に残留している埋込絶縁膜１０を除去して、ワード溝４５の上部だけに埋込絶縁膜１０を形成した。

さらに詳細に説明すると、埋込絶縁膜１０は第１埋込絶縁膜１０ａと第２埋込絶縁膜１０ｂで構成されており、第１ワード溝４５ａの上部には第１埋込絶縁膜１０ａを形成して、第２ワード溝４５ｂの上部には第２埋込絶縁膜１０ｂを形成している。次に、ＣＶＤ法によって、シリコン基板１の上面を覆うように、シリコン酸化膜からなる第１マスク膜６１を形成した。次に、フォトリソグラフィ法とウェットエッチング法によって、周辺回路領域１０２における第１マスク膜６１を除去して、シリコン基板１を露出させた。次に、熱酸化法によって、露出させたシリコン基板１の上面に絶縁膜５３を形成した。なお絶縁膜５３は、プレーナＭＯＳトランジスタにおけるゲート絶縁膜の一部になる。

次に、図４（ａ）、（ｂ）に示すように、シリコン基板１上の全面を覆うように、ＡＬＤ（Atomic Layer Deposition）法による３ｎｍ厚にした酸化ハフニウム（ＨｆＯ_２）からなる高誘電率絶縁膜５４を成膜した。ここで、ＡＬＤ条件の一例を示すと、原料ガスとして温度を300℃にしたハフニウムテトラクロライド（ＨｆＣｌ_４）を供給した後、酸化ガスとして温度を300℃にした水蒸気（Ｈ_２Ｏ）を供給して、原料ガスの酸化を行った。なお高誘電率絶縁膜５４は、ハフニウムシリケート（ＨｆＳｉＯ）であってもよく、この場合は原料ガスとして、ハフニウムテトラクロライドと四塩化ケイ素（ＳｉＣｌ_４）を用いる。

次に、スパッタ法による窒化チタン（ＴｉＮ）からなる導電膜５５と、熱ＣＶＤ法による不純物を含有したポリシリコン（Ｓｉ）からなる導電膜５６を順次成膜し、さらにプラズマＣＶＤ法によるシリコン酸化膜からなる第２マスク膜５８を成膜して、夫々を積層させた。次に、フォトリソグラフィ法およびドライエッチング法によって、第２マスク膜５８をパターニングした後、第２マスク膜５８をドライエッチングのマスクとして、メモリセル領域１０１と周辺回路領域１０２において不要になった導電膜５６と導電膜５５と高誘電率絶縁膜５４を順次除去した。このとき、残留させた高誘電率絶縁膜５４と導電膜５５と導電膜５６の位置は、Ｎ型のプレーナＭＯＳトランジスタを配置する位置としている。

次に、Ｐ型プレーナＭＯＳトランジスタのゲート電極となる層を形成するが、Ｎ型プレーナＭＯＳトランジスタのゲート電極と同様の製法によって形成することができる。シリコン基板１上の全面を覆うように、高誘電率絶縁膜を成膜し、導電膜成膜し、さらにマスク膜を成膜して、夫々を積層させた。フォトリソグラフィ法およびドライエッチング法によって、メモリセル領域１０１と周辺回路領域１０２において不要になったマスク膜、導電膜と高誘電率絶縁膜を順次除去した。残留させた高誘電率絶縁膜と導電膜の位置は、Ｐ型のプレーナＭＯＳトランジスタを配置する位置としている。ＨＫＭＧ（ｈｉｇｈ−ｋ Ｍｅｔａｌ ｇａｔｅ）トランジスタでは、Ｐ型プレーナＭＯＳトランジスタでは閾値Ｖｔの調整のためＨｆＳｉＯ上にＡｌ_２Ｏ_３を形成することができ、構造が異なるため、Ｎ型のプレーナＭＯＳトランジスタとなる層とは別に周辺回路領域のＰ型のプレーナＭＯＳトランジスタを配置する位置に形成している

次に、フォトリソグラフィ法とウェットエッチング法によって、活性領域２ａにおけるワード溝４５と隣接するように、ビット線のコンタクト領域となる第１マスク膜６１のパターン（開口部６３）を形成した。このとき開口部６３の底部には、第２活性領域６Ｂの上面が露出している。また説明の都合から、周辺回路領域１０２における導電膜(５６、５５)並びに高誘電率絶縁膜５４と、メモリセル領域１０１における第１マスク膜６１との間に生じている隙間を開口部６３Ａと称する。開口部６３Ａの底面には、素子分離領域５が露出している。ここで、開口部６３Ａは前述した３重点１０４Ａ、Ｂ（図２参照）に形成されているので、開口部６３ＡのＸ方向の幅Ｘ３は、開口部６３のＸ方向の幅Ｘ４よりも２倍から６倍程度大きくなっている。

次に、メモリセル領域１０１におけるビット線１７と周辺回路領域１０２における配線１７Ａの形成方法について説明する。

図５（ｂ）に示すように、フォトリソグラフィ法とイオン注入法によって、第２活性領域６Ｂの上部に不純物活性領域１３を形成した。次に、メモリセル領域１０１における開口部６３を埋設するように、熱ＣＶＤ法による不純物を含有したポリシリコンからなる導電膜１４を成膜した。このとき、開口部６３は完全に埋め込まれているが、開口部６３Ａは埋め込まれずに、第１凹部６６が生じている。次に、有機塗布膜を導電膜１４の上面を覆うように、たとえば、反射防止膜(BARC：Bottom Anti Reflective Coating）からなるカバー膜６７を塗布した。このとき、ＢＡＲＣには流動性があるため適量を塗布することで、第１凹部６６を完全に埋め込むとともに、ＢＡＲＣからなるカバー膜６７の上面を平坦にすることができる。

次に、図６（ｂ）に示すように、ドライエッチング法によって、少なくとも第２マスク膜５８の上面が露出するまでカバー膜６７と導電膜１４を同時にエッチバックして、導電膜１４の厚さｔ１が規定値となるように残留させた。このドライエッチング条件は、塩素（Ｃｌ_２）と臭化水素（ＨＢｒ）と酸素（Ｏ_２）を原料ガスとし、流量を１０ｓｃｃｍ（Ｃｌ_２）と２０ｓｃｃｍ（ＨＢｒ）と５０ｓｃｃｍ（Ｏ_２）、ソースパワーを５００Ｗ、バイアスパワーを１１５Ｗ、ステージ温度を２０℃、圧力を１０ｍＴｏｒｒとした。この条件では、カバー膜６７と導電膜１４の選択比が１となって、エッチバック途中で夫々の膜厚がばらつくことなく除去されるので、残留している導電膜１４の上面は平坦となっている。導電膜１４の上部が除去されるので、第１凹部６６の上部も除去されるが、第１凹部６６の下部は残留して新たな第２凹部６６Ａとなっており、第２凹部６６Ａの内部にはカバー膜６７が残留している。

関連技術として図７（ｂ）に示すように、カバー膜６７を塗布せずに導電膜１４だけをエッチバックすると、3重点の生じないＨＫＭＧ型でないトランジスタでは導電膜１４の膜厚を一定にしておけばオーバエッチによる素子分離領域に凹部は生じないが、ＨＫＭＧ型では第１凹部６６の底面が素子分離領域５に到達して、ついには素子分離領域５を含めた新たな第３凹部６６Ｂが形成されることになる。第３凹部６６Ｂの底部には、後続工程で堆積させる導電膜１５（１５Ａ）が残留するので、導電膜１５（１５Ａ）で構成された配線１７Ａが夫々の隣接部分でショートすることになる。第３凹部６６Ｂを生じさせないようにしようと導電膜１４を厚く形成しようとすると、成膜膜厚のバラツキが大きくなり、エッチバックの均一性が悪くなる。一方、有機塗布膜であるカバー膜６７を塗布することで、導電膜１４とカバー膜６７との積層膜厚が一定になり、エッチバックの均一性がカバー膜６７がない場合よりも向上する。

次に、図８（ａ）、（ｂ）に示すように、残留していた第２マスク膜５８を除去してから、導電膜１４の上面を覆うように、ＣＶＤ法によるタングステンシリサイド（ＷＳｉ）からなる介在層５２と、スパッタ法によるタングステンからなる導電膜１５と、プラズマＣＶＤ法によるシリコン窒化膜（ＳｉＮ）からなるビットマスク膜１６を順次堆積した。次に、フォトリソグラフィ法とドライエッチング法によって、不要なビットマスク膜１６と導電膜１５と介在層５２と導電膜１４を除去して、Ｘ方向に延在するビット線１７と配線１７Ａを形成した。このとき、残留していたカバー膜６７は、不要な導電膜１５（１５Ａ）の下地になっているので、同時に除去される。

不純物拡散層１３の上面において、Ｘ方向の第１マスク膜６１で挟まれている導電膜１４の下部領域は、ビットコンタクトプラグ４７として機能している。周辺領域ではゲートトランジスタ電極上にタングステンシリサイドからなる介在層５２と、タングステンからなる導電膜１５とが堆積され、積層されたゲート電極が形成されて配線１７Ａを構成する。介在層には窒化チタン（ＴｉＮ）を用いてもよい。このように、ビット線１７並びに配線１７Ａを構成している導電膜１４と介在層５２と導電膜１５とビットマスク膜１６は、同一工程で成膜されたものである。しかし、図１（ａ）、（ｂ）、（ｃ）における配線１７Ａの構成は、説明の都合から、導電膜１４を導電幕１４Ａと記載しており、同様に、導電膜１５を導電膜１５Ａ、ビットマスク膜１６を配線マスク膜１６Ａとして記載している。

次に、公知の製法によって、メモリセル領域１０１における容量コンタクトプラグ２５とキャパシタ３０を形成してから、プレート電極３２並びに上部金属配線３５を形成すると、図１（ａ）、（ｂ）、（ｃ）に示したＤＲＡＭ１００が完成する。

このように本実施例による製法では、開口部６３を埋設するように導電膜１４を成膜してから、導電膜１４の上面にＢＡＲＣからなるカバー膜６７を塗布している。この後、導電膜１４とカバー膜６７をエッチバックすると、導電膜１４に生じていた第１凹部６６はカバー膜１４によって埋設されているので、第１凹部６６の底面は導電膜１４内に留まって第３凹部６６Ｂの形成が妨げられることになる。第３凹部６６Ｂが形成されると、隣接している配線１７Ａがショートする問題が生じるが、本実施例では回避することができる。

本発明の上記実施例では、３重点でのオーバーエッチバックを防ぐため、ＤＯＰＯＳ上に有機塗布膜（たとえばＢＡＲＣ）を塗布しておいてエッチバックする。その結果、ＤＯＰＯＳのくぼみにも有機塗布膜が形成されるため、ＳＴＩ上がオーバエッチにならない。

（第２実施例）
続いて、本発明の第２の実施例について説明する。本発明の第２の実施例は、上述した第１の実施例の変形例である。以下、本実施例において、第１の実施例においてすでに説明した部分と同様な機能を有する部分には同一符号を付し、説明は省略する。

図９は、本発明の第２の実施例による半導体装置（デバイス）のレイアウトの一例を示す平面図である。図９を参照すると、第１周辺回路領域１０２ａがメモリセル領域１０１と第２周辺回路領域１０２ｂを取り囲み、Ｙ方向でみて、メモリセル領域１０１、第１周辺回路領域１０２ａ、第２周辺回路領域１０２ｂの順に配置している。第１周辺回路領域１０２ａは、Ｎ型プレーナＭＯＳトランジスタの配置領域となっている。第１周辺回路領域１０２ａの領域に、たとえば、センスアンプやワードドライバーを構成する構成するＮ型ＭＯＳトランジスタが配置される。メモリセル領域１０１と第２周辺回路領域１０２ｂのそれぞれの周辺部を別個に取り囲むように、第１周辺回路領域１０２ａが配置されている。第２周辺回路領域１０２ｂは、Ｐ型プレーナＭＯＳトランジスタの配置領域となっている。第２周辺回路領域１０２ｂの領域に、たとえば、センスアンプやワードドライバーを構成する構成するＰ型ＭＯＳトランジスタが配置される。

メモリセル領域１０１と第１周辺回路領域１０２ａのそれぞれの周辺部が別個に第２周辺回路領域１０２ｂにより取り囲まれているため、メモリセル領域１０１と第１周辺回路領域１０２ａのそれぞれの周囲には、第１層間絶縁膜１２で埋め込まれる別々の隙間領域１０３が配置されている。また、第２周辺回路領域１０２ｂの周囲も、第１層間絶縁膜１２で埋め込まれる別の隙間領域１０３が配置されている。ここで各隙間領域１０３の幅は、夫々に同じサイズの幅となっている。

関連技術による半導体装置のように、周辺トランジスタがＨＫＭＧ(high-k Metal gate)でない場合、ＮＭＯＳ、ＰＭＯＳとで作り分ける必要がなく、1つの周辺領域にＮＭＯＳ、ＰＭＯＳを形成できる。したがって、メモリセル領域は周辺領域と一定間隔で囲むことができる。そのため、導電膜１４を一定の膜厚で形成しても、導電膜１４がエッチバックで残るようにすることができる。

一方、周辺トランジスタがＨＫＭＧの場合、ＮＭＯＳ、ＰＭＯＳとで作り分ける必要があり、メモリセル領域はＮＭＯＳ周辺領域とＰＭＯＳ周辺領域とに囲まれる構造となる。そのため、メモリセル領域、ＮＭＯＳ周辺領域、ＰＭＯＳ周辺領域との3つの境界部(以下３重点と称す)ではスペースが広くなり、第１の実施例で説明したように、導電膜１４をエッチバックすると、第３凹部６６Ｂが形成され第３凹部６６Ｂの底部で、後続工程で形成される配線１７Ａ夫々がショートする場合がある。

図９に示すように、第２の実施例では、Ｐウエル上に形成されたメモリセル領域の周りをＰウエル上に形成された周辺ＮＭＯＳ領域のみで囲むこととする。それまで、メモリセル領域の周りに接していたＰＭＯＳ領域のトランジスタとＰＭＯＳ領域に接していたＮＭＯＳ領域のトランジスタとのレイアウトを入れ替えることにより、新たなスペースを必要とせずに、３重点が生じさせなくすることができ、メモリセル領域と周辺ＮＭＯＳ領域との間隔は一定にすることができる。このため、導電膜１４がエッチバックでオーバエッチによる凹部を発生させることを防止できる。また、メモリセル領域の周りをＮウエル上に形成された周辺ＰＭＯＳ領域のみで囲んでもよい。

本発明の第２の実施例では、３重点でのオーバーエッチバックを防ぐため、メモリセル領域と隣接する周囲は周辺回路ＮＭＯＳ領域のみ、または周辺回路ＰＮＭＯＳ領域のみとするレイアウトにする。これにより３重点が発生しないため、エッチバックによるオーバーエッチングを防ぐことが可能となる。

以上、本発明者によってなされた発明を実施形態及び実施例に基づき説明したが、本発明は上記実施形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。

上述した各膜の材料、寸法、成膜方法、成膜条件、あるいはエッチング方法等は、単なる例示に過ぎず、他の材料や、他の方法、異なる寸法或いは条件を採用することができる。

1 シリコン基板
2 活性領域
2ａ 活性領域
2ｂ 活性領域
5 素子分離領域
6A 第１活性領域
6B 第２活性領域
6C 第３活性領域
7 ゲート絶縁膜
8 介在層
9 導電膜
10 埋込絶縁膜
10ａ 第１埋込絶縁膜
10ｂ 第２埋込絶縁膜
10A 下部埋込絶縁膜
10B 上部埋込絶縁膜
11 埋込ワード線
11ａ 第１埋込ワード線
11ｂ 第２埋込ワード線
12 第１層間絶縁膜
13 不純物拡散層
13A 不純物拡散層
14 導電膜
14Ａ 導電膜
15 導電膜
15Ａ 導電膜
16 ビットマスク膜
16Ａ 配線マスク膜
17 ビット線
17Ａ 配線（ゲート電極配線）
18 サイドウォール絶縁膜
19 第２層間絶縁膜
20 サイドウォール絶縁膜
21 不純物拡散層
21Ａ 不純物拡散層
22 導電膜
23 介在層
24 導電膜
25 容量コンタクトプラグ
27 下部電極
28 容量絶縁膜
29 上部電極
30 キャパシタ
31 埋込膜
32 プレート電極
33 サポート膜
34 第１コンタクトプラグ
35 上部金属配線
36 保護膜
37 ストッパー膜
40 素子分離溝
41 第２コンタクトプラグ
41A 第２コンタクトプラグ
42 コンタクトパッド
42A コンタクトパッド
43 第３コンタクトプラグ
44 ゲート絶縁膜
45 ワード溝
45ａ 第１ワード溝
45ｂ 第２ワード溝
47 ビットコンタクトプラグ
52 介在層
52Ａ 介在層
53 絶縁膜
54 高誘電率絶縁膜
55 導電膜
56 導電膜
57 ゲート電極
58 第２マスク膜
61 第１マスク膜
63 開口部
63Ａ 開口部
65 キャップ膜（高誘電率キャップ膜）
66 第１凹部
66Ａ 第２凹部
66Ｂ 第３凹部
67 カバー膜
100 DRAM
101 メモリセル領域
102 周辺回路領域
102ａ 第１周辺回路領域（ＮＭＯＳ）
102ｂ 第２周辺回路領域（ＰＭＯＳ）
103 隙間領域
104Ａ ３重点
104Ｂ ３重点
Tr1 トランジスタ
Tr2 トランジスタ
Tr3 トランジスタ
Tr4 トランジスタ

Claims (33)

1. 半導体基板に設けられた第１のウエルと、第１の導電型の第２のウエルと、第２の導電型の第３のウエルとを備える半導体装置であって、
   前記第１のウエルに設けられたメモリセル領域と、
   前記第２のウエルに設けられた第１の周辺回路領域と、
   前記第３のウエルに設けられた第２の周辺回路領域と、を備え、
   前記メモリセル領域の隣接する周囲は前記第１の周辺回路領域のみで囲まれていることを特徴とする半導体装置。
2. 前記第１の周辺回路領域と前記第２の周辺回路領域それぞれに設けられたトランジスタは高誘電率膜を含むゲート絶縁膜を備えることを特徴とする請求項１に記載の半導体装置。
3. 前記高誘電率膜を含むゲート絶縁膜を有するトランジスタは、さらにメタルゲート膜を備えることを特徴とする請求項２に記載の半導体装置。
4. 前記メモリセル領域に導電膜で埋め込まれたコンタクトプラグをさらに備えることを特徴とする請求項１から３の何れか一項に記載の半導体装置。
5. 前記第１の導電型はＮ型であることを特徴とする請求項１から４の何れか一項に記載の半導体装置。
6. 前記第１の導電型はＰ型であることを特徴とする請求項１から４の何れか一項に記載の半導体装置。
7. 前記第１のウエルは前記第１の導電型を有することを特徴とする請求項１から６の何れか一項に記載の半導体装置。
8. 半導体基板に設けられた第１の周辺回路領域と、
   前記第１の周辺回路領域に周囲を全てが隣接されるメモリセル領域と、
   前記第１の周辺回路領域に隣接される第２の周辺回路領域と、を備え、
   前記第１の周辺回路領域に設けられたトランジスタの導電型は全て第１の導電型であり、前記第２の周辺回路領域に設けられたトランジスタの導電型は全て第２の導電型であることを特徴とする半導体装置。
9. 前記第１の周辺回路領域と前記第２の周辺回路領域とにそれぞれ設けられたトランジスタは高誘電率膜を含むゲート絶縁膜を備えることを特徴とする請求項８に記載の半導体装置。
10. 前記高誘電率膜を含むゲート絶縁膜を有するトランジスタは、さらにメタルゲート膜を備えることを特徴とする請求項９に記載の半導体装置。
11. 前記メモリセル領域に導電膜で埋め込まれたコンタクトプラグをさらに備えることを特徴とする請求項８から１０の何れか一項に記載の半導体装置。
12. 前記第１の導電型はＮ型であることを特徴とする請求項８から１１の何れか一項に記載の半導体装置。
13. 前記第１の導電型はＰ型であることを特徴とする請求項８から１１の何れか一項に記載の半導体装置。
14. 前記メモリセル領域に設けられたトランジスタの導電型は全て第１の導電型であることを特徴とする請求項８から１３の何れか一項に記載の半導体装置。
15. 半導体基板にメモリセル領域と第１の周辺回路領域と第２の周辺回路領域とを区画し、前記メモリセル領域にメモリセルを形成する工程と、
    前記メモリセル上に第１の層間膜を形成する工程と、
    前記第１の周辺回路領域に第１のゲート絶縁膜と前記第１のゲート絶縁膜上に第１のゲート電極膜とを形成する工程と、
    前記第２の周辺回路領域に第２のゲート絶縁膜と前記第２のゲート絶縁膜上に第２のゲート電極膜とを形成する工程と、
    前記第１の層間膜にコンタクト孔を形成する工程と、
    前記コンタクト孔を埋めるよう前記メモリセル領域と、前記メモリセル領域との境界部を含めて前記第１の周辺回路領域上と前記第２の周辺回路領域上とに第１の導電膜を形成する工程と、
    前記第１の導電膜上に有機塗布膜を形成する工程と、
    前記コンタクト孔に埋め込まれた前記導電膜を残しコンタクトプラグを形成し、前記第１のゲート電極膜と前記第２のゲート電極膜を露出させ、前記メモリセル領域と前記第１の周辺回路領域との境界部と前記第１の周辺回路領域と前記第２の周辺回路領域との境界部とに前記導電膜を残すよう前記有機塗布膜と前記第１の導電膜とをエッチバックする工程と、を備える半導体装置の製造方法。
16. 前記第１のゲート絶縁膜と前記第２のゲート絶縁膜とはそれぞれ第１の高誘電率膜と第２の高誘電率膜とを含むことを特徴とする請求項１５に記載の半導体装置の製造方法。
17. 前記第１のゲート電極膜と前記第２のゲート電極膜とはそれぞれメタルゲート膜と最上部にマスク絶縁膜とを備えることを特徴とする請求項１５又は１６に記載の半導体装置の製造方法。
18. 前記第２の高誘電率膜は前記第１の高誘電率膜と前記第１の高誘電率膜とは異なる第３の高誘電率膜とを備えることを特徴とする請求項１５又は１６に記載の半導体装置の製造方法。
19. 前記第１の導電膜は多結晶シリコンを含むことを特徴とする請求項１５から１８の何れか一項に記載の半導体装置の製造方法。
20. 前記有機塗布膜はＢＡＲＣ膜であることを特徴とする請求項１５から１９の何れか一項に記載の半導体装置の製造方法。
21. 前記有機塗布膜と前記第１の導電膜とをエッチバックの後に、
    前記マスク絶縁膜を除去する工程と、
    前記コンタクトプラグ上と前記第１のゲート電極膜と前記第２のゲート電極膜とに第２の導電膜を形成する工程と、
    前記第２の導電膜をパターニングして前記メモリセル領域にビット線を形成し、前記第１の周辺回路領域に第１のトランジスタと前記第２の周辺回路領域に第２のトランジスタとを形成することを特徴とする請求項１７に記載の半導体装置の製造方法。
22. 前記メモリセル領域と前記第１の周辺回路領域とにＰ型ウエルが形成され、前記第２の周辺回路領域にはＮ型ウエルが形成されていることを特徴とする請求項１５から２１の何れか一項に記載の半導体装置の製造方法。
23. 前記メモリセル領域の隣接する周囲は前記第１の周辺回路領域のみで囲まれていることを特徴とする請求項２２に記載の半導体装置の製造方法。
24. 半導体基板にメモリセル領域と第１の周辺回路領域と第２の周辺回路領域とを素子分離領域で区画する工程と、
    前記メモリセル領域に埋め込み溝と拡散層を有するメモリセルを形成する工程と、
    前記メモリセル上に第１の層間膜を形成する工程と、
    前記メモリセル領域上と前記第１の周辺回路領域上と前記第２の周辺回路領域上とに第１のゲート絶縁膜と前記第１のゲート絶縁膜上に第１のゲート電極膜と前記第１のゲート電極膜上に第１のマスク絶縁膜とを形成する工程と、
    前記メモリセル領域上と前記第２の周辺回路領域上では除去し、前記第１の周辺回路領域上に前記第１のゲート絶縁膜と前記第１のゲート電極膜と前記第１のマスク絶縁膜とを形成する工程と、
    前記メモリセル領域上と前記第１の周辺回路領域上と前記第２の周辺回路領域上とに第２のゲート絶縁膜と前記第２のゲート絶縁膜上に第２のゲート電極膜と前記第２のゲート電極膜上に第２のマスク絶縁膜とを形成する工程と、
    前記メモリセル領域上と前記第１の周辺回路領域上では除去し、前記第２の周辺回路領域上に前記第２のゲート絶縁膜と前記第２のゲート電極膜と前記第２のマスク絶縁膜とを形成する工程と、
    前記第１の層間膜に前記拡散層に達するコンタクト孔を形成する工程と、
    前記コンタクト孔を埋めるよう前記メモリセル領域と前記素子分離領域上と前記第１の周辺回路領域上と前記第２の周辺回路領域上とに第１の導電膜を形成する工程と、
    前記第１の導電膜上に有機塗布膜を形成する工程と、
    前記コンタクト孔に埋め込まれた前記導電膜を残しコンタクトプラグを形成し、前記第１のゲート電極膜と前記第２のゲート電極膜を露出させ、前記素子分離領域上に前記導電膜を残すよう前記有機塗布膜と前記第１の導電膜とをエッチバックする工程と、を備える半導体装置の製造方法。
25. 前記第１のゲート絶縁膜と前記第２のゲート絶縁膜とはそれぞれ第１の高誘電率膜と第２の高誘電率膜とを含むことを特徴とする請求項２４に記載の半導体装置の製造方法。
26. 前記第２の高誘電率膜は前記第１の高誘電率膜と前記第１の高誘電率膜とは異なる第３の高誘電率膜とを備えることを特徴とする請求項２４又は２５に記載の半導体装置の製造方法。
27. 前記第１の高誘電率膜は酸化ハフニウムを含み、前記第３の高誘電率膜は酸化アルミニウムを含むことを特徴とする請求項２６に記載の半導体装置の製造方法。
28. 前記第１の導電膜は多結晶シリコンを含むことを特徴とする請求項２４から２７の何れか一項に記載の半導体装置の製造方法。
29. 前記有機塗布膜はＢＡＲＣ膜であることを特徴とする請求項２４から２８の何れか一項に記載の半導体装置の製造方法。
30. 前記第１のマスク絶縁膜と前記第２のマスク絶縁膜とはそれぞれ酸化シリコンを含むことを特徴とする請求項２４から２９の何れか一項に記載の半導体装置の製造方法。
31. 前記有機塗布膜と前記第１の導電膜とをエッチバックの後に、
    前記第１のマスク絶縁膜と前記第２のマスク絶縁膜とを除去する工程と、
    前記コンタクトプラグ上と前記第１のゲート電極膜と前記第２のゲート電極膜と前記素子分離領域の前記導電膜上に第２の導電膜を形成する工程と、
    前記第２の導電膜をパターニングして前記メモリセル領域にビット線を形成し、前記第１の周辺回路領域に第１のトランジスタと前記第２の周辺回路領域に第２のトランジスタと前記素子分離領域に第１配線を形成することを特徴とする請求項２４から３０の何れか一項に記載の半導体装置の製造方法。
32. 前記メモリセル領域と前記第１の周辺回路領域とにＰ型ウエルが形成され、前記第２の周辺回路領域にはＮ型ウエルが形成されていることを特徴とする請求項２４から３１の何れか一項に記載の半導体装置の製造方法。
33. 前記メモリセル領域の隣接する周囲は前記第１の周辺回路領域のみで囲まれていることを特徴とする請求項３２に記載の半導体装置の製造方法。

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