JP4515951B2 - 半導体装置及びその製造方法 - Google Patents

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Description

本発明は、本発明は、ＳＴＩ（Shallow Trench Isolation）法による素子分離構造を有する半導体装置及びその製造方法に関する。
従来より、素子分離構造として、素子分離領域に形成された溝を絶縁物で埋め込んで活性領域の絶縁性を確保するＳＴＩ法による素子分離構造（以下、単にＳＴＩ素子分離構造と記す）が用いられている。このＳＴＩ素子分離構造は、所謂ＬＯＣＯＳ法によるフィールド酸化膜等のように基板表面から突出させることなく、確実に素子分離を行うことができるため、近時の半導体素子に対する更なる微細化の要請に寄与するものとして期待されている。
特開２００３−２０３９８９号公報
ＳＴＩ素子分離構造に代表される素子分離構造では、素子分離用の絶縁物が隣接する素子領域に圧縮応力を印加する。即ち、ＳＴＩ素子分離構造の絶縁物には通常、寄生容量増加を回避するために、比誘電率３．９のシリコン酸化物が使用されるが、シリコン酸化物は元々のシリコンに対して体積が膨張して生成されるので、隣接する活性領域に圧縮応力を及ぼす。この圧縮応力の影響により、素子特性の大きさによる変動が顕著となる。この圧縮応力が大きく、半導体基板の母結晶の弾性限界を超えると、転位或いは積層欠陥等が発生し、例えばＰＮ接合リーク等が引き起こされる。このような圧縮応力の影響は、素子サイズが微細化されるほど顕著となるため、この圧縮応力を最小限にすることが半導体素子の歩留まりを向上させ、半導体素子の更なる微細化に寄与することに直結する。
更には、近時の研究により、第１導電型素子、例えば第１導電型（Ｎ型）のＭＯＳトランジスタ（Ｎ型ＭＯＳトランジスタ）と、第２導電型素子、例えば第２導電型（Ｐ型）のＭＯＳトランジスタ（Ｐ型ＭＯＳトランジスタ）とで、ＳＴＩ素子分離構造による活性領域への圧縮応力の影響が異なることが判明している。即ち、Ｎ型ＭＯＳトランジスタの場合では、その活性領域に対するチャネル長に平行な方向（チャネル長方向）の圧縮応力と、チャネル幅に平行な方向（チャネル幅方向）の圧縮応力とが共に動作電流が減少させる要因となる。これに対して、Ｐ型ＭＯＳトランジスタの場合では、その活性領域に対するチャネル幅方向の圧縮応力のみが動作電流を減少させる要因となり、チャネル長方向の圧縮応力はむしろ動作電流の向上に寄与する。
素子分離領域に形成された溝内に絶縁物を充填してＳＴＩ素子分離構造を形成する場合、ＳＴＩ素子分離構造から活性領域に及ぼされる圧縮応力の方向は必然的に等方的となる。従って、同一の半導体基板上にＮ型及びＰ型ＭＯＳトランジスタを搭載してなるＣＭＯＳトランジスタにＳＴＩ素子分離構造を用いる場合では、Ｎ型及びＰ型ＭＯＳトランジスタの動作電流の向上を共に図ることは困難である。
この点、動作電流の減少を回避する方法として、例えば特許文献１に開示されているように、隣接する活性領域間の距離（即ちＳＴＩ素子分離構造の幅）を、チャネル長方向とチャネル幅方向とで変える技術が案出されている。しかしながらこの場合でも、ＳＴＩ素子分離構造から活性領域に及ぼされる圧縮応力の方向は等方的であるため、圧縮応力の制御は不十分であり、上記のようにＣＭＯＳトランジスタには対処が困難である。
また、チャネル領域の方向を(100)の等価方向とする試みがある。この手法によれば、チャネル領域の方向が通常と４５°回転した位置となり、活性領域にその方向の応力が印加された場合の歪み量(応力テンソル量)は著しく小さくなるので、酸化物の応力による歪みは小さく抑制され、上記の応力テンソル量が小さくなる。しかしながらその一方で、動作電流を向上させるべく活性領域に積極的に所望方向・大きさの歪みを与えることが困難となり、活性領域への歪み導入による大幅な特性向上は望めない。
また、ＳＴＩ素子分離構造内において、圧縮応力を緩和する絶縁膜（ライナー窒化膜）をシリコンとシリコン酸化物との間に挟み込む技術が案出させている。しかしながら、ライナー窒化膜を設けたとしても、ＳＴＩ素子分離構造のシリコン酸化物によるＳＴＩ側壁への押圧は依然として残留し、これを低減することは困難である。またこの場合、ライナー窒化膜の膜厚とシリコン酸化物の膜厚とを等価にする方法もあるが、ＳＴＩ素子分離構造による寄生容量の増大化の影響が大きい。
本発明は、上記の課題に鑑みてなされたものであり、トランジスタ構造を何等変えることなく、また素子分離構造の形成後に何等余分な製造工程を付加することなく、第１導電型素子及び第２導電型素子について共に動作電流の向上を図り、素子サイズの更なる微細化に寄与する半導体装置及びその製造方法を提供することを目的とする。
本発明の半導体装置は、半導体基板上の素子分離領域に形成された溝内に絶縁物が充填されてなる素子分離構造と、前記素子分離構造により画定された第１の活性領域に形成された第１導電型素子と、前記素子分離構造により画定された第２の活性領域に形成された第２導電型素子とを含み、前記素子分離構造は、前記素子分離領域のうち、前記第２の活性領域の対向する一対の端面に隣接する領域である第１の素子分離領域には前記第２の活性領域に圧縮応力を与える第１の絶縁物が充填され、前記素子分離領域のうち、前記第１の素子分離領域以外の領域である第２の素子分離領域には前記第１及び第２の活性領域に引っ張り応力を与える第２の絶縁物のみが充填されており、前記第１の絶縁物は、前記第２の絶縁物と異なる絶縁物であって、前記第１の素子分離領域の下層部分を埋め込む下層絶縁物と、前記第１の素子分離領域の上層部分を埋め込む上層絶縁物とからなり、前記下層絶縁物と前記上層絶縁物とは、相異なる前記圧縮応力を与える絶縁物である。
本発明の半導体装置の製造方法は、半導体基板上の素子分離領域に形成された素子分離構造により第１の活性領域及び第２の活性領域が画定されており、前記第１の活性領域に形成された第１導電型素子と、前記第２の活性領域に形成された第２導電型素子とを備えた半導体装置の製造方法であって、前記素子分離領域は、前記第２の活性領域の対向する一対の端面に隣接する領域である第１の素子分離領域と、前記第１の素子分離領域以外の領域である第２の素子分離領域とからなり、半導体基板の前記第２の素子分離領域に第１の溝を形成し、前記第１の溝内を前記第１及び第２の活性領域に引っ張り応力を与える第１の絶縁物で充填する工程と、半導体基板の前記第１の素子分離領域に第２の溝を形成し、前記第２の溝内を前記第２の活性領域に圧縮応力を与える第２の絶縁物で充填する工程とを含み、前記第１の絶縁物は、前記第２の絶縁物と異なる絶縁物であって、前記第１の素子分離領域の下層部分を埋め込む下層絶縁物と、前記第１の素子分離領域の上層部分を埋め込む上層絶縁物とからなり、前記下層絶縁物と前記上層絶縁物とは、相異なる前記圧縮応力を与える絶縁物である。
本発明の半導体装置の製造方法は、半導体基板上の素子分離領域に形成された素子分離構造により第１の活性領域及び第２の活性領域が画定されており、前記第１の活性領域に形成された第１導電型素子と、前記第２の活性領域に形成された第２導電型素子とを備えた半導体装置の製造方法であって、前記素子分離領域は、前記第２の活性領域の対向する一対の端面に隣接する領域である第１の素子分離領域と、前記第１の素子分離領域以外の領域である第２の素子分離領域とからなり、半導体基板の前記素子分離領域に第１の溝を形成し、前記第１の溝内を前記第１及び第２の活性領域に引っ張り応力を与える第１の絶縁物で充填する工程と、前記第１の溝内に充填された前記引っ張り応力を与える絶縁物のうち、前記第１の素子分離領域に相当する部位に第２の溝を形成し、前記第２の溝内を前記第２の活性領域に圧縮応力を与える第２の絶縁物で充填する工程とを含み、前記第１の絶縁物は、前記第２の絶縁物と異なる絶縁物であって、前記第１の素子分離領域の下層部分を埋め込む下層絶縁物と、前記第１の素子分離領域の上層部分を埋め込む上層絶縁物とからなり、前記下層絶縁物と前記上層絶縁物とは、相異なる前記圧縮応力を与える絶縁物である。
本発明によれば、トランジスタ構造を何等変えることなく、また素子分離構造の形成後に何等余分な製造工程を付加することなく、第１導電型素子及び第２導電型素子について共に動作電流の向上を図り、素子サイズの更なる微細化に寄与する半導体装置が実現する。
−本発明の基本骨子−
ＣＭＯＳトランジスタでは、図１に示すように、Ｎ型ＭＯＳトランジスタの場合、チャネル長方向（矢印Ｌ方向）及びチャネル幅方向（矢印Ｗ方向）についてどちらも活性領域１０１に対する圧縮応力を緩和すること、或いは両者の方向について積極的に引っ張り応力を与えることにより、動作電流の低減を防止、或いは増加を図ることができる。これに対して、Ｐ型ＭＯＳトランジスタの場合、チャネル長方向（矢印Ｌ方向）については活性領域１０２に積極的に圧縮応力を与えること、チャネル幅方向（矢印Ｗ方向）については活性領域１０２に対する圧縮応力を緩和すること、或いは両者の方向について積極的に引っ張り応力を与えることにより、動作電流の低減を防止、或いは増加を図ることができる。
本発明者は、上記のようにＮ型ＭＯＳトランジスタとＰ型ＭＯＳトランジスタとで動作電流向上に寄与する応力が異なる点に着目し、各々の活性領域に応力が顕著に印加される部位を検討し、当該部位に応じて異なる２種類の絶縁物を充填することに想到した。
即ち、ＳＴＩ素子分離領域のうち、Ｐ型ＭＯＳトランジスタの活性領域の対向する一対の端面、ここではチャネル幅方向と平行な一対の端面に隣接する領域を含む第１の素子分離領域には、当該活性領域に圧縮応力を与える絶縁物を充填する。これに対して、素子分離領域のうち、第１の素子分離領域以外の領域である第２の素子分離領域にはＮ型及びＰ型ＭＯＳトランジスタの各活性領域に引っ張り応力を与える絶縁物を充填する。
具体的に、Ｎ型ＭＯＳトランジスタとＰ型ＭＯＳトランジスタとを交互に並設するレイアウトの場合には、Ｎ型ＭＯＳトランジスタとＰ型ＭＯＳトランジスタとの間の領域が第１の素子分離領域とされ、圧縮応力を与える絶縁物で充填される。
また、複数のＮ型ＭＯＳトランジスタが並設されてなるＮ型ＭＯＳトランジスタ群が形成され、各Ｐ型ＭＯＳトランジスタ、及び各Ｐ型ＭＯＳトランジスタとＮ型ＭＯＳトランジスタ群とが前記半導体基板上でそれぞれ独立した部位に設けられレイアウトの場合には、各Ｐ型ＭＯＳトランジスタを挟持するように第１の素子分離領域が形成される。
この場合、圧縮応力を与える絶縁物を第１の素子分離領域に充填する際の平坦化処理を確実に行うため、Ｐ型ＭＯＳトランジスタ群の両端に、それぞれダミー活性領域を形成することが好適である。
また、上記のＮ型ＭＯＳトランジスタ群と、複数のＰ型ＭＯＳトランジスタが並設されてなるＰ型ＭＯＳトランジスタ群が形成され、Ｐ型ＭＯＳトランジスタ群とＮ型ＭＯＳトランジスタ群とが前記半導体基板上でそれぞれ独立した部位に設けられレイアウトの場合にも、同様に各Ｐ型ＭＯＳトランジスタを挟持するように第１の素子分離領域が形成される。
この場合、圧縮応力を与える絶縁物を第１の素子分離領域に充填する際の平坦化処理を確実に行うため、各Ｐ型ＭＯＳトランジスタの両端に、それぞれダミー活性領域を形成することが好適である。
このような構成により、各トランジスタ構造を変更することなく、Ｐ型ＭＯＳトランジスタの活性領域のチャネル長方向のみに圧縮応力を与える一方で、他の箇所、即ちＰ型ＭＯＳトランジスタの活性領域のチャネル幅方向及びＮ型ＭＯＳトランジスタの活性領域のチャネル長及び幅の両方向には引っ張り応力を与えることができる。このように本発明によれば、Ｎ型又はＰ型ＭＯＳトランジスタのみを有する構成では勿論のこと、ＣＭＯＳトランジスタのように、Ｎ型及びＰ型ＭＯＳトランジスタが同一基板上に形成される構成においても、ＳＴＩ素子分離構造の形成後に何等余分な製造工程を付加することなく、Ｎ型及びＰ型ＭＯＳトランジスタのそれぞれに対して最適な歪み応力を付与することができる。
−本発明を適用した具体的な実施形態−
以下、上記した基本骨子を踏まえ、本発明をＣＭＯＳトランジスタに適用した具体的な実施形態について、図面を参照しながら詳細に説明する。
（第１の実施形態）
本実施形態では、Ｎ型ＭＯＳトランジスタとＰ型ＭＯＳトランジスタとを交互に並設するレイアウトの場合を開示し、説明の便宜上、ＣＭＯＳトランジスタの構成をその製造方法と共に説明する。
図２−１及び図２−２は、本実施形態によるＣＭＯＳトランジスタの製造方法を工程順に示す概略断面図である。図３及び図４は、本実施形態によるＣＭＯＳトランジスタの製造方法のうち、特に主要工程を示す概略平面図である。図５は完成したＣＭＯＳトランジスタを示す概略平面図である。図６は、図４における破線Ｉ−Ｉ及び破線ＩＩ−ＩＩに沿った断面を並べて示す概略断面図である。ここで、図２−１及び図２−２では、図２−１（ａ）が図４における破線ＩＩ−ＩＩに対応し、図２−１（ｂ），（ｃ），図２−２（ａ）〜（ｃ）が図４における破線Ｉ−Ｉに対応している。
図３〜図５において、Ｎ型ＭＯＳトランジスタの形成領域をＮＭＯＳ、Ｐ型ＭＯＳトランジスタの形成領域をＰＭＯＳとそれぞれ記す。本実施形態では、ＮＭＯＳ間にＰＭＯＳが挟まれた構造を例示する。また、本実施形態では、Ｎ型ＭＯＳトランジスタの活性領域２及びＰ型ＭＯＳトランジスタの活性領域３がＳＴＩ素子分離構造４で画定される。このＳＴＩ素子分離構造４は、活性領域２と活性領域３との間の第１の素子分離領域に形成される第１の素子分離構造１１と、その他の第２の素子分離領域に形成される第２の素子分離構造１２とから構成されている。
初めに、図２−１（ａ）及び図３に示すように、シリコン基板１上に、Ｎ型ＭＯＳトランジスタ及びＰ型ＭＯＳトランジスタの活性領域を画定するＳＴＩ素子分離構造４のうち、第２の素子分離構造１２を形成する。
詳細には、先ず、半導体基板、ここではシリコン基板１上の全面に熱酸化法によりシリコン酸化膜２１を膜厚１０ｎｍ程度に形成し、その上にＣＶＤ法によりソースガスとしてＳｉＨ2Ｃｌ2及びＮＨ3を用い、７５０℃でシリコン窒化膜２２を膜厚１１０ｎｍ程度に形成する。
次に、ＳＴＩ（Shallow Trench Isolation）法により、シリコン基板１上の素子分離領域のうち、第２の素子分離領域にリソグラフィー及びドライエッチングを施し、レジストパターン２５をマスクとして、当該第２の素子分離領域のシリコン窒化膜２２、シリコン酸化膜２１及びシリコン基板１の表層を除去し、溝１２ａを形成する。
次に、溝１２ａの内壁面を熱酸化してシリコン酸化膜２３を形成した後、ＣＶＤ法により薄い窒化膜であるライナー窒化膜１３を形成する。そして、活性領域２，３に引っ張り応力を与える絶縁物として、密度が疎な絶縁物、例えばガラス転移温度以下で堆積されるシリコン酸化物、ここでは多孔質系シリコン酸化物（ＮＣＳ）１４を用いて、溝１２ａを埋め込むように堆積する事例を説明する。他のそれ自身が収縮する材料を用いても同様の効果となる。なお、ガラス転移温度以下で堆積されるシリコン酸化物として、ＮＣＳ１４の代わりに、ＴＥＯＳを用いてシリコン酸化物を堆積するようにしても良い。その後、シリコン基板１上のシリコン窒化膜２２をストッパーとして、ＮＣＳ１４の表層を化学機械研磨（Chemical-Mechanical Polishing：ＣＭＰ）して平坦化し、溝１２ａ内のみにＮＣＳ１４を残す。このとき、溝１２ａをＮＣＳ１４で充填する第２の素子分離構造１２が形成される。
続いて、図２−１（ｂ）、図４及び図６に示すように、シリコン基板１上の素子分離領域のうち、第１の素子分離領域に第１の素子分離構造１１を形成する。
詳細には、先ず、ＳＴＩ法により、第１の素子分離領域にリソグラフィー及びエッチングを施し、シリコン窒化膜２２、シリコン酸化膜２１及びシリコン基板１の表層をそれぞれ除去して、帯状の溝１１ａを形成する。ここで、帯状にパターニングされたシリコン基板１の表層と直交するように、図中破線で示すパターン１０を焼き付けることにより、第１の素子分離領域のパターニングを行う。
次に、溝１１ａの内壁面を熱酸化してシリコン酸化膜２４を形成した後、活性領域３のチャネル長方向に圧縮応力を与える密度が密な絶縁物として、高密度プラズマ（High Density Plasma：ＨＤＰ）ＣＶＤ法によるＨＤＰ酸化物１５を、溝１１ａを埋め込まない程度に溝１１ａ内の途中まで堆積する。
次に、溝１１ａ内を埋め込むように、アモルファスシリコン又は多結晶シリコン、ここでは多結晶シリコン（不図示）をＣＶＤ法により例えば６５０℃で膜厚５０ｎｍ程度に堆積する。その後、シリコン基板１上のシリコン窒化膜２２をストッパーとして、多結晶シリコンの表層をＣＭＰにより平坦化し、溝１１ａ内のみに多結晶シリコンを残す。その後、１０００℃のウェット酸化により多結晶シリコンを完全に酸化し、シリコン酸化物１６を形成する。多結晶シリコンはウェット酸化により膨張し、シリコン酸化物１６は、その膜厚が例えば５０ｎｍ／０．４６＝１０８ｎｍ程度とされ、活性領域３のチャネル長方向に圧縮応力を与える密度が密な絶縁物となる。このとき、溝１１ａをＨＤＰ酸化物１５及びシリコン酸化物１６で充填する第１の素子分離構造１１が形成される。以上により、第１の素子分離領域に形成された第１の素子分離構造１１と、当該第１の素子分離構造１１以外の第２の素子分離領域に形成された第２の素子分離構造１２とからなるＳＴＩ素子分離構造４が完成する。
次に、残存するシリコン窒化膜２２及びシリコン酸化膜２１をウェットエッチングにより除去する。このとき、各ＮＭＯＳには、４辺のうち１辺のみに第１の素子分離構造１１が設けられ、他の３辺が第２の素子分離構造１２で囲まれて活性領域２が画定される。一方、各ＰＭＯＳには、４辺のうちチャネル長方向に平行な２辺に第１の素子分離構造１１が設けられ、チャネル幅方向に平行な２辺に第２の素子分離構造１２が設けられて、第１及び第２の素子分離構造１１，１２で囲まれて活性領域３が画定される。
続いて、図２−１（ｃ）に示すように、各活性領域２，３上にそれぞれゲート絶縁膜５を介してゲート電極６をパターン形成する。
詳細には、先ず、活性領域２，３上に熱酸化法により膜厚１．２ｎｍ程度のゲート絶縁膜５を形成する。その後、ＣＶＤ法によりゲート絶縁膜５上に多結晶シリコン膜を膜厚１００ｎｍ程度に堆積し、この多結晶シリコン膜及びゲート絶縁膜５をリソグラフィー及びドライエッチングにより電極形状にパターニングし、活性領域２，３上にそれぞれゲート絶縁膜５を介してゲート電極６をパターン形成する。
ここで、ゲート電極６は第１の素子分離構造１１と平行に延在する。従って、ゲート長方向とチャネル長方向、ゲート幅方向とチャネル幅方向はそれぞれ一致する。
続いて、図２−２（ａ）に示すように、活性領域２にはエクステンション領域７を、活性領域３にはエクステンション領域８をそれぞれ形成する。
詳細には、先ず、活性領域３を覆うレジストマスク（不図示）を形成し、活性領域２のみにＮ型不純物、ここでは砒素（Ａｓ）を例えば加速エネルギーが５ｋｅＶ、ドーズ量が１×１０15／ｃｍ2の条件でイオン注入する。このとき活性領域３では、ゲート電極６がマスクとなり、ゲート電極６の両側にＮ型のエクステンション領域７が形成される。
次に、上記のレジストマスクを灰化処理等により除去した後、活性領域２を覆うレジストマスク（不図示）を形成し、活性領域３のみにＰ型不純物、ここではホウ素（Ｂ）を例えば加速エネルギーが０．５ｋｅＶ、ドーズ量が１×１０15／ｃｍ2の条件でイオン注入する。このとき活性領域２では、ゲート電極６がマスクとなり、ゲート電極６の両側にＰ型のエクステンション領域８が形成される。その後、上記のレジストマスクを灰化処理等により除去する。
続いて、図２−２（ｂ）に示すように、活性領域２，３における各ゲート電極６の両側面に、サイドウォールスペーサ９をそれぞれ形成する。
詳細には、活性領域２，３を含む全面に絶縁膜、ここではシリコン酸化膜（不図示）を堆積する。そして、このシリコン酸化膜の全面を異方性エッチング（エッチバック）し、活性領域２，３における各ゲート電極６の両側面のみにシリコン酸化膜を残し、サイドウォールスペーサ９を形成それぞれする。
続いて、図２−２（ｃ）及び図５に示すように、活性領域２にはソース／ドレイン領域３１を、活性領域３にはソース／ドレイン領域３２をそれぞれ形成する。
詳細には、先ず、活性領域３を覆うレジストマスク（不図示）を形成し、活性領域２のみにＮ型不純物、ここではリン（Ｐ）を例えば加速エネルギーが２０ｋｅＶ、ドーズ量が５×１０15／ｃｍ2の条件でイオン注入する。このとき活性領域２では、ゲート電極６及びサイドウォールスペーサ９がマスクとなり、サイドウォールスペーサ９の両側にエクステンション領域７と一部重畳させるように、エクステンション領域７よりも深いＮ型のソース／ドレイン領域３１が形成される。
次に、上記のレジストマスクを灰化処理等により除去した後、活性領域２を覆うレジストマスク（不図示）を形成し、活性領域３のみにＰ型不純物、ここではホウ素（Ｂ）を例えば加速エネルギーが５ｋｅＶ、ドーズ量が４×１０15／ｃｍ2の条件でイオン注入する。このとき活性領域３では、ゲート電極６及びサイドウォールスペーサ９がマスクとなり、サイドウォールスペーサ９の両側にエクステンション領域８と一部重畳させるように、エクステンション領域８よりも深いＰ型のソース／ドレイン領域３２が形成される。その後、上記のレジストマスクを灰化処理等により除去する。
しかる後、層間絶縁膜や各種接続孔、配線の形成等を経て、各活性領域２にはＮ型ＭＯＳトランジスタ、各活性領域３にはＰ型ＭＯＳトランジスタをそれぞれ備えてなるＣＭＯＳトランジスタを完成させる。
本実施形態において、ＮＭＯＳの活性領域２では、３辺が第２の素子分離構造１２で囲まれており、第２の素子分離構造１２は密度の疎なＮＣＳ１４で充填されている。従って、活性領域２の３辺にはＮ型ＭＯＳトランジスタの動作電圧を向上させる引っ張り応力が付与される。更に、第２の素子分離構造１２内にはライナー窒化膜１３が設けられており、活性領域２への応力制御がなされている。なお、活性領域２の１辺には第１の素子分離構造１１から圧縮応力を受けるが、他の３辺の引っ張り応力及びライナー窒化膜１３の応力制御により当該圧縮応力は緩和され、さほど問題とはならない。
一方、ＰＭＯＳの活性領域３では、チャネル長方向に平行な２辺に第１の素子分離構造１１が、チャネル幅方向に平行な２辺に第２の素子分離構造１２が設けられている。第１の素子分離構造１１は密度の密なＨＤＰ酸化物１５及び多結晶シリコンが酸化したシリコン酸化物１６で充填されている。従って、活性領域３は、Ｐ型ＭＯＳトランジスタの動作電圧を向上させる各応力、即ちチャネル長方向に平行な２辺には第１の素子分離構造１１から圧縮応力（図４中の矢印Ｌで示す）が、チャネル幅方向に平行な２辺には第２の素子分離構造１２から引っ張り応力がそれぞれ付与される。更に、第２の素子分離構造１２内にはライナー窒化膜１３が設けられており、活性領域３のチャネル幅方向への応力制御がなされている。
このように、本実施形態によれば、Ｎ型及びＰ型ＭＯＳトランジスタの構造を何等変えることなく、またＳＴＩ素子分離構造４の形成後に何等余分な製造工程を付加することなく、Ｎ型及びＰ型ＭＯＳトランジスタについて共に動作電流の向上を図り、素子サイズの更なる微細化に寄与するＣＭＯＳトランジスタが実現する。
（変形例）
ここで、第１の実施形態の変形例について説明する。本変形例では、第１の実施形態と同様にＮ型ＭＯＳトランジスタとＰ型ＭＯＳトランジスタとを交互に並設するレイアウトの場合を開示するが、ＳＴＩ素子分離構造の形成工程及び充填絶縁物の一部が異なる点で相違する。なお、第１の実施形態と同様の構成部材等については同符号を付する。
図７及び図８は、本変形例によるＣＭＯＳトランジスタの製造方法のうち、特に主要工程を示す概略平面図である。図９は、図８における破線Ｉ−Ｉ及び破線ＩＩ−ＩＩに沿った断面を並べて示す概略断面図である。
図７及び図８において、Ｎ型ＭＯＳトランジスタの形成領域をＮＭＯＳ、Ｐ型ＭＯＳトランジスタの形成領域をＰＭＯＳとそれぞれ記す。本実施形態では、ＮＭＯＳ間にＰＭＯＳが挟まれた構造を例示する。また、本実施形態では、Ｎ型ＭＯＳトランジスタの活性領域２及びＰ型ＭＯＳトランジスタの活性領域３がＳＴＩ素子分離構造３３で画定される。このＳＴＩ素子分離構造３３は、活性領域２と活性領域３との間の第１の素子分離領域に形成される第１の素子分離構造３４と、その他の第２の素子分離領域に形成される第２の素子分離構造３５とから構成されている。
本変形例では、始めに図７に示すように、シリコン基板１上に、Ｎ型ＭＯＳトランジスタ及びＰ型ＭＯＳトランジスタの活性領域を画定するＳＴＩ素子分離構造３３の溝３３ａを形成し、第２の素子分離構造３５の絶縁物であるＮＣＳ１４を充填する。
詳細には、先ず図２−１（ａ）と同様に、半導体基板、ここではシリコン基板１上の全面に熱酸化法によりシリコン酸化膜２１を膜厚１０ｎｍ程度に形成し、その上にＣＶＤ法によりソースガスとしてＳｉＨ2Ｃｌ2及びＮＨ3を用い、７５０℃でシリコン窒化膜２２を膜厚１１０ｎｍ程度に形成する。
次に、ＳＴＩ法により、シリコン基板１上の素子分離領域にリソグラフィー及びドライエッチングを施し、当該素子分離領域のシリコン窒化膜２２、シリコン酸化膜２１及びシリコン基板１の表層を除去し、溝３３ａを形成する。
続いて、溝３３ａの内壁面を熱酸化してシリコン酸化膜２３を形成した後、ＣＶＤ法により薄い窒化膜であるライナー窒化膜１３を形成する。そして、活性領域２，３に引っ張り応力を与える絶縁物として、密度が疎な絶縁物、例えばガラス転移温度以下で堆積されるシリコン酸化物、ここではＮＣＳ１４を用いて、溝３３ａを埋め込むように堆積する。なお、ガラス転移温度以下で堆積されるシリコン酸化物として、ＮＣＳ１４の代わりに、ＴＥＯＳを用いてシリコン酸化物を堆積するようにしても良い。その後、シリコン窒化膜２２をストッパーとして、ＮＣＳ１４の表層をＣＭＰにより平坦化し、溝３３ａ内のみにＮＣＳ１４を残す。
続いて、図８及び図９に示すように、シリコン基板１上の素子分離領域のうち、第１の素子分離領域に第１の素子分離構造３４を形成するとともに、第２の素子分離構造３５を形成する。
詳細には、先ず、溝３３ａ内のシリコン窒化膜２２のうち、第１の素子分離領域に相当する部分にリソグラフィー及びエッチングを施し、当該部分のＮＣＳ１４、ライナー窒化膜１３及びシリコン酸化膜２３の表層のみを除去して、溝３４ａを形成する。ここで、溝３３ａが深さ４００ｎｍ程度に形成された場合には、当該除去量を１００ｎｍ程度とし、従ってこの場合には溝３４ａは１００ｎｍ程度の深さとなる。
次に、溝３４ａの内壁面を熱酸化してシリコン酸化膜２４を形成した後、溝３４ａ内を埋め込むように、アモルファスシリコン又は多結晶シリコン、ここでは多結晶シリコン（不図示）をＣＶＤ法により例えば６５０℃で膜厚１００ｎｍ程度に堆積する。その後、シリコン基板１上のシリコン窒化膜２２をストッパーとして、多結晶シリコンの表層をＣＭＰにより平坦化し、溝３４ａ内のみに多結晶シリコンを残す。
その後、１０００℃のウェット酸化により多結晶シリコン１を完全に酸化し、シリコン酸化物１６を形成する。多結晶シリコンはウェット酸化により膨張し、シリコン酸化物１６は、その膜厚が例えば１００ｎｍ／０．４６＝２１６ｎｍ程度とされ、活性領域３のチャネル長方向に圧縮応力を与える密度が密な絶縁物となる。このとき、溝３４ａをＮＣＳ１４及びシリコン酸化物１６で充填する第１の素子分離構造３４が形成される。このとき同時に、溝３５ａをＮＣＳ１４で充填する第２の素子分離構造３５が形成される。以上により、第１の素子分離領域に形成された第１の素子分離構造３４と、当該第１の素子分離構造３４以外の第２の素子分離領域に形成された第２の素子分離構造３５とからなるＳＴＩ素子分離構造３３が完成する。
次に、残存するシリコン窒化膜２２及びシリコン酸化膜２１をウェットエッチングにより除去する。このとき、各ＮＭＯＳには、４辺のうち１辺のみに第１の素子分離構造３４が設けられ、他の３辺が第２の素子分離構造３５で囲まれて活性領域２が画定される。一方、各ＰＭＯＳには、４辺のうちチャネル長方向に平行な２辺に第１の素子分離構造３４が設けられ、チャネル幅方向に平行な２辺に第２の素子分離構造３５が設けられて、第１及び第２の素子分離構造３４，３５で囲まれて活性領域３が画定される。
しかる後、図２−１（ｃ），図２−２（ａ）〜（ｃ）と同様の各工程及び所望の後工程を経て、各活性領域２にはＮ型ＭＯＳトランジスタ、各活性領域３にはＰ型ＭＯＳトランジスタをそれぞれ備えてなるＣＭＯＳトランジスタを完成させる。
本変形例において、ＮＭＯＳの活性領域２では、３辺が第２の素子分離構造３５で囲まれており、第２の素子分離構造３５は密度の疎なＮＣＳ１４で充填されている。従って、活性領域２の３辺にはＮ型ＭＯＳトランジスタの動作電圧を向上させる引っ張り応力が付与される。更に、第２の素子分離構造３５内にはライナー窒化膜１３が設けられており、活性領域２への応力制御がなされている。なお、活性領域２の１辺には第１の素子分離構造３４から圧縮応力を受けるが、他の３辺の引っ張り応力及びライナー窒化膜１３の応力制御により当該圧縮応力は緩和され、さほど問題とはならない。
一方、ＰＭＯＳの活性領域３では、チャネル長方向に平行な２辺に第１の素子分離構造３４が、チャネル幅方向に平行な２辺に第２の素子分離構造１２が設けられている。第１の素子分離構造３４はその上層部分が密度の密なシリコン酸化物１６で充填されている。従って、活性領域３は、Ｐ型ＭＯＳトランジスタの動作電圧を向上させる各応力、即ちチャネル長方向に平行な２辺には第１の素子分離構造３４から圧縮応力が、チャネル幅方向に平行な２辺には第２の素子分離構造３５から引っ張り応力がそれぞれ付与される。更に、第２の素子分離構造３５内にはライナー窒化膜１３が設けられており、活性領域３のチャネル幅方向への応力制御がなされている。
このように、本変形例によれば、Ｎ型及びＰ型ＭＯＳトランジスタの構造を何等変えることなく、またＳＴＩ素子分離構造３３の形成後に何等余分な製造工程を付加することなく、Ｎ型及びＰ型ＭＯＳトランジスタについて共に動作電流の向上を図り、素子サイズの更なる微細化に寄与するＣＭＯＳトランジスタが実現する。
（第２の実施形態）
次いで、第２の実施形態について説明する。本実施形態では、複数のＮ型ＭＯＳトランジスタが並設されてなるＮ型ＭＯＳトランジスタ群が形成されており、各Ｐ型ＭＯＳトランジスタとＮ型ＭＯＳトランジスタ群とがシリコン基板上でそれぞれ独立した部位に設けられたレイアウトの場合を開示する。なお、第１の実施形態と同様の構成部材等については同符号を付する。
図１０及び図１１は、本実施形態によるＣＭＯＳトランジスタの製造方法のうち、特に主要工程を示す概略平面図である。図１２は、図１１における破線Ｉ−Ｉ及び破線ＩＩ−ＩＩに沿った断面を並べて示す概略断面図である。
図１０及び図１１において、Ｎ型ＭＯＳトランジスタの形成領域をＮＭＯＳ、Ｐ型ＭＯＳトランジスタの形成領域をＰＭＯＳとそれぞれ記す。本実施形態では、Ｎ型ＭＯＳトランジスタ群（図示の例では３つのＮ型ＭＯＳトランジスタが並列してなる）と、各Ｐ型ＭＯＳトランジスタ（図示の例では１つのＰ型ＭＯＳトランジスタを示す）とがシリコン基板１上で独立して設けられた構造を例示する。また、本実施形態では、Ｎ型ＭＯＳトランジスタの活性領域２及びＰ型ＭＯＳトランジスタの活性領域３がＳＴＩ素子分離構造４１で画定される。このＳＴＩ素子分離構造４１は、活性領域３をチャネル長方向から挟持する第１の素子分離領域に形成される第１の素子分離構造４２と、その他の第２の素子分離領域に形成される第２の素子分離構造４３とから構成されている。
初めに、図１０に示すように、シリコン基板１上に、Ｎ型ＭＯＳトランジスタ及びＰ型ＭＯＳトランジスタの活性領域を画定するＳＴＩ素子分離構造４１のうち、第２の素子分離構造４３を形成する。
詳細には、先ず、図２−１（ａ）と同様に、半導体基板、ここではシリコン基板１上の全面に熱酸化法によりシリコン酸化膜２１を膜厚１０ｎｍ程度に形成し、その上にＣＶＤ法によりソースガスとしてＳｉＨ2Ｃｌ2及びＮＨ3を用い、７５０℃でシリコン窒化膜２２を膜厚１１０ｎｍ程度に形成する。
次に、ＳＴＩ法により、シリコン基板１上の素子分離領域のうち、第２の素子分離領域にリソグラフィー及びドライエッチングを施し、当該第２の素子分離領域のシリコン窒化膜２２、シリコン酸化膜２１及びシリコン基板１の表層を除去し、溝４３ａを形成する。
次に、溝４３ａの内壁面を熱酸化してシリコン酸化膜２３を形成した後、ＣＶＤ法により薄い窒化膜であるライナー窒化膜１３を形成する。そして、活性領域２，３に引っ張り応力を与える絶縁物として、密度が疎な絶縁物、例えばガラス転移温度以下で堆積されるシリコン酸化物、ここでは多孔質系シリコン酸化物（ＮＣＳ）１４を用いて、溝４３ａを埋め込むように堆積する。なお、ガラス転移温度以下で堆積されるシリコン酸化物として、ＮＣＳ１４の代わりに、ＴＥＯＳを用いてシリコン酸化物を堆積するようにしても良い。その後、シリコン基板１上のシリコン窒化膜２２をストッパーとして、ＮＣＳ１４の表層をＣＭＰにより平坦化し、溝４３ａ内のみにＮＣＳ１４を残す。このとき、溝４３ａをＮＣＳ１４で充填する第２の素子分離構造４３が形成される。
続いて、図１１及び図１２に示すように、シリコン基板１上の素子分離領域のうち、第１の素子分離領域に第１の素子分離構造４２を形成する。
詳細には、先ず、ＳＴＩ法により、第１の素子分離領域にリソグラフィー及びエッチングを施し、シリコン窒化膜２２、シリコン酸化膜２１及びシリコン基板１の表層をそれぞれ除去して、矩形状の溝４２ａを形成する。ここで、パターニングされたシリコン基板１の表層と直交するように、図中破線で示すパターン２０を焼き付けることにより、第１の素子分離領域のパターニングを行う。また、溝４２ａは各ＰＭＯＳの両端にシリコン基板１が若干残存するように形成されており、これにより各ＰＭＯＳの両端にダミー活性領域４７が形成される。
次に、溝４２ａの内壁面を熱酸化してシリコン酸化膜２４を形成した後、活性領域３のチャネル長方向に圧縮応力を与える密度が密な絶縁物として、ＨＤＰ−ＣＶＤ法によるＨＤＰ酸化物１５を、溝４２ａを埋め込まない程度に溝４２ａ内の途中まで堆積する。
次に、溝４２ａ内を埋め込むように、アモルファスシリコン又は多結晶シリコン、ここでは多結晶シリコン（不図示）をＣＶＤ法により例えば６５０℃で膜厚５０ｎｍ程度に堆積する。その後、シリコン基板１上のシリコン窒化膜２２をストッパーとして、多結晶シリコンの表層をＣＭＰにより平坦化し、溝４２ａ内のみに多結晶シリコンを残す。このＣＭＰにおいて、各ＰＭＯＳの両端にダミー活性領域４７が存在するために、多結晶シリコンの表層を正確且つ確実に平坦化することができる。
その後、１０００℃のウェット酸化により多結晶シリコンを完全に酸化し、シリコン酸化物１６を形成する。多結晶シリコンはウェット酸化により膨張し、シリコン酸化物１６は、その膜厚が例えば５０ｎｍ／０．４６＝１０８ｎｍ程度とされ、活性領域３のチャネル長方向に圧縮応力を与える密度が密な絶縁物となる。このとき、溝４２ａをＨＤＰ酸化物１５及びシリコン酸化物１６で充填する第１の素子分離構造４２が形成される。以上により、第１の素子分離領域に形成された第１の素子分離構造４２と、当該第１の素子分離構造４２以外の第２の素子分離領域に形成された第２の素子分離構造４３とからなるＳＴＩ素子分離構造４１が完成する。
次に、残存するシリコン窒化膜２２及びシリコン酸化膜２１をウェットエッチングにより除去する。このとき、各ＮＭＯＳには、その４辺が第２の素子分離構造４３で囲まれて活性領域２が画定される。一方、各ＰＭＯＳには、４辺のうちチャネル長方向に平行な２辺に第１の素子分離構造４２が設けられ、チャネル幅方向に平行な２辺に第２の素子分離構造４３が設けられて、第１及び第２の素子分離構造４２，４３で囲まれて活性領域３が画定される。
しかる後、第１の実施形態の図２−１（ｃ），図２−２（ａ）〜（ｃ）と同様の各工程及び所望の後工程を経て、各活性領域２にはＮ型ＭＯＳトランジスタ、各活性領域３にはＰ型ＭＯＳトランジスタをそれぞれ備えてなるＣＭＯＳトランジスタを完成させる。
本実施形態において、ＮＭＯＳの活性領域２では、４辺が第２の素子分離構造４３で囲まれており、第２の素子分離構造４３は密度の疎なＮＣＳ１４で充填されている。従って、活性領域２の４辺にはＮ型ＭＯＳトランジスタの動作電圧を向上させる引っ張り応力が付与される。更に、第２の素子分離構造４３内にはライナー窒化膜１３が設けられており、活性領域２への応力制御がなされている。
一方、ＰＭＯＳの活性領域３では、チャネル長方向に平行な２辺に第１の素子分離構造４２が、チャネル幅方向に平行な２辺に第２の素子分離構造４３が設けられている。第１の素子分離構造４２は密度の密なＨＤＰ酸化物１５及び多結晶シリコンが酸化したシリコン酸化物１６で充填されている。従って、活性領域３は、Ｐ型ＭＯＳトランジスタの動作電圧を向上させる各応力、即ちチャネル長方向に平行な２辺には第１の素子分離構造４２から圧縮応力が、チャネル幅方向に平行な２辺には第２の素子分離構造４３から引っ張り応力がそれぞれ付与される。更に、第２の素子分離構造４３内にはライナー窒化膜１３が設けられており、活性領域３のチャネル幅方向への応力制御がなされている。
このように、本実施形態によれば、Ｎ型及びＰ型ＭＯＳトランジスタの構造を何等変えることなく、またＳＴＩ素子分離構造４１の形成後に何等余分な製造工程を付加することなく、Ｎ型及びＰ型ＭＯＳトランジスタについて共に動作電流の向上を図り、素子サイズの更なる微細化に寄与するＣＭＯＳトランジスタが実現する。
（変形例）
ここで、第２の実施形態の変形例について説明する。本変形例では、第２の実施形態と同様に、複数のＮ型ＭＯＳトランジスタが並設されてなるＮ型ＭＯＳトランジスタ群が形成されており、各Ｐ型ＭＯＳトランジスタとＮ型ＭＯＳトランジスタ群とがシリコン基板上でそれぞれ独立した部位に設けられたレイアウトの場合を開示するが、ＳＴＩ素子分離構造の形成工程及び充填絶縁物の一部が異なる点で相違する。なお、第２の実施形態と同様の構成部材等については同符号を付する。
図１３及び図１４は、本変形例によるＣＭＯＳトランジスタの製造方法のうち、特に主要工程を示す概略平面図である。図１５は、図１４における破線Ｉ−Ｉ及び破線ＩＩ−ＩＩに沿った断面を並べて示す概略断面図である。
図１３及び図１４において、Ｎ型ＭＯＳトランジスタの形成領域をＮＭＯＳ、Ｐ型ＭＯＳトランジスタの形成領域をＰＭＯＳとそれぞれ記す。本実施形態では、Ｎ型ＭＯＳトランジスタ群（図示の例では３つのＮ型ＭＯＳトランジスタが並列してなる）と、各Ｐ型ＭＯＳトランジスタ（図示の例では１つのＰ型ＭＯＳトランジスタを示す）とがシリコン基板１上で独立して設けられた構造を例示する。また、本実施形態では、Ｎ型ＭＯＳトランジスタの活性領域２及びＰ型ＭＯＳトランジスタの活性領域３がＳＴＩ素子分離構造４４で画定される。このＳＴＩ素子分離構造４４は、活性領域３をチャネル長方向から挟持するように第１の素子分離領域に形成される第１の素子分離構造４５と、その他の第２の素子分離領域に形成される第２の素子分離構造４６とから構成されている。
本変形例では、始めに図１３に示すように、シリコン基板１上に、Ｎ型ＭＯＳトランジスタ及びＰ型ＭＯＳトランジスタの活性領域を画定するＳＴＩ素子分離構造４４の溝４４ａを形成し、第２の素子分離構造４６の絶縁物であるＮＣＳ１４を充填する。
詳細には、先ず図２−１（ａ）と同様に、半導体基板、ここではシリコン基板１上の全面に熱酸化法によりシリコン酸化膜２１を膜厚１０ｎｍ程度に形成し、その上にＣＶＤ法によりソースガスとしてＳｉＨ2Ｃｌ2及びＮＨ3を用い、７５０℃でシリコン窒化膜２２を膜厚１１０ｎｍ程度に形成する。
次に、ＳＴＩ法により、シリコン基板１上の素子分離領域にリソグラフィー及びドライエッチングを施し、当該素子分離領域のシリコン窒化膜２２、シリコン酸化膜２１及びシリコン基板１の表層を除去し、溝４４ａを形成する。
続いて、溝４４ａの内壁面を熱酸化してシリコン酸化膜２３を形成した後、ＣＶＤ法により薄い窒化膜であるライナー窒化膜１３を形成する。そして、活性領域２，３に引っ張り応力を与える絶縁物として、密度が疎な絶縁物、例えばガラス転移温度以下で堆積されるシリコン酸化物、ここではＮＣＳ１４を用いて、溝４４ａを埋め込むように堆積する。なお、ガラス転移温度以下で堆積されるシリコン酸化物として、ＮＣＳ１４の代わりに、ＴＥＯＳを用いてシリコン酸化物を堆積するようにしても良い。その後、シリコン窒化膜２２をストッパーとして、ＮＣＳ１４の表層をＣＭＰにより平坦化し、溝４４ａ内のみにＮＣＳ１４を残す。
続いて、図１４及び図１５に示すように、シリコン基板１上の素子分離領域のうち、第１の素子分離領域に第１の素子分離構造４５を形成するとともに、第２の素子分離構造４６を形成する。
詳細には、先ず、溝４４ａ内のシリコン窒化膜２２のうち、第１の素子分離領域に相当する部分にリソグラフィー及びエッチングを施し、当該部分のＮＣＳ１４、ライナー窒化膜１３及びシリコン酸化膜２３の表層のみを除去し、矩形状の溝４５ａを形成する。ここで、溝４４ａが深さ４００ｎｍ程度に形成された場合には、当該除去量を１００ｎｍ程度とし、従ってこの場合には溝４５ａは１００ｎｍ程度の深さとなる。この場合、溝４５ａは、各ＰＭＯＳの両端にシリコン基板１が若干残存するように形成されており、これにより各ＰＭＯＳの両端にダミー活性領域４７が形成される。
次に、溝４５ａの内壁面を熱酸化してシリコン酸化膜２４を形成した後、溝４５ａ内を埋め込むように、アモルファスシリコン又は多結晶シリコン、ここでは多結晶シリコン（不図示）をＣＶＤ法により例えば６５０℃で膜厚１００ｎｍ程度に堆積する。その後、シリコン基板１上のシリコン窒化膜２２をストッパーとして、多結晶シリコンの表層をＣＭＰにより平坦化し、溝４５ａ内のみに多結晶シリコンを残す。このＣＭＰにおいて、各ＰＭＯＳの両端にダミー活性領域４７が存在するために、多結晶シリコンの表層を正確且つ確実に平坦化することができる。
その後、１０００℃のウェット酸化により多結晶シリコンを完全に酸化し、シリコン酸化物１６を形成する。多結晶シリコンはウェット酸化により膨張し、シリコン酸化物１６は、その膜厚が例えば１００ｎｍ／０．４６＝２１６ｎｍ程度とされ、活性領域３のチャネル長方向に圧縮応力を与える密度が密な絶縁物となる。このとき、溝４５ａをＮＣＳ１４及びシリコン酸化物１６で充填する第１の素子分離構造４５が形成される。このとき同時に、溝４６ａをＮＣＳ１４で充填する第２の素子分離構造４６が形成される。以上により、第１の素子分離領域に形成された第１の素子分離構造４５と、当該第１の素子分離構造４５以外の第２の素子分離領域に形成された第２の素子分離構造４６とからなるＳＴＩ素子分離構造４４が完成する。
次に、残存するシリコン窒化膜２２及びシリコン酸化膜２１をウェットエッチングにより除去する。このとき、各ＮＭＯＳには、その４辺が第２の素子分離構造４６で囲まれて活性領域２が画定される。一方、各ＰＭＯＳには、４辺のうちチャネル長方向に平行な２辺に第１の素子分離構造４５が設けられ、チャネル幅方向に平行な２辺に第２の素子分離構造４６が設けられて、第１及び第２の素子分離構造４５，４６で囲まれて活性領域３が画定される。
しかる後、図２−１（ｃ），図２−２（ａ）〜（ｃ）と同様の各工程及び所望の後工程を経て、各活性領域２にはＮ型ＭＯＳトランジスタ、各活性領域３にはＰ型ＭＯＳトランジスタをそれぞれ備えてなるＣＭＯＳトランジスタを完成させる。
本変形例において、ＮＭＯＳの活性領域２では、４辺が第２の素子分離構造４６で囲まれており、第２の素子分離構造４６は密度の疎なＮＣＳ１４で充填されている。従って、活性領域２の４辺にはＮ型ＭＯＳトランジスタの動作電圧を向上させる引っ張り応力が付与される。更に、第２の素子分離構造４６内にはライナー窒化膜１３が設けられており、活性領域２への応力制御がなされている。
一方、ＰＭＯＳの活性領域３では、チャネル長方向に平行な２辺に第１の素子分離構造４５が、チャネル幅方向に平行な２辺に第２の素子分離構造４６が設けられている。第１の素子分離構造４５はその上層部分が密度の密なシリコン酸化物１６で充填されている。従って、活性領域３は、Ｐ型ＭＯＳトランジスタの動作電圧を向上させる各応力、即ちチャネル長方向に平行な２辺には第１の素子分離構造４５から圧縮応力が、チャネル幅方向に平行な２辺には第２の素子分離構造４６から引っ張り応力がそれぞれ付与される。更に、第２の素子分離構造４６内にはライナー窒化膜１３が設けられており、活性領域３のチャネル幅方向への応力制御がなされている。
このように、本変形例によれば、Ｎ型及びＰ型ＭＯＳトランジスタの構造を何等変えることなく、またＳＴＩ素子分離構造４４の形成後に何等余分な製造工程を付加することなく、Ｎ型及びＰ型ＭＯＳトランジスタについて共に動作電流の向上を図り、素子サイズの更なる微細化に寄与するＣＭＯＳトランジスタが実現する。
（第３の実施形態）
次いで、第３の実施形態について説明する。本実施形態では、複数のＮ型ＭＯＳトランジスタが並設されてなるＮ型ＭＯＳトランジスタ群と、複数のＰ型ＭＯＳトランジスタが並設されてなるＰ型ＭＯＳトランジスタ群とが形成されており、Ｎ型ＭＯＳトランジスタ群とＰ型ＭＯＳトランジスタ群とがシリコン基板上でそれぞれ独立した部位に設けられたレイアウトの場合を開示する。なお、第１の実施形態と同様の構成部材等については同符号を付する。
図１６及び図１７は、本実施形態によるＣＭＯＳトランジスタの製造方法のうち、特に主要工程を示す概略平面図である。図１８は、図１７における破線Ｉ−Ｉ及び破線ＩＩ−ＩＩに沿った断面を並べて示す概略断面図である。
図１６及び 図１７において、Ｎ型ＭＯＳトランジスタの形成領域をＮＭＯＳ、Ｐ型ＭＯＳトランジスタの形成領域をＰＭＯＳとそれぞれ記す。本実施形態では、Ｎ型ＭＯＳトランジスタ群（図示の例では３つのＮ型ＭＯＳトランジスタが並列してなる）と、Ｐ型ＭＯＳトランジスタ群（図示の例では２つのＰ型ＭＯＳトランジスタが並列してなる）とがシリコン基板１上で独立して設けられた構造を例示する。また、本実施形態では、Ｎ型ＭＯＳトランジスタの活性領域２及びＰ型ＭＯＳトランジスタの活性領域３がＳＴＩ素子分離構造５１で画定される。このＳＴＩ素子分離構造５１は、Ｐ型ＭＯＳトランジスタ群における各活性領域３をチャネル長方向から挟持する第１の素子分離領域に形成される第１の素子分離構造５２と、その他の第２の素子分離領域に形成される第２の素子分離構造５３とから構成されている。
初めに、図１６に示すように、シリコン基板１上に、Ｎ型ＭＯＳトランジスタ及びＰ型ＭＯＳトランジスタの活性領域を画定するＳＴＩ素子分離構造５１のうち、第２の素子分離構造５３を形成する。
詳細には、先ず、図２−１（ａ）と導電型応用に、半導体基板、ここではシリコン基板１上の全面に熱酸化法によりシリコン酸化膜２１を膜厚１０ｎｍ程度に形成し、その上にＣＶＤ法によりソースガスとしてＳｉＨ2Ｃｌ2及びＮＨ3を用い、７５０℃でシリコン窒化膜２２を膜厚１１０ｎｍ程度に形成する。
次に、ＳＴＩ法により、シリコン基板１上の素子分離領域のうち、第２の素子分離領域にリソグラフィー及びドライエッチングを施し、当該第２の素子分離領域のシリコン窒化膜２２、シリコン酸化膜２１及びシリコン基板１の表層を除去し、溝５３ａを形成する。
次に、溝５３ａの内壁面を熱酸化してシリコン酸化膜２３を形成した後、ＣＶＤ法により薄い窒化膜であるライナー窒化膜１３を形成する。そして、活性領域２，３に引っ張り応力を与える絶縁物として、密度が疎な絶縁物、例えばガラス転移温度以下で堆積されるシリコン酸化物、ここでは多孔質系シリコン酸化物（ＮＣＳ）１４を用いて、溝５３ａを埋め込むように堆積する。なお、ガラス転移温度以下で堆積されるシリコン酸化物として、ＮＣＳ１４の代わりに、ＴＥＯＳを用いてシリコン酸化物を堆積するようにしても良い。その後、シリコン基板１上のシリコン窒化膜２２をストッパーとして、ＮＣＳ１４の表層をＣＭＰにより平坦化し、溝５３ａ内のみにＮＣＳ１４を残す。このとき、溝５３ａをＮＣＳ１４で充填する第２の素子分離構造５３が形成される。
続いて、図１７及び図１８に示すように、シリコン基板１上の素子分離領域のうち、第１の素子分離領域に矩形状の第１の素子分離構造５２を形成する。
詳細には、先ず、ＳＴＩ法により、第１の素子分離領域にリソグラフィー及びエッチングを施し、シリコン窒化膜２２、シリコン酸化膜２１及びシリコン基板１の表層をそれぞれ除去して、矩形状の溝５２ａを形成する。ここで、溝５２ａは、Ｐ型ＭＯＳトランジスタ群の両端に位置する各ＰＭＯＳの端部にシリコン基板１が若干残存するように形成されており、これによりＰ型ＭＯＳトランジスタ群の両端に位置する各ＰＭＯＳの端部にダミー活性領域５７が形成される。
次に、溝５２ａの内壁面を熱酸化してシリコン酸化膜２４を形成した後、活性領域３のチャネル長方向に圧縮応力を与える密度が密な絶縁物として、ＨＤＰ−ＣＶＤ法によるＨＤＰ酸化物１５を、溝５２ａを埋め込まない程度に溝５２ａ内の途中まで堆積する。
次に、溝５２ａ内を埋め込むように、アモルファスシリコン又は多結晶シリコン、ここでは多結晶シリコン（不図示）をＣＶＤ法により例えば６５０℃で膜厚５０ｎｍ程度に堆積する。その後、シリコン基板１上のシリコン窒化膜２２をストッパーとして、多結晶シリコンの表層をＣＭＰにより平坦化し、溝５２ａ内のみに多結晶シリコンを残す。このＣＭＰにおいて、Ｐ型ＭＯＳトランジスタ群の両端に位置する各ＰＭＯＳの端部に各ＰＭＯＳの両端にダミー活性領域５７が存在するために、多結晶シリコンの表層を正確且つ確実に平坦化することができる。
その後、１０００℃のウェット酸化により多結晶シリコンを完全に酸化し、シリコン酸化物１６を形成する。多結晶シリコンはウェット酸化により膨張し、シリコン酸化物１６は、その膜厚が例えば５０ｎｍ／０．４６＝１０８ｎｍ程度とされ、活性領域３のチャネル長方向に圧縮応力を与える密度が密な絶縁物となる。このとき、溝５２ａをＨＤＰ酸化物１５及びシリコン酸化物１６で充填する第１の素子分離構造５２が形成される。以上により、第１の素子分離領域に形成された第１の素子分離構造５２と、当該第１の素子分離構造５２以外の第２の素子分離領域に形成された第２の素子分離構造５３とからなるＳＴＩ素子分離構造５１が完成する。
次に、残存するシリコン窒化膜２２及びシリコン酸化膜２１をウェットエッチングにより除去する。このとき、各ＮＭＯＳには、その４辺が第２の素子分離構造５３で囲まれて活性領域２が画定される。一方、各ＰＭＯＳには、４辺のうちチャネル長方向に平行な２辺に第１の素子分離構造５２が設けられ、チャネル幅方向に平行な２辺に第２の素子分離構造５３が設けられて、第１及び第２の素子分離構造５２，５３で囲まれて活性領域３が画定される。
しかる後、第１の実施形態の図２−１（ｃ），図２−２（ａ）〜（ｃ）と同様の各工程及び所望の後工程を経て、各活性領域２にはＮ型ＭＯＳトランジスタ、各活性領域３にはＰ型ＭＯＳトランジスタをそれぞれ備えてなるＣＭＯＳトランジスタを完成させる。
本実施形態において、ＮＭＯＳの活性領域２では、４辺が第２の素子分離構造５３で囲まれており、第２の素子分離構造５３は密度の疎なＮＣＳ１４で充填されている。従って、活性領域２の４辺にはＮ型ＭＯＳトランジスタの動作電圧を向上させる引っ張り応力が付与される。更に、第２の素子分離構造５３内にはライナー窒化膜１３が設けられており、活性領域２への応力制御がなされている。
一方、ＰＭＯＳの活性領域３では、チャネル長方向に平行な２辺に第１の素子分離構造５２が、チャネル幅方向に平行な２辺に第２の素子分離構造５３が設けられている。第１の素子分離構造５２は密度の密なＨＤＰ酸化物１５及び多結晶シリコンが酸化したシリコン酸化物１６で充填されている。従って、活性領域３は、Ｐ型ＭＯＳトランジスタの動作電圧を向上させる各応力、即ちチャネル長方向に平行な２辺には第１の素子分離構造５２から圧縮応力が、チャネル幅方向に平行な２辺には第２の素子分離構造５３から引っ張り応力がそれぞれ付与される。更に、第２の素子分離構造５３内にはライナー窒化膜１３が設けられており、活性領域３のチャネル幅方向への応力制御がなされている。
このように、本実施形態によれば、Ｎ型及びＰ型ＭＯＳトランジスタの構造を何等変えることなく、またＳＴＩ素子分離構造５１の形成後に何等余分な製造工程を付加することなく、Ｎ型及びＰ型ＭＯＳトランジスタについて共に動作電流の向上を図り、素子サイズの更なる微細化に寄与するＣＭＯＳトランジスタが実現する。
（変形例）
ここで、第３の実施形態の変形例について説明する。本変形例では、第３の実施形態と同様に、複数のＮ型ＭＯＳトランジスタが並設されてなるＮ型ＭＯＳトランジスタ群と、複数のＰ型ＭＯＳトランジスタが並設されてなるＰ型ＭＯＳトランジスタ群とが形成されており、Ｎ型ＭＯＳトランジスタ群とＰ型ＭＯＳトランジスタ群とがシリコン基板上でそれぞれ独立した部位に設けられたレイアウトの場合を開示するが、ＳＴＩ素子分離構造の形成工程及び充填絶縁物の一部が異なる点で相違する。なお、第３の実施形態と同様の構成部材等については同符号を付する。
図１９及び図２０は、本変形例によるＣＭＯＳトランジスタの製造方法のうち、特に主要工程を示す概略平面図である。図２０は、図２１における破線Ｉ−Ｉ及び破線ＩＩ−ＩＩに沿った断面を並べて示す概略断面図である。
図１９及び 図２０において、Ｎ型ＭＯＳトランジスタの形成領域をＮＭＯＳ、Ｐ型ＭＯＳトランジスタの形成領域をＰＭＯＳとそれぞれ記す。本実施形態では、Ｎ型ＭＯＳトランジスタ群（図示の例では３つのＮ型ＭＯＳトランジスタが並列してなる）と、Ｐ型ＭＯＳトランジスタ群（図示の例では２つのＰ型ＭＯＳトランジスタが並列してなる）とがシリコン基板１上で独立して設けられた構造を例示する。また、本実施形態では、Ｎ型ＭＯＳトランジスタの活性領域２及びＰ型ＭＯＳトランジスタの活性領域３がＳＴＩ素子分離構造５４で画定される。このＳＴＩ素子分離構造５４は、活性領域３をチャネル長方向から挟持する第１の素子分離領域に形成される第１の素子分離構造５５と、その他の第２の素子分離領域に形成される第２の素子分離構造５６とから構成されている。
本変形例では、始めに図１９に示すように、シリコン基板１上に、Ｎ型ＭＯＳトランジスタ及びＰ型ＭＯＳトランジスタの活性領域を画定するＳＴＩ素子分離構造５４の溝５４ａを形成し、第２の素子分離構造５６の絶縁物であるＮＣＳ１４を充填する。
詳細には、先ず図２−１（ａ）と同様に、半導体基板、ここではシリコン基板１上の全面に熱酸化法によりシリコン酸化膜２１を膜厚１０ｎｍ程度に形成し、その上にＣＶＤ法によりソースガスとしてＳｉＨ2Ｃｌ2及びＮＨ3を用い、７５０℃でシリコン窒化膜２２を膜厚１１０ｎｍ程度に形成する。
次に、ＳＴＩ法により、シリコン基板１上の素子分離領域にリソグラフィー及びドライエッチングを施し、当該素子分離領域のシリコン窒化膜２２、シリコン酸化膜２１及びシリコン基板１の表層を除去し、溝５４ａを形成する。
続いて、溝５４ａの内壁面を熱酸化してシリコン酸化膜２３を形成した後、ＣＶＤ法により薄い窒化膜であるライナー窒化膜１３を形成する。そして、活性領域２，３に引っ張り応力を与える絶縁物として、密度が疎な絶縁物、例えばガラス転移温度以下で堆積されるシリコン酸化物、ここではＮＣＳ１４を用いて、溝５４ａを埋め込むように堆積する。なお、ガラス転移温度以下で堆積されるシリコン酸化物として、ＮＣＳ１４の代わりに、ＴＥＯＳを用いてシリコン酸化物を堆積するようにしても良い。その後、シリコン窒化膜２２をストッパーとして、ＮＣＳ１４の表層をＣＭＰにより平坦化し、溝５４ａ内のみにＮＣＳ１４を残す。
続いて、図２０及び図２１に示すように、シリコン基板１上の素子分離領域のうち、第１の素子分離領域に矩形状の第１の素子分離構造５５を形成するとともに、第２の素子分離構造５６を形成する。
詳細には、先ず、溝５４ａ内のシリコン窒化膜２２のうち、第１の素子分離領域に相当する部分にリソグラフィー及びエッチングを施し、当該部分のＮＣＳ１４、ライナー窒化膜１３及びシリコン酸化膜２３の表層のみを除去して、矩形状の溝５５ａを形成する。ここで、パターニングされたシリコン基板１の表層と直交するように、図中破線で示すパターン３０を焼き付けることにより、第１の素子分離領域のパターニングを行う。また、溝５４ａが深さ４００ｎｍ程度に形成された場合には、当該除去量を１００ｎｍ程度とし、従ってこの場合には溝５５ａは１００ｎｍ程度の深さとなる。この場合、溝５５ａは、Ｐ型ＭＯＳトランジスタ群の両端に位置する各ＰＭＯＳの端部にシリコン基板１が若干残存するように形成されており、これによりＰ型ＭＯＳトランジスタ群の両端に位置する各ＰＭＯＳの端部にダミー活性領域５７が形成される。
次に、溝５５ａの内壁面を熱酸化してシリコン酸化膜２４を形成した後、溝５５ａ内を埋め込むように、アモルファスシリコン又は多結晶シリコン、ここでは多結晶シリコン（不図示）をＣＶＤ法により例えば６５０℃で膜厚１００ｎｍ程度に堆積する。その後、シリコン基板１上のシリコン窒化膜２２をストッパーとして、多結晶シリコンの表層をＣＭＰにより平坦化し、溝５５ａ内のみに多結晶シリコンを残す。このＣＭＰにおいて、Ｐ型ＭＯＳトランジスタ群の両端に位置する各ＰＭＯＳの端部に各ＰＭＯＳの両端にダミー活性領域５７が存在するために、多結晶シリコンの表層を正確且つ確実に平坦化することができる。
その後、１０００℃のウェット酸化により多結晶シリコンを完全に酸化し、シリコン酸化物１６を形成する。多結晶シリコンはウェット酸化により膨張し、シリコン酸化物１６は、その膜厚が例えば１００ｎｍ／０．４６＝２１６ｎｍ程度とされ、活性領域３のチャネル長方向に圧縮応力を与える密度が密な絶縁物となる。このとき、溝５５ａをＮＣＳ１４及びシリコン酸化物１６で充填する第１の素子分離構造５５が形成される。このとき同時に、溝５６ａをＮＣＳ１４で充填する第２の素子分離構造５６が形成される。以上により、第１の素子分離領域に形成された第１の素子分離構造５５と、当該第１の素子分離構造５５以外の第２の素子分離領域に形成された第２の素子分離構造５６とからなるＳＴＩ素子分離構造５４が完成する。
次に、残存するシリコン窒化膜２２及びシリコン酸化膜２１をウェットエッチングにより除去する。このとき、各ＮＭＯＳには、その４辺が第２の素子分離構造５６で囲まれて活性領域２が画定される。一方、各ＰＭＯＳには、４辺のうちチャネル長方向に平行な２辺に第１の素子分離構造５５が設けられ、チャネル幅方向に平行な２辺に第２の素子分離構造５６が設けられて、第１及び第２の素子分離構造５５，５６で囲まれて活性領域３が画定される。
しかる後、図２−１（ｃ），図２−２（ａ）〜（ｃ）と同様の各工程及び所望の後工程を経て、各活性領域２にはＮ型ＭＯＳトランジスタ、各活性領域３にはＰ型ＭＯＳトランジスタをそれぞれ備えてなるＣＭＯＳトランジスタを完成させる。
本変形例において、ＮＭＯＳの活性領域２では、４辺が第２の素子分離構造５６で囲まれており、第２の素子分離構造５６は密度の疎なＮＣＳ１４で充填されている。従って、活性領域２の４辺にはＮ型ＭＯＳトランジスタの動作電圧を向上させる引っ張り応力が付与される。更に、第２の素子分離構造５６内にはライナー窒化膜１３が設けられており、活性領域２への応力制御がなされている。
一方、ＰＭＯＳの活性領域３では、チャネル長方向に平行な２辺に第１の素子分離構造５５が、チャネル幅方向に平行な２辺に第２の素子分離構造５６が設けられている。第１の素子分離構造５５はその上層部分が密度の密なシリコン酸化物１６で充填されている。従って、活性領域３は、Ｐ型ＭＯＳトランジスタの動作電圧を向上させる各応力、即ちチャネル長方向に平行な２辺には第１の素子分離構造５５から圧縮応力が、チャネル幅方向に平行な２辺には第２の素子分離構造５６から引っ張り応力がそれぞれ付与される。更に、第２の素子分離構造５６内にはライナー窒化膜１３が設けられており、活性領域３のチャネル幅方向への応力制御がなされている。
このように、本変形例によれば、Ｎ型及びＰ型ＭＯＳトランジスタの構造を何等変えることなく、またＳＴＩ素子分離構造５４の形成後に何等余分な製造工程を付加することなく、Ｎ型及びＰ型ＭＯＳトランジスタについて共に動作電流の向上を図り、素子サイズの更なる微細化に寄与するＣＭＯＳトランジスタが実現する。
以下、本発明の諸態様を付記としてまとめて記載する。
（付記１）半導体基板上の素子分離領域に形成された溝内に絶縁物が充填されてなる素子分離構造と、
前記素子分離構造により画定された第１の活性領域に形成された第１導電型素子と、
前記素子分離構造により画定された第２の活性領域に形成された第２導電型素子と
を含み、
前記素子分離構造は、前記素子分離領域のうち、前記第２の活性領域の対向する一対の端面に隣接する領域を含む第１の素子分離領域には前記第２の活性領域に圧縮応力を与える絶縁物が充填され、前記素子分離領域のうち、前記第１の素子分離領域以外の領域である第２の素子分離領域には前記第１及び第２の活性領域に引っ張り応力を与える絶縁物が充填されてなることを特徴とする半導体装置。
（付記２）前記第１及び第２の活性領域上にそれぞれゲート絶縁膜を介してゲート電極がパターン形成されており、
前記第２の活性領域上の前記ゲート電極は、前記第１の素子分離領域と平行に延在するように形成されていることを特徴とする付記１に記載の半導体装置。
（付記３）前記第１及び第２導電型素子がトランジスタであり、前記第２の活性領域の対向する一対の端面がゲート幅方向に平行な両端面であることを特徴とする付記１又は２に記載の半導体装置。
（付記４）前記第１導電型素子と前記第２導電型素子とが交互に並設されており、
前記第２導電型素子と前記第１導電型素子との間の領域が前記第１の素子分離領域とされていることを特徴とする付記１〜３のいずれか１項に記載の半導体装置。
（付記５）複数の前記第１導電型素子が並設されてなる第１導電型素子群が形成されており、
前記各第１導電型素子と前記第２導電型素子群とが前記半導体基板上でそれぞれ独立した部位に設けられてなり、
前記各第２の活性領域を挟持するように前記第１の素子分離領域が形成されていることを特徴とする付記１〜３のいずれか１項に記載の半導体装置。
（付記６）前記各第２導電型素子の両端に、それぞれダミー活性領域が形成されていることを特徴とする付記５に記載の半導体装置。
（付記７）複数の前記第１導電型素子が並設されてなる第１導電型素子群と、
複数の前記第２導電型素子が並設されてなる第２導電型素子群と
が形成されており、
前記第１導電型素子群と前記第２導電型素子群とが前記半導体基板上でそれぞれ独立した部位に設けられてなり、
前記第２導電型素子群における前記各第２の活性領域を挟持するように前記第１の素子分離領域が形成されていることを特徴とする付記１〜３のいずれか１項に記載の半導体装置。
（付記８）前記第２導電型素子群の両端に、それぞれダミー活性領域が形成されていることを特徴とする付記７に記載の半導体装置。
（付記９）前記第１の素子分離領域内の上層部分のみに前記圧縮応力を与える絶縁物が充填されていることを特徴とする付記１〜８のいずれか１項に記載の半導体装置。
（付記１０）前記第１の素子分離領域内の下層部分に前記第２の素子分離領域内と同じ前記引っ張り応力を与える絶縁物が充填されていることを特徴とする付記９に記載の半導体装置。
（付記１１）前記第１の素子分離領域内の上層部分と下層部分とで異なる前記圧縮応力を与える絶縁物が充填されていることを特徴とする付記１〜８のいずれか１項に記載の半導体装置。
（付記１２）前記圧縮応力を与える絶縁物は、高密度プラズマ酸化物、アモルファスシリコンの酸化物及び多結晶シリコンの酸化物から選ばれた１種であり、前記引っ張り応力を与える絶縁物は、ガラス転移温度以下で堆積されるシリコン酸化物であることを特徴とする付記１〜１１のいずれか１項に記載の半導体装置。
（付記１３）半導体基板上の素子分離領域に形成された素子分離構造により第１の活性領域及び第２の活性領域が画定されており、前記第１の活性領域に形成された第１導電型素子と、前記第２の活性領域に形成された第２導電型素子とを備えた半導体装置の製造方法であって、
前記素子分離領域は、前記第２の活性領域の対向する一対の端面に隣接する領域を含む第１の素子分離領域と、前記第１の素子分離領域以外の領域である第２の素子分離領域とからなり、
半導体基板の前記第２の素子分離領域に第１の溝を形成し、前記第１の溝内を前記第１及び第２の活性領域に引っ張り応力を与える絶縁物で充填する工程と、
半導体基板の前記第１の素子分離領域に第２の溝を形成し、前記第２の溝内を前記第２の活性領域に圧縮応力を与える絶縁物で充填する工程と
を含むことを特徴とする半導体装置の製造方法。
（付記１４）前記第１及び第２の活性領域上にそれぞれゲート絶縁膜を介してゲート電極をパターン形成する工程を更に含み、
前記第２の活性領域上の前記ゲート電極を、前記第１の素子分離領域と平行に延在するように形成することを特徴とする付記１３に記載の半導体装置の製造方法。
（付記１５）前記第１の素子分離領域内に、上層部分と下層部分とで異なる前記圧縮応力を与える絶縁物を充填することを特徴とする付記１３又は１４に記載の半導体装置の製造方法。
（付記１６）前記圧縮応力を与える絶縁物は、高密度プラズマ酸化物、アモルファスシリコンの酸化物及び多結晶シリコンの酸化物から選ばれた１種であり、前記引っ張り応力を与える絶縁物は、ガラス転移温度以下で堆積されるシリコン酸化物であることを特徴とする付記１３〜１５のいずれか１項に記載の半導体装置の製造方法。
（付記１７）半導体基板上の素子分離領域に形成された素子分離構造により第１の活性領域及び第２の活性領域が画定されており、前記第１の活性領域に形成された第１導電型素子と、前記第２の活性領域に形成された第２導電型素子とを備えた半導体装置の製造方法であって、
前記素子分離領域は、前記第２の活性領域の対向する一対の端面に隣接する領域を含む第１の素子分離領域と、前記第１の素子分離領域以外の領域である第２の素子分離領域とからなり、
半導体基板の前記素子分離領域に第１の溝を形成し、前記第１の溝内を前記第１及び第２の活性領域に引っ張り応力を与える絶縁物で充填する工程と、
前記第１の溝内に充填された前記引っ張り応力を与える絶縁物のうち、前記第１の素子分離領域に相当する部位に第２の溝を形成し、前記第２の溝内を前記第２の活性領域に圧縮応力を与える絶縁物で充填する工程と
を含むことを特徴とする半導体装置の製造方法。
（付記１８）前記第１及び第２の活性領域上にそれぞれゲート絶縁膜を介してゲート電極をパターン形成する工程を更に含み、
前記第２の活性領域上の前記ゲート電極を、前記第１の素子分離領域と平行に延在するように形成することを特徴とする付記１７に記載の半導体装置の製造方法。
（付記１９）前記圧縮応力を与える絶縁物は、高密度プラズマ酸化物、アモルファスシリコンの酸化物及び多結晶シリコンの酸化物から選ばれた１種であり、前記引っ張り応力を与える絶縁物は、ガラス転移温度以下で堆積されるシリコン酸化物であることを特徴とする付記１７又は１８に記載の半導体装置の製造方法。
Ｎ型及びＰ型ＭＯＳトランジスタにおいて、動作電流の増加する応力方向を示す模式図である。 第１の実施形態によるＣＭＯＳトランジスタの製造方法を工程順に示す概略断面図である。 図２−１に引き続き、第１の実施形態によるＣＭＯＳトランジスタの製造方法を工程順に示す概略断面図である。 第１の実施形態によるＣＭＯＳトランジスタの製造方法のうち、特に主要工程を示す概略平面図である。 第１の実施形態によるＣＭＯＳトランジスタの製造方法のうち、特に主要工程を示す概略平面図である。 完成したＣＭＯＳトランジスタを示す概略平面図である。 図４における破線Ｉ−Ｉ及び破線ＩＩ−ＩＩに沿った断面を並べて示す概略断面図である。 第１の実施形態の変形例によるＣＭＯＳトランジスタの製造方法のうち、特に主要工程を示す概略平面図である。 第１の実施形態の変形例によるＣＭＯＳトランジスタの製造方法のうち、特に主要工程を示す概略平面図である。 図８における破線Ｉ−Ｉ及び破線ＩＩ−ＩＩに沿った断面を並べて示す概略断面図である。 第２の実施形態によるＣＭＯＳトランジスタの製造方法のうち、特に主要工程を示す概略平面図である。 第２の実施形態によるＣＭＯＳトランジスタの製造方法のうち、特に主要工程を示す概略平面図である。 図１１における破線Ｉ−Ｉ及び破線ＩＩ−ＩＩに沿った断面を並べて示す概略断面図である。 第２の実施形態の変形例によるＣＭＯＳトランジスタの製造方法のうち、特に主要工程を示す概略平面図である。 第２の実施形態の変形例によるＣＭＯＳトランジスタの製造方法のうち、特に主要工程を示す概略平面図である。 図１４における破線Ｉ−Ｉ及び破線ＩＩ−ＩＩに沿った断面を並べて示す概略断面図である。 第３の実施形態によるＣＭＯＳトランジスタの製造方法のうち、特に主要工程を示す概略平面図である。 第３の実施形態によるＣＭＯＳトランジスタの製造方法のうち、特に主要工程を示す概略平面図である。 図１７における破線Ｉ−Ｉ及び破線ＩＩ−ＩＩに沿った断面を並べて示す概略断面図である。 第３の実施形態の変形例によるＣＭＯＳトランジスタの製造方法のうち、特に主要工程を示す概略平面図である。 第３の実施形態の変形例によるＣＭＯＳトランジスタの製造方法のうち、特に主要工程を示す概略平面図である。 図２０における破線Ｉ−Ｉ及び破線ＩＩ−ＩＩに沿った断面を並べて示す概略断面図である。
符号の説明
１ シリコン基板
２ Ｎ型ＭＯＳトランジスタの活性領域
３ Ｐ型ＭＯＳトランジスタの活性領域
４，３３，４１，４４，５１，５４ ＳＴＩ素子分離構造
４ａ，１１ａ，１２ａ，３３ａ，３４ａ，３５ａ，４１ａ，４２ａ，４３ａ，４４ａ，４５ａ，４６ａ，５１ａ，５２ａ，５３ａ，５４ａ，５５ａ，５６ａ 溝
５ ゲート絶縁膜
６ ゲート電極
７，８ エクステンション領域
１０，２０，３０ パターン
１１，３４，４２，４５，５２，５５ 第１の素子分離構造
１２，３５，４３，４６，５３，５６ 第２の素子分離構造
１３ ライナー窒化膜
１４ 多孔質系シリコン酸化物（ＮＣＳ）
１５ ＨＤＰ酸化物
１６ 多結晶シリコンの酸化されたシリコン酸化物
２１，２３ シリコン酸化膜
２２ シリコン窒化膜
３１，３２ ソース／ドレイン領域
４７，５７ ダミー活性領域

Claims (8)

  1. 半導体基板上の素子分離領域に形成された溝内に絶縁物が充填されてなる素子分離構造と、
    前記素子分離構造により画定された第１の活性領域に形成された第１導電型素子と、
    前記素子分離構造により画定された第２の活性領域に形成された第２導電型素子と
    を含み、
    前記素子分離構造は、前記素子分離領域のうち、前記第２の活性領域の対向する一対の端面に隣接する領域である第１の素子分離領域には前記第２の活性領域に圧縮応力を与える第１の絶縁物が充填され、前記素子分離領域のうち、前記第１の素子分離領域以外の領域である第２の素子分離領域には前記第１及び第２の活性領域に引っ張り応力を与える第２の絶縁物のみが充填されており、
    前記第１の絶縁物は、前記第２の絶縁物と異なる絶縁物であって、前記第１の素子分離領域の下層部分を埋め込む下層絶縁物と、前記第１の素子分離領域の上層部分を埋め込む上層絶縁物とからなり、
    前記下層絶縁物と前記上層絶縁物とは、相異なる前記圧縮応力を与える絶縁物であることを特徴とする半導体装置。
  2. 前記第１導電型素子と前記第２導電型素子とが交互に並設されており、
    前記第２導電型素子と前記第１導電型素子との間の領域が前記第１の素子分離領域とされていることを特徴とする請求項１に記載の半導体装置。
  3. 複数の前記第１導電型素子が並設されてなる第１導電型素子群が形成されており、
    前記各第１導電型素子と前記第２導電型素子群とが前記半導体基板上でそれぞれ独立した部位に設けられてなり、
    前記各第２の活性領域を挟持するように前記第１の素子分離領域が形成されていることを特徴とする請求項１に記載の半導体装置。
  4. 前記各第２導電型素子の両端に、それぞれダミー活性領域が形成されていることを特徴とする請求項３に記載の半導体装置。
  5. 複数の前記第１導電型素子が並設されてなる第１導電型素子群と、
    複数の前記第２導電型素子が並設されてなる第２導電型素子群と
    が形成されており、
    前記第１導電型素子群と前記第２導電型素子群とが前記半導体基板上でそれぞれ独立した部位に設けられてなり、
    前記第２導電型素子群における前記各第２の活性領域を挟持するように前記第１の素子分離領域が形成されていることを特徴とする請求項１に記載の半導体装置。
  6. 前記第２導電型素子群の両端に、それぞれダミー活性領域が形成されていることを特徴とする請求項５に記載の半導体装置。
  7. 半導体基板上の素子分離領域に形成された素子分離構造により第１の活性領域及び第２の活性領域が画定されており、前記第１の活性領域に形成された第１導電型素子と、前記第２の活性領域に形成された第２導電型素子とを備えた半導体装置の製造方法であって、
    前記素子分離領域は、前記第２の活性領域の対向する一対の端面に隣接する領域である第１の素子分離領域と、前記第１の素子分離領域以外の領域である第２の素子分離領域とからなり、
    半導体基板の前記第２の素子分離領域に第１の溝を形成し、前記第１の溝内を前記第１及び第２の活性領域に引っ張り応力を与える第１の絶縁物で充填する工程と、
    半導体基板の前記第１の素子分離領域に第２の溝を形成し、前記第２の溝内を前記第２の活性領域に圧縮応力を与える第２の絶縁物で充填する工程と
    を含み、
    前記第１の絶縁物は、前記第２の絶縁物と異なる絶縁物であって、前記第１の素子分離領域の下層部分を埋め込む下層絶縁物と、前記第１の素子分離領域の上層部分を埋め込む上層絶縁物とからなり、
    前記下層絶縁物と前記上層絶縁物とは、相異なる前記圧縮応力を与える絶縁物であることを特徴とする半導体装置の製造方法。
  8. 半導体基板上の素子分離領域に形成された素子分離構造により第１の活性領域及び第２の活性領域が画定されており、前記第１の活性領域に形成された第１導電型素子と、前記第２の活性領域に形成された第２導電型素子とを備えた半導体装置の製造方法であって、
    前記素子分離領域は、前記第２の活性領域の対向する一対の端面に隣接する領域である第１の素子分離領域と、前記第１の素子分離領域以外の領域である第２の素子分離領域とからなり、
    半導体基板の前記素子分離領域に第１の溝を形成し、前記第１の溝内を前記第１及び第２の活性領域に引っ張り応力を与える第１の絶縁物で充填する工程と、
    前記第１の溝内に充填された前記引っ張り応力を与える絶縁物のうち、前記第１の素子分離領域に相当する部位に第２の溝を形成し、前記第２の溝内を前記第２の活性領域に圧縮応力を与える第２の絶縁物で充填する工程と
    を含み、
    前記第１の絶縁物は、前記第２の絶縁物と異なる絶縁物であって、前記第１の素子分離領域の下層部分を埋め込む下層絶縁物と、前記第１の素子分離領域の上層部分を埋め込む上層絶縁物とからなり、
    前記下層絶縁物と前記上層絶縁物とは、相異なる前記圧縮応力を与える絶縁物であることを特徴とする半導体装置の製造方法。
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