JP2004349549A - 半導体装置の製造方法 - Google Patents
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Abstract
【課題】デバイス間の干渉効果を抑制する半導体装置の製造方法を提供すること。
【解決手段】シリコン基板１１上のゲート電極１５間にシリコン層１８を形成する第１工程と、シリコン層１８上に酸化膜１９を形成する第２工程と、ゲート電極１５および酸化膜１９上にシリコン層２０を形成する第３工程と、シリコン層２０上に酸化膜２１を形成する第４工程と、酸化膜２１上に窒化膜２２を形成する第５工程と、窒化膜２２をマスクにしてシリコン層２０をエッチングし、シリコン層２０に貫通溝２３を形成する第６工程と、貫通溝２３に面するシリコン層２０表面に窒化膜２４を形成する第７工程と、シリコン層１８を除去する第８工程と、窒化膜２２、２４を除去する第９工程と、シリコン層２０に貫通溝２３部分をつなぎ合わせる第１０工程とからなる。
【選択図】 図１
【解決手段】シリコン基板１１上のゲート電極１５間にシリコン層１８を形成する第１工程と、シリコン層１８上に酸化膜１９を形成する第２工程と、ゲート電極１５および酸化膜１９上にシリコン層２０を形成する第３工程と、シリコン層２０上に酸化膜２１を形成する第４工程と、酸化膜２１上に窒化膜２２を形成する第５工程と、窒化膜２２をマスクにしてシリコン層２０をエッチングし、シリコン層２０に貫通溝２３を形成する第６工程と、貫通溝２３に面するシリコン層２０表面に窒化膜２４を形成する第７工程と、シリコン層１８を除去する第８工程と、窒化膜２２、２４を除去する第９工程と、シリコン層２０に貫通溝２３部分をつなぎ合わせる第１０工程とからなる。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は、半導体装置を構成するデバイス間の干渉効果を抑制した半導体装置の製造方法に関する。
【０００２】
【従来の技術】
集積回路などの半導体装置はますます高集積化している。それに伴い半導体装置を構成するデバイスも微細化している。このような微細化の進行で、半導体装置に要求されるスペックも厳しくなっている。また、デバイス特性上にも、微細化に特有な様々な問題が発生し、要求されるスペックを満たすことが難しくなっている。
【０００３】
微細化した場合の問題点の１つに、半導体装置を構成するデバイス間の干渉効果がある。たとえば微細化によってトランジスタなどのデバイス間の距離が小さくなると、１つのトランジスタの動作がそれに隣接する他のトランジスタに影響し、誤作動を引き起こす場合がある。このような干渉効果は、制御ゲートおよび浮遊ゲートなどを有するフラッシュメモリーなどで顕著に現れる。
【０００４】
従来の半導体装置では、デバイス間の干渉効果を抑制するために、空中配線構造を形成する方法、あるいは半導体基板中に空隙を形成する方法（たとえば非特許文献１参照）などが提案されている。
【０００５】
【非特許文献１】
Ｅｘｔｅｎｄｅｄ Ａｂｓｔｒａｃｔ ｏｆ Ｉｎｔ．Ｅｌｅｃ．Ｄｅｖｉｃｅｓ Ｍｅｅｔ．（ＩＥＥＥ）ｐ５１７（１９９９）
【０００６】
【発明が解決しようとする課題】
従来の半導体装置、たとえばトランジスタなどの多数のデバイスから構成されている半導体装置は、干渉効果を抑制するために、隣接するトランジスタ間を絶縁膜で分離する方法が採用されている。この方法は、層間絶縁膜の誘電率が小さいほど効果が大きい。理想的な誘電率は１で、たとえばトランジスタ間になにもない空隙を設ければよいことになる。
【０００７】
そこで、トランジスタ間に空隙を設ける方法として、従来、空中配線構造を形成する方法や半導体基板中に空隙を形成する方法などが提案されている。
【０００８】
しかし、前者の方法は、ほとんどの場合が、従来の半導体装置の製造方法とは大きく相違する特殊な方法であるため、実現が困難である。後者の方法は、１０００℃以上の高温での処理が必要とされ、デバイスの特性を劣化させるという問題がある。
【０００９】
本発明は、上記した欠点を解決し、デバイス間の干渉効果を抑制する半導体装置の製造方法を提供することを目的とする。
【００１０】
【課題を解決するための手段】
本発明の半導体装置の製造方法は、半導体基板上のデバイス要素間に第１半導体層を形成する第１工程と、前記第１半導体層上に第１絶縁膜を形成する第２工程と、前記デバイス要素上および前記第１半導体層上に第２半導体層を形成する第３工程と、前記第２半導体層上に第２絶縁膜を形成する第４工程と、前記第２絶縁膜上に第３絶縁膜を形成する第５工程と、前記第３絶縁膜をマスクにして前記第２半導体層をエッチングし、前記第２半導体層に貫通溝を形成する第６工程と、前記貫通溝に面する前記第２半導体層上に第４絶縁膜を形成する第７工程と、前記第１半導体層を除去する第８工程と、前記第３絶縁膜および前記第４絶縁膜を除去する第９工程と、前記第２半導体層中の前記貫通溝部分をつなぎ合わせる第１０工程とからなることを特徴とする。
【００１１】
【発明の実施の形態】
本発明の第１実施形態について、ＭＯＳＦＥＴを例にとり図１の工程図を参照して説明する。図１はＭＯＳＦＥＴを構成する２つのトランジスタ構造部分が示されている。
【００１２】
まず、図１（ａ）に示すように、半導体基板たとえばシリコン基板１１の一部に高濃度拡散層領域、たとえばソース拡散層領域１２およびドレイン拡散層領域１３を形成する。また、シリコン基板１１上に、トランジスタを構成するデバイス要素を形成する。たとえばゲート絶縁膜１４を形成し、ゲート絶縁膜１４上にゲート電極１５を形成する。ゲート電極１５は、たとえば絶縁膜１６で被覆され、不純物がドープされたシリコンなどの半導体層で形成される。ゲート電極１５の側壁部分は絶縁膜、たとえば窒化膜１７で被覆される。
【００１３】
次に、図１（ｂ）に示すように、たとえばゲート絶縁膜１４上で、かつゲート電極１５に挟まれた領域に、半導体層たとえばシリコン層１８を形成する。シリコン層１８は、たとえばシリコン基板１１上に所定の厚さのシリコン層を形成し、その後、エッチングなどによって所望の厚さに形成する。このとき、シリコン層１８の厚さはゲート電極１５の高さよりも低い高さに設定される。
【００１４】
次に、図１（ｃ）に示すように、シリコン層１８上に絶縁膜、たとえば酸化膜１９を形成する。酸化膜１９は別に形成してもよく、あるいはシリコン層１８の表面を酸化して形成することもできる。
【００１５】
次に、図１（ｄ）に示すように、ゲート電極１５および酸化膜１９などの上方に半導体層、たとえばポリシリコン層２０を堆積する。また、シリコン層２０上に絶縁膜、たとえば酸化膜２１を形成する。酸化膜２１は、たとえばシリコン層２０の表面を酸化して形成する。このとき、シリコン層１８とゲート電極１５の高さが相違するため、ゲート電極１５上方の酸化膜２１の方がシリコン層１８上方の酸化膜２１よりも高くなり、酸化膜２１に段差２１ａが生じる。
【００１６】
次に、図１（ｅ）に示すように、段差２１ａを利用して、段差２１ａの側壁部分に絶縁膜、たとえば側壁窒化膜２２を形成する。その後、側壁窒化膜２２をマスクにして、シリコン層２０をエッチングし、シリコン層１８の図示上方に位置するシリコン層２０部分に、シリコン層２０を貫通する貫通溝２３を形成する。このとき、ゲート電極１５の側壁部分に形成されている窒化膜１７の近傍に、酸化膜１９の一部が残る。しかし、エッチング条件によっては、酸化膜１９が剥離し残らない場合もある。
【００１７】
次に、図１（ｆ）に示すように、貫通溝２３に面するシリコン層２０上、すなわちその内側表面に絶縁膜、たとえば窒化膜２４を形成する。窒化膜２４は、たとえばシリコン層２０の表面を窒化して形成する。
【００１８】
次に、図１（ｇ）に示すように、貫通溝２３を利用した等方的エッチングでシリコン層１８を除去し、ゲート電極１５間に何もない空隙２５を形成する。この場合、窒化膜２４の存在でオーバーエッチングが抑制される。たとえば窒化膜２４内側のシリコン層２０のエッチングが防止される。
【００１９】
次に、図１（ｈ）に示すように、窒化膜２２、２４を剥離する。
【００２０】
次に、図１（ｉ）に示すように、水素雰囲気中の熱工程により、シリコン層２０の貫通溝２３部分をつなぎ合わせる。つなぎ合わせは、たとえば貫通溝２３に面するシリコン層２０表面が溶解し、流動化することによって行われる。このとき、シリコン層１８を除去した部分、つまりトランジスタのゲート電極１５間に、たとえば上方が閉じられた空隙２５が形成される。
【００２１】
次に、図１（ｉ）に示す構造の表面をＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）により平坦化し、図１（ｊ）に示す構造を得る。このとき、平坦化したシリコン層２６の厚さはなるべく薄くなるようにする。
【００２２】
次に、図１（ｋ）に示すように、シリコン層２６を酸化し、酸化膜２７を形成する。シリコン層２６がそのまま存在すると、デバイス特性を劣化させる原因になるため、シリコン層２６を酸化する。
【００２３】
上記の工程では、ゲート電極１５の側壁部分に窒化膜１７を形成している。この場合、たとえば隣接するゲート電極側方向における窒化膜１７の厚さを、窒化膜２２および窒化膜２４の厚さよりも厚くする。各窒化膜１７、２２、２４の厚さをこのような関係に設定することにより、図１（ｈ）の工程で、窒化膜２２、２４を除去した場合に、ゲート電極１５の側壁部分に窒化膜１７が残される。
【００２４】
ところで、図１（ｉ）の工程、たとえばシリコン層２０の貫通溝２３部分をつなぎ合わせる工程では、水素雰囲気における熱工程の温度および拡散時間と貫通溝２３の大きさとの関係が重要になる。この関係は図２の符号Ｐ、Ｑ、Ｒで示され、以下に説明する手順で導かれる。
【００２５】
まず、溶解したシリコン原子の拡散係数は（１）式で表される。
【００２６】
Ｄ＝Ｄ０ ｅ−Ｅａ／ｋＴ…（１）
ここで、文献（Ｍ．Ｅ．Ｋｅｅｆｅ ｅｔ ａｌ．，：Ｊ．Ｐｈｙｓ．Ｃｈｅｍ．Ｓｏｌｉｄｓ，Ｖｏｌ．５５，ｐ．９６５，１９９４）
によれば、Ｄ０ ＝０．１ｍ２ ｓ−１、Ｅａ＝２．３ｅＶとなっている。また、埋めることのできる穴の大きさは、シリコン原子の拡散長に比例することが知られている。すなわち、比例係数をｋとすると、
穴の大きさ＝ｋ・２√Ｄｔ…（２）
で表される。
【００２７】
また、１１００℃、１０分で０．４μｍの穴が埋まることが知られている。この事実から（２）式の比例係数ｋが抽出され、図２の符号Ｐ、Ｑ、Ｒの関係が得られる。図２の横軸は温度（℃）、縦軸は穴の大きさ（μｍ）で、符号Ｐ、Ｑ、Ｒはそれぞれ、拡散時間が２０分、１０分、５分の場合である。
【００２８】
図２の関係から、埋めることのできる穴の大きさは、温度や時間によって決まることがわかる。したがって、穴の大きさがそれほど大きくない場合は、温度が高くなくても、拡散時間を長くすれば穴を埋めることができる。たとえば０．０５μｍの穴を埋める場合、図２の関係から、拡散時間を２０分とすれば、およそ８００℃の温度で穴が埋まる。
【００２９】
上記の実施形態の場合、シリコン基板１１にソース拡散層領域１２およびドレイン拡散層領域１３が既に形成されている。したがって、温度はなるべく低い方がよく、また、貫通溝２３の大きさは小さい方が望ましい。
【００３０】
上記した方法によれば、図１（ｅ）〜（ｇ）の工程で説明したように、窒化膜２２をマスクにしてシリコン層２０をエッチングして貫通溝２３を形成している。そのため、制御性よく貫通溝を形成でき、貫通溝の大きさを小さくできる。したがって、熱工程の温度を低くでき、高温処理した場合に問題となるデバイス特性の劣化などが防止される。
【００３１】
上記した構成によれば、シリコン層１８を除去した部分、つまりトランジスタのゲート電極１５間に空隙２５が存在し、トランジスタ間の干渉効果を抑制した半導体装置が得られる。
【００３２】
次に、本発明の第２実施形態について図３の工程図を参照して説明する。図３は、図１に対応する部分に同じ符号を付し、重複する説明を一部省略する。
【００３３】
この実施形態の場合、図３（ａ）〜（ｉ）の工程は、図１（ａ）〜（ｉ）と同じであるため、図３（ａ）〜（ｉ）についてはその主要部分に符号を付記し、以下、図３（ｊ）〜（ｌ）の工程について説明する。
【００３４】
図３（ｊ）に示すように、シリコン層２０にイオン注入し、シリコン基板１１と相違する導電型の高濃度拡散層領域、たとえばソース拡散層領域３１およびドレイン拡散層領域３２を形成する。
【００３５】
次に、図３（ｋ）に示すように、シリコン層２０の表面をＣＭＰにより平坦化する。
【００３６】
次に、図３（ｌ）に示すように、通常の半導体装置の製造プロセスにより、シリコン層２０上に、トランジスタを構成するその一部要素を形成する。たとえばシリコン層２０上にゲート絶縁膜３３を形成し、ゲート絶縁膜３３上にゲート電極３４を形成する。ゲート電極３４は絶縁膜３５で被覆され、側壁部分は絶縁膜、たとえば窒化膜３６で被覆される。
【００３７】
その後、図３（ａ）〜（ｊ）と同様の手順により、ゲート電極３４間に空隙３７をもつトランジスタ構造が形成される。
【００３８】
上記の製造工程を繰り返すことにより、トランジスタなど多数のデバイスを３次元的に配置した半導体装置を形成できる。
【００３９】
上記した構成によれば、３次元的に配置されたトランジスタのゲート電極１５、３４間にそれぞれ空隙２５、３７が形成され、トランジスタ間の干渉効果を抑制した半導体装置が実現される。
【００４０】
次に、本発明の第３実施形態について図４の工程図を参照して説明する。図４は、図１および図３に対応する部分に同じ符号を付し、重複する説明を一部省略する。
【００４１】
この実施形態の場合、図４（ａ）〜（ｉ）の工程は、図１および図３の（ａ）〜（ｉ）と同じであるため、図４（ａ）〜（ｉ）についてはその主要部分に符号を付記し、以下、図４（ｊ）〜（ｌ）の工程について説明する。
【００４２】
図４（ｊ）に示すように、シリコン層２０の表面を平坦化する。
【００４３】
次に、図４（ｋ）に示すように、通常の半導体装置の製造プロセスにより、シリコン層２０上に、トランジスタを構成するその一部要素を形成する。たとえばシリコン層２０上にゲート絶縁膜３３を形成し、ゲート絶縁膜３３上にゲート電極３４を形成する。また、ゲート電極３４を絶縁膜３５で被覆し、側壁部分を絶縁膜たとえば窒化膜３６で被覆する。
【００４４】
次に、図４（ｌ）に示すように、シリコン層２０にイオン注入し、シリコン基板１１と相違する導電型の高濃度拡散層領域、たとえばソース拡散層領域３１およびドレイン拡散層領域３２を形成する。
【００４５】
その後、図３（ａ）〜（ｊ）と同様の手順により、ゲート電極３４間に空隙３７をもつトランジスタ構造が形成される。
【００４６】
上記の製造工程を繰り返すことにより、トランジスタ構造を３次元的に配置した半導体装置を形成できる。
【００４７】
上記した構成によれば、３次元的に配置した各トランジスタのゲート電極１５、３４間にそれぞれ空隙２５、３７が形成され、トランジスタ間の干渉効果を抑制した半導体装置が実現される。
【００４８】
以上説明した第１〜第３の実施形態は、半導体装置を構成するデバイスがＭＯＳＦＥＴ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）の場合で説明している。しかし、この発明は、ＭＯＳＦＥＴに限らず、他のトランジスタ構造にも適用できる。
【００４９】
次に、本発明の第４実施形態について、フラッシュメモリーを例にとり図５の概略構造図を参照して説明する。第４実施形態は、第１実施形態で説明した方法を適用した場合で、ゲート電極構造部分を除いて図１で説明したと同様の工程で製造される。
【００５０】
まず、シリコン基板５１の一部に、ソース拡散層領域あるいはドレイン拡散層領域として機能する複数の高濃度拡散層５２を形成し、またシリコン基板５１上にトランジスタなどのデバイス要素を形成する。たとえば、シリコン基板５１上にゲート絶縁膜５３を形成し、ゲート絶縁膜５３上に、複数対の浮遊ゲート５４および制御ゲート５５を所定間隔に形成する。図示上下の浮遊ゲート５４および制御ゲート５５間に絶縁膜５６が挟まれ、浮遊ゲート５４および制御ゲート５５は絶縁膜５７で被覆されている。また、浮遊ゲート５４および制御ゲート５５の側壁部分は絶縁膜５８で被覆される。そして、図１（ａ）〜（ｊ）で説明した第１実施形態と同様の方法で、浮遊ゲート５４間および制御ゲート５５間に空隙５９を形成する。
【００５１】
この場合、図の左から順に第１〜第３のトランジスタＡ〜Ｃが形成される。そして、たとえば図示左端の高濃度拡散層５２に第１電源６０１からソース電圧が供給され、図示右端の高濃度拡散層５２に第２電源６０２からドレイン電圧が供給される。
【００５２】
上記した構成の場合も、トランジスタの浮遊ゲート５４や制御ゲート５５間に空隙５９が形成され、トランジスタ間の干渉効果が抑制される。
【００５３】
ここで、図５に示すようなトランジスタ間に空隙が存在する発明構造、および、図６に示すようなトランジスタ間が酸化膜６１で満たされている従来構造の干渉効果について、図７を参照して説明する。図６は、図５に対応する部分に同じ符号を付し重複する説明を省略する。図７の横軸はセル間距離（ｕｍ）、縦軸は浮遊ゲートの電圧（Ｖ）である。
【００５４】
たとえば第２トランジスタＢの制御ゲート５５に２０Ｖを印加し、その両側の第１および第３トランジスタＡ、Ｃの制御ゲート５５に５Ｖを印加した場合について考える。
【００５５】
このとき、図６の従来構造の場合、図７の符号Ｓに示すように、第２トランジスタＢの浮遊ゲート５４の電圧Ｖ２は、トランジスタ間の距離が減少すると増大する。これは、以下のような理由によると考えられる。
【００５６】
トランジスタ間の距離が大きい場合は、第２トランジスタＢと第１、第３トランジスタＡ、Ｃとの間にほとんど干渉がないため、第２トランジスタＢの浮遊ゲート５４の電圧Ｖ２は制御ゲート５５との容量結合によってのみ増大する。
【００５７】
逆に、トランジスタ間の距離が小さくなると、第２トランジスタＢと第１、第３トランジスタＡ、Ｃとの間の干渉効果が大きくなる。その結果、第２トランジスタＢの浮遊ゲート５４の電圧上昇に引きずられて、第１、第３トランジスタＡ、Ｃの浮遊ゲート５４の電圧が上昇する。この電圧上昇に引きずられて、さらに第２トランジスタＢの浮遊ゲート５４の電圧が上昇する。
【００５８】
一方、図５の発明構造の場合は、第２トランジスタＢの浮遊ゲート５４の電圧上昇が小さいため、図７の符号Ｔに示すように、トランジスタ間の干渉効果が抑制される。
【００５９】
次に、本発明の第５実施形態として、フラッシュメモリーを例にとり図８の概略構造図を参照して説明する。図８は、図５に対応する部分に同じ符号を付し、重複する説明を一部省略する。
【００６０】
第５実施形態は、第２実施形態で説明した方法を適用した場合で、ゲート電極構造部分を除いて図３で説明したと同様の工程で製造される。たとえば、第１〜第３のトランジスタＡ〜Ｃ上に形成したシリコン層８１にイオン注入し、シリコン基板５１と相違する導電型の高濃度拡散層領域、つまりソース拡散層領域あるいはドレイン拡散層領域として機能する複数の高濃度拡散層８２を形成する。
【００６１】
その後、シリコン層８１上にトランジスタ要素を形成する。たとえば、シリコン層８１上にゲート絶縁膜８３を形成し、ゲート絶縁膜８３上に、複数対の浮遊ゲート８４および制御ゲート８５を所定間隔に形成する。図示上下の浮遊ゲート８４および制御ゲート８５間に絶縁膜８６が挟まれ、浮遊ゲート８４および制御ゲート８５は絶縁膜８７で被覆される。また、浮遊ゲート８４および制御ゲート８５の側壁部分を窒化膜などの絶縁膜８８で被覆する。
【００６２】
そして、第２実施形態で説明したと同様の方法で、隣接するトランジスタの浮遊ゲート８４間および制御ゲート８５間に空隙８９を形成する。
【００６３】
上記の製造工程を繰り返すことにより、トランジスタ構造を３次元的に配置したフラッシュメモリーが形成される。
【００６４】
上記した構成の場合も、それぞれの浮遊ゲート間および制御ゲート間に空隙が存在し、デバイス間の干渉効果を抑制した半導体装置が実現される。
【００６５】
上記した構成によれば、多数のデバイスから構成された半導体装置を製造する場合に、デバイス間の干渉効果を抑制した半導体装置の製造方法を提供できる。また、多数のデバイスを３次元的に配置した構造で、デバイス間の干渉効果を抑制した半導体装置の製造方法を提供できる。
【００６６】
【発明の効果】
本発明によれば、デバイス間の干渉効果を抑制した半導体装置の製造方法を実現できる。
【図面の簡単な説明】
【図１】本発明の第１実施形態を説明するための工程図である。
【図２】本発明に係るシリコン層の溝部分をつなぎ合わせる工程を説明するための特性図である。
【図３】本発明の第２実施形態を説明するための工程図である。
【図４】本発明の第３実施形態を説明するための工程図である。
【図５】本発明の第４実施形態を説明するための概略構造図である。
【図６】本発明と対比するために示した従来の半導体装置の概略構造図である。
【図７】本発明の第４実施形態におけるトランジスタ間の干渉効果を説明する特性図である。
【図８】本発明の第５実施形態を説明するための概略構造図である。
【符号の説明】
１１…シリコン基板
１２…ソース拡散層領域
１３…ドレイン拡散層領域
１４…ゲート絶縁膜
１５…ゲート電極
１６…絶縁膜
１７…窒化膜
１８…シリコン層
１９…酸化膜
２０…シリコン層
２１…酸化膜
２２…窒化膜
２３…貫通溝
２４…窒化膜
２５…空隙
２６…平坦化したシリコン層
２７…酸化膜
【発明の属する技術分野】
本発明は、半導体装置を構成するデバイス間の干渉効果を抑制した半導体装置の製造方法に関する。
【０００２】
【従来の技術】
集積回路などの半導体装置はますます高集積化している。それに伴い半導体装置を構成するデバイスも微細化している。このような微細化の進行で、半導体装置に要求されるスペックも厳しくなっている。また、デバイス特性上にも、微細化に特有な様々な問題が発生し、要求されるスペックを満たすことが難しくなっている。
【０００３】
微細化した場合の問題点の１つに、半導体装置を構成するデバイス間の干渉効果がある。たとえば微細化によってトランジスタなどのデバイス間の距離が小さくなると、１つのトランジスタの動作がそれに隣接する他のトランジスタに影響し、誤作動を引き起こす場合がある。このような干渉効果は、制御ゲートおよび浮遊ゲートなどを有するフラッシュメモリーなどで顕著に現れる。
【０００４】
従来の半導体装置では、デバイス間の干渉効果を抑制するために、空中配線構造を形成する方法、あるいは半導体基板中に空隙を形成する方法（たとえば非特許文献１参照）などが提案されている。
【０００５】
【非特許文献１】
Ｅｘｔｅｎｄｅｄ Ａｂｓｔｒａｃｔ ｏｆ Ｉｎｔ．Ｅｌｅｃ．Ｄｅｖｉｃｅｓ Ｍｅｅｔ．（ＩＥＥＥ）ｐ５１７（１９９９）
【０００６】
【発明が解決しようとする課題】
従来の半導体装置、たとえばトランジスタなどの多数のデバイスから構成されている半導体装置は、干渉効果を抑制するために、隣接するトランジスタ間を絶縁膜で分離する方法が採用されている。この方法は、層間絶縁膜の誘電率が小さいほど効果が大きい。理想的な誘電率は１で、たとえばトランジスタ間になにもない空隙を設ければよいことになる。
【０００７】
そこで、トランジスタ間に空隙を設ける方法として、従来、空中配線構造を形成する方法や半導体基板中に空隙を形成する方法などが提案されている。
【０００８】
しかし、前者の方法は、ほとんどの場合が、従来の半導体装置の製造方法とは大きく相違する特殊な方法であるため、実現が困難である。後者の方法は、１０００℃以上の高温での処理が必要とされ、デバイスの特性を劣化させるという問題がある。
【０００９】
本発明は、上記した欠点を解決し、デバイス間の干渉効果を抑制する半導体装置の製造方法を提供することを目的とする。
【００１０】
【課題を解決するための手段】
本発明の半導体装置の製造方法は、半導体基板上のデバイス要素間に第１半導体層を形成する第１工程と、前記第１半導体層上に第１絶縁膜を形成する第２工程と、前記デバイス要素上および前記第１半導体層上に第２半導体層を形成する第３工程と、前記第２半導体層上に第２絶縁膜を形成する第４工程と、前記第２絶縁膜上に第３絶縁膜を形成する第５工程と、前記第３絶縁膜をマスクにして前記第２半導体層をエッチングし、前記第２半導体層に貫通溝を形成する第６工程と、前記貫通溝に面する前記第２半導体層上に第４絶縁膜を形成する第７工程と、前記第１半導体層を除去する第８工程と、前記第３絶縁膜および前記第４絶縁膜を除去する第９工程と、前記第２半導体層中の前記貫通溝部分をつなぎ合わせる第１０工程とからなることを特徴とする。
【００１１】
【発明の実施の形態】
本発明の第１実施形態について、ＭＯＳＦＥＴを例にとり図１の工程図を参照して説明する。図１はＭＯＳＦＥＴを構成する２つのトランジスタ構造部分が示されている。
【００１２】
まず、図１（ａ）に示すように、半導体基板たとえばシリコン基板１１の一部に高濃度拡散層領域、たとえばソース拡散層領域１２およびドレイン拡散層領域１３を形成する。また、シリコン基板１１上に、トランジスタを構成するデバイス要素を形成する。たとえばゲート絶縁膜１４を形成し、ゲート絶縁膜１４上にゲート電極１５を形成する。ゲート電極１５は、たとえば絶縁膜１６で被覆され、不純物がドープされたシリコンなどの半導体層で形成される。ゲート電極１５の側壁部分は絶縁膜、たとえば窒化膜１７で被覆される。
【００１３】
次に、図１（ｂ）に示すように、たとえばゲート絶縁膜１４上で、かつゲート電極１５に挟まれた領域に、半導体層たとえばシリコン層１８を形成する。シリコン層１８は、たとえばシリコン基板１１上に所定の厚さのシリコン層を形成し、その後、エッチングなどによって所望の厚さに形成する。このとき、シリコン層１８の厚さはゲート電極１５の高さよりも低い高さに設定される。
【００１４】
次に、図１（ｃ）に示すように、シリコン層１８上に絶縁膜、たとえば酸化膜１９を形成する。酸化膜１９は別に形成してもよく、あるいはシリコン層１８の表面を酸化して形成することもできる。
【００１５】
次に、図１（ｄ）に示すように、ゲート電極１５および酸化膜１９などの上方に半導体層、たとえばポリシリコン層２０を堆積する。また、シリコン層２０上に絶縁膜、たとえば酸化膜２１を形成する。酸化膜２１は、たとえばシリコン層２０の表面を酸化して形成する。このとき、シリコン層１８とゲート電極１５の高さが相違するため、ゲート電極１５上方の酸化膜２１の方がシリコン層１８上方の酸化膜２１よりも高くなり、酸化膜２１に段差２１ａが生じる。
【００１６】
次に、図１（ｅ）に示すように、段差２１ａを利用して、段差２１ａの側壁部分に絶縁膜、たとえば側壁窒化膜２２を形成する。その後、側壁窒化膜２２をマスクにして、シリコン層２０をエッチングし、シリコン層１８の図示上方に位置するシリコン層２０部分に、シリコン層２０を貫通する貫通溝２３を形成する。このとき、ゲート電極１５の側壁部分に形成されている窒化膜１７の近傍に、酸化膜１９の一部が残る。しかし、エッチング条件によっては、酸化膜１９が剥離し残らない場合もある。
【００１７】
次に、図１（ｆ）に示すように、貫通溝２３に面するシリコン層２０上、すなわちその内側表面に絶縁膜、たとえば窒化膜２４を形成する。窒化膜２４は、たとえばシリコン層２０の表面を窒化して形成する。
【００１８】
次に、図１（ｇ）に示すように、貫通溝２３を利用した等方的エッチングでシリコン層１８を除去し、ゲート電極１５間に何もない空隙２５を形成する。この場合、窒化膜２４の存在でオーバーエッチングが抑制される。たとえば窒化膜２４内側のシリコン層２０のエッチングが防止される。
【００１９】
次に、図１（ｈ）に示すように、窒化膜２２、２４を剥離する。
【００２０】
次に、図１（ｉ）に示すように、水素雰囲気中の熱工程により、シリコン層２０の貫通溝２３部分をつなぎ合わせる。つなぎ合わせは、たとえば貫通溝２３に面するシリコン層２０表面が溶解し、流動化することによって行われる。このとき、シリコン層１８を除去した部分、つまりトランジスタのゲート電極１５間に、たとえば上方が閉じられた空隙２５が形成される。
【００２１】
次に、図１（ｉ）に示す構造の表面をＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）により平坦化し、図１（ｊ）に示す構造を得る。このとき、平坦化したシリコン層２６の厚さはなるべく薄くなるようにする。
【００２２】
次に、図１（ｋ）に示すように、シリコン層２６を酸化し、酸化膜２７を形成する。シリコン層２６がそのまま存在すると、デバイス特性を劣化させる原因になるため、シリコン層２６を酸化する。
【００２３】
上記の工程では、ゲート電極１５の側壁部分に窒化膜１７を形成している。この場合、たとえば隣接するゲート電極側方向における窒化膜１７の厚さを、窒化膜２２および窒化膜２４の厚さよりも厚くする。各窒化膜１７、２２、２４の厚さをこのような関係に設定することにより、図１（ｈ）の工程で、窒化膜２２、２４を除去した場合に、ゲート電極１５の側壁部分に窒化膜１７が残される。
【００２４】
ところで、図１（ｉ）の工程、たとえばシリコン層２０の貫通溝２３部分をつなぎ合わせる工程では、水素雰囲気における熱工程の温度および拡散時間と貫通溝２３の大きさとの関係が重要になる。この関係は図２の符号Ｐ、Ｑ、Ｒで示され、以下に説明する手順で導かれる。
【００２５】
まず、溶解したシリコン原子の拡散係数は（１）式で表される。
【００２６】
Ｄ＝Ｄ０ ｅ−Ｅａ／ｋＴ…（１）
ここで、文献（Ｍ．Ｅ．Ｋｅｅｆｅ ｅｔ ａｌ．，：Ｊ．Ｐｈｙｓ．Ｃｈｅｍ．Ｓｏｌｉｄｓ，Ｖｏｌ．５５，ｐ．９６５，１９９４）
によれば、Ｄ０ ＝０．１ｍ２ ｓ−１、Ｅａ＝２．３ｅＶとなっている。また、埋めることのできる穴の大きさは、シリコン原子の拡散長に比例することが知られている。すなわち、比例係数をｋとすると、
穴の大きさ＝ｋ・２√Ｄｔ…（２）
で表される。
【００２７】
また、１１００℃、１０分で０．４μｍの穴が埋まることが知られている。この事実から（２）式の比例係数ｋが抽出され、図２の符号Ｐ、Ｑ、Ｒの関係が得られる。図２の横軸は温度（℃）、縦軸は穴の大きさ（μｍ）で、符号Ｐ、Ｑ、Ｒはそれぞれ、拡散時間が２０分、１０分、５分の場合である。
【００２８】
図２の関係から、埋めることのできる穴の大きさは、温度や時間によって決まることがわかる。したがって、穴の大きさがそれほど大きくない場合は、温度が高くなくても、拡散時間を長くすれば穴を埋めることができる。たとえば０．０５μｍの穴を埋める場合、図２の関係から、拡散時間を２０分とすれば、およそ８００℃の温度で穴が埋まる。
【００２９】
上記の実施形態の場合、シリコン基板１１にソース拡散層領域１２およびドレイン拡散層領域１３が既に形成されている。したがって、温度はなるべく低い方がよく、また、貫通溝２３の大きさは小さい方が望ましい。
【００３０】
上記した方法によれば、図１（ｅ）〜（ｇ）の工程で説明したように、窒化膜２２をマスクにしてシリコン層２０をエッチングして貫通溝２３を形成している。そのため、制御性よく貫通溝を形成でき、貫通溝の大きさを小さくできる。したがって、熱工程の温度を低くでき、高温処理した場合に問題となるデバイス特性の劣化などが防止される。
【００３１】
上記した構成によれば、シリコン層１８を除去した部分、つまりトランジスタのゲート電極１５間に空隙２５が存在し、トランジスタ間の干渉効果を抑制した半導体装置が得られる。
【００３２】
次に、本発明の第２実施形態について図３の工程図を参照して説明する。図３は、図１に対応する部分に同じ符号を付し、重複する説明を一部省略する。
【００３３】
この実施形態の場合、図３（ａ）〜（ｉ）の工程は、図１（ａ）〜（ｉ）と同じであるため、図３（ａ）〜（ｉ）についてはその主要部分に符号を付記し、以下、図３（ｊ）〜（ｌ）の工程について説明する。
【００３４】
図３（ｊ）に示すように、シリコン層２０にイオン注入し、シリコン基板１１と相違する導電型の高濃度拡散層領域、たとえばソース拡散層領域３１およびドレイン拡散層領域３２を形成する。
【００３５】
次に、図３（ｋ）に示すように、シリコン層２０の表面をＣＭＰにより平坦化する。
【００３６】
次に、図３（ｌ）に示すように、通常の半導体装置の製造プロセスにより、シリコン層２０上に、トランジスタを構成するその一部要素を形成する。たとえばシリコン層２０上にゲート絶縁膜３３を形成し、ゲート絶縁膜３３上にゲート電極３４を形成する。ゲート電極３４は絶縁膜３５で被覆され、側壁部分は絶縁膜、たとえば窒化膜３６で被覆される。
【００３７】
その後、図３（ａ）〜（ｊ）と同様の手順により、ゲート電極３４間に空隙３７をもつトランジスタ構造が形成される。
【００３８】
上記の製造工程を繰り返すことにより、トランジスタなど多数のデバイスを３次元的に配置した半導体装置を形成できる。
【００３９】
上記した構成によれば、３次元的に配置されたトランジスタのゲート電極１５、３４間にそれぞれ空隙２５、３７が形成され、トランジスタ間の干渉効果を抑制した半導体装置が実現される。
【００４０】
次に、本発明の第３実施形態について図４の工程図を参照して説明する。図４は、図１および図３に対応する部分に同じ符号を付し、重複する説明を一部省略する。
【００４１】
この実施形態の場合、図４（ａ）〜（ｉ）の工程は、図１および図３の（ａ）〜（ｉ）と同じであるため、図４（ａ）〜（ｉ）についてはその主要部分に符号を付記し、以下、図４（ｊ）〜（ｌ）の工程について説明する。
【００４２】
図４（ｊ）に示すように、シリコン層２０の表面を平坦化する。
【００４３】
次に、図４（ｋ）に示すように、通常の半導体装置の製造プロセスにより、シリコン層２０上に、トランジスタを構成するその一部要素を形成する。たとえばシリコン層２０上にゲート絶縁膜３３を形成し、ゲート絶縁膜３３上にゲート電極３４を形成する。また、ゲート電極３４を絶縁膜３５で被覆し、側壁部分を絶縁膜たとえば窒化膜３６で被覆する。
【００４４】
次に、図４（ｌ）に示すように、シリコン層２０にイオン注入し、シリコン基板１１と相違する導電型の高濃度拡散層領域、たとえばソース拡散層領域３１およびドレイン拡散層領域３２を形成する。
【００４５】
その後、図３（ａ）〜（ｊ）と同様の手順により、ゲート電極３４間に空隙３７をもつトランジスタ構造が形成される。
【００４６】
上記の製造工程を繰り返すことにより、トランジスタ構造を３次元的に配置した半導体装置を形成できる。
【００４７】
上記した構成によれば、３次元的に配置した各トランジスタのゲート電極１５、３４間にそれぞれ空隙２５、３７が形成され、トランジスタ間の干渉効果を抑制した半導体装置が実現される。
【００４８】
以上説明した第１〜第３の実施形態は、半導体装置を構成するデバイスがＭＯＳＦＥＴ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）の場合で説明している。しかし、この発明は、ＭＯＳＦＥＴに限らず、他のトランジスタ構造にも適用できる。
【００４９】
次に、本発明の第４実施形態について、フラッシュメモリーを例にとり図５の概略構造図を参照して説明する。第４実施形態は、第１実施形態で説明した方法を適用した場合で、ゲート電極構造部分を除いて図１で説明したと同様の工程で製造される。
【００５０】
まず、シリコン基板５１の一部に、ソース拡散層領域あるいはドレイン拡散層領域として機能する複数の高濃度拡散層５２を形成し、またシリコン基板５１上にトランジスタなどのデバイス要素を形成する。たとえば、シリコン基板５１上にゲート絶縁膜５３を形成し、ゲート絶縁膜５３上に、複数対の浮遊ゲート５４および制御ゲート５５を所定間隔に形成する。図示上下の浮遊ゲート５４および制御ゲート５５間に絶縁膜５６が挟まれ、浮遊ゲート５４および制御ゲート５５は絶縁膜５７で被覆されている。また、浮遊ゲート５４および制御ゲート５５の側壁部分は絶縁膜５８で被覆される。そして、図１（ａ）〜（ｊ）で説明した第１実施形態と同様の方法で、浮遊ゲート５４間および制御ゲート５５間に空隙５９を形成する。
【００５１】
この場合、図の左から順に第１〜第３のトランジスタＡ〜Ｃが形成される。そして、たとえば図示左端の高濃度拡散層５２に第１電源６０１からソース電圧が供給され、図示右端の高濃度拡散層５２に第２電源６０２からドレイン電圧が供給される。
【００５２】
上記した構成の場合も、トランジスタの浮遊ゲート５４や制御ゲート５５間に空隙５９が形成され、トランジスタ間の干渉効果が抑制される。
【００５３】
ここで、図５に示すようなトランジスタ間に空隙が存在する発明構造、および、図６に示すようなトランジスタ間が酸化膜６１で満たされている従来構造の干渉効果について、図７を参照して説明する。図６は、図５に対応する部分に同じ符号を付し重複する説明を省略する。図７の横軸はセル間距離（ｕｍ）、縦軸は浮遊ゲートの電圧（Ｖ）である。
【００５４】
たとえば第２トランジスタＢの制御ゲート５５に２０Ｖを印加し、その両側の第１および第３トランジスタＡ、Ｃの制御ゲート５５に５Ｖを印加した場合について考える。
【００５５】
このとき、図６の従来構造の場合、図７の符号Ｓに示すように、第２トランジスタＢの浮遊ゲート５４の電圧Ｖ２は、トランジスタ間の距離が減少すると増大する。これは、以下のような理由によると考えられる。
【００５６】
トランジスタ間の距離が大きい場合は、第２トランジスタＢと第１、第３トランジスタＡ、Ｃとの間にほとんど干渉がないため、第２トランジスタＢの浮遊ゲート５４の電圧Ｖ２は制御ゲート５５との容量結合によってのみ増大する。
【００５７】
逆に、トランジスタ間の距離が小さくなると、第２トランジスタＢと第１、第３トランジスタＡ、Ｃとの間の干渉効果が大きくなる。その結果、第２トランジスタＢの浮遊ゲート５４の電圧上昇に引きずられて、第１、第３トランジスタＡ、Ｃの浮遊ゲート５４の電圧が上昇する。この電圧上昇に引きずられて、さらに第２トランジスタＢの浮遊ゲート５４の電圧が上昇する。
【００５８】
一方、図５の発明構造の場合は、第２トランジスタＢの浮遊ゲート５４の電圧上昇が小さいため、図７の符号Ｔに示すように、トランジスタ間の干渉効果が抑制される。
【００５９】
次に、本発明の第５実施形態として、フラッシュメモリーを例にとり図８の概略構造図を参照して説明する。図８は、図５に対応する部分に同じ符号を付し、重複する説明を一部省略する。
【００６０】
第５実施形態は、第２実施形態で説明した方法を適用した場合で、ゲート電極構造部分を除いて図３で説明したと同様の工程で製造される。たとえば、第１〜第３のトランジスタＡ〜Ｃ上に形成したシリコン層８１にイオン注入し、シリコン基板５１と相違する導電型の高濃度拡散層領域、つまりソース拡散層領域あるいはドレイン拡散層領域として機能する複数の高濃度拡散層８２を形成する。
【００６１】
その後、シリコン層８１上にトランジスタ要素を形成する。たとえば、シリコン層８１上にゲート絶縁膜８３を形成し、ゲート絶縁膜８３上に、複数対の浮遊ゲート８４および制御ゲート８５を所定間隔に形成する。図示上下の浮遊ゲート８４および制御ゲート８５間に絶縁膜８６が挟まれ、浮遊ゲート８４および制御ゲート８５は絶縁膜８７で被覆される。また、浮遊ゲート８４および制御ゲート８５の側壁部分を窒化膜などの絶縁膜８８で被覆する。
【００６２】
そして、第２実施形態で説明したと同様の方法で、隣接するトランジスタの浮遊ゲート８４間および制御ゲート８５間に空隙８９を形成する。
【００６３】
上記の製造工程を繰り返すことにより、トランジスタ構造を３次元的に配置したフラッシュメモリーが形成される。
【００６４】
上記した構成の場合も、それぞれの浮遊ゲート間および制御ゲート間に空隙が存在し、デバイス間の干渉効果を抑制した半導体装置が実現される。
【００６５】
上記した構成によれば、多数のデバイスから構成された半導体装置を製造する場合に、デバイス間の干渉効果を抑制した半導体装置の製造方法を提供できる。また、多数のデバイスを３次元的に配置した構造で、デバイス間の干渉効果を抑制した半導体装置の製造方法を提供できる。
【００６６】
【発明の効果】
本発明によれば、デバイス間の干渉効果を抑制した半導体装置の製造方法を実現できる。
【図面の簡単な説明】
【図１】本発明の第１実施形態を説明するための工程図である。
【図２】本発明に係るシリコン層の溝部分をつなぎ合わせる工程を説明するための特性図である。
【図３】本発明の第２実施形態を説明するための工程図である。
【図４】本発明の第３実施形態を説明するための工程図である。
【図５】本発明の第４実施形態を説明するための概略構造図である。
【図６】本発明と対比するために示した従来の半導体装置の概略構造図である。
【図７】本発明の第４実施形態におけるトランジスタ間の干渉効果を説明する特性図である。
【図８】本発明の第５実施形態を説明するための概略構造図である。
【符号の説明】
１１…シリコン基板
１２…ソース拡散層領域
１３…ドレイン拡散層領域
１４…ゲート絶縁膜
１５…ゲート電極
１６…絶縁膜
１７…窒化膜
１８…シリコン層
１９…酸化膜
２０…シリコン層
２１…酸化膜
２２…窒化膜
２３…貫通溝
２４…窒化膜
２５…空隙
２６…平坦化したシリコン層
２７…酸化膜
Claims (5)
- 半導体基板上のデバイス要素間に第１半導体層を形成する第１工程と、前記第１半導体層上に第１絶縁膜を形成する第２工程と、前記デバイス要素上および第１絶縁膜を形成した前記第１半導体層上に第２半導体層を形成する第３工程と、前記第２半導体層上に第２絶縁膜を形成する第４工程と、前記第２絶縁膜上に第３絶縁膜を形成する第５工程と、前記第３絶縁膜をマスクにして前記第２半導体層をエッチングし、前記第２半導体層に貫通溝を形成する第６工程と、前記貫通溝に面する前記第２半導体層上に第４絶縁膜を形成する第７工程と、前記第１半導体層を除去する第８工程と、前記第３絶縁膜および前記第４絶縁膜を除去する第９工程と、前記第２半導体層中の前記貫通溝部分をつなぎ合わせる第１０工程とからなることを特徴とする半導体装置の製造方法。
- 半導体基板上にゲート絶縁膜およびゲート電極、このゲート電極間に位置する第１半導体層を形成する第１工程と、前記第１半導体層上に第１絶縁膜を形成する第２工程と、前記ゲート電極上および第１絶縁膜を形成した前記第１半導体層上に第２半導体層を形成する第３工程と、前記第２半導体層上に第２絶縁膜を形成する第４工程と、前記第２絶縁膜上に第３絶縁膜を形成する第５工程と、前記第３絶縁膜をマスクにして前記第２半導体層をエッチングし、前記第２半導体層に貫通溝を形成するする第６工程と、前記貫通溝に面する前記第２半導体層上に第４絶縁膜を形成する第７工程と、前記第１半導体層を除去する第８工程と、前記第３絶縁膜および前記第４絶縁膜を除去する第９工程と、前記第２半導体層中の前記貫通溝をつなぎ合わせる第１０工程とからなることを特徴とする半導体装置の製造方法。
- 第１工程で形成する第１半導体層は、半導体基板上に第１半導体層を所定厚さに形成した後に、エッチングで所望の厚さに形成し、第２工程で形成する第１絶縁膜は、所望の厚さに形成された前記第１半導体層を酸化して形成する請求項１または請求項２記載の半導体装置の製造方法。
- 第２工程で形成する第１半導体層をゲート電極よりも低くし、第５工程で形成する第３絶縁膜を、第２絶縁膜の段差部分に形成する請求項３記載の半導体装置の製造方法。
- 第２半導体層に半導体基板と相違する導電型の拡散層を形成する第１１工程と、前記第２半導体層の表面を平坦化する第１２工程と、平坦化された前記第２半導体層上にゲート絶縁膜を形成し、このゲート絶縁膜上にゲート電極を形成する第１３工程とを有する請求項２記載の半導体装置の製造方法。
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