JP2006210636A - 半導体装置及びその製造方法 - Google Patents

Abstract

【課題】 半導体装置のゲート絶縁膜にかかる電界を緩和してリーク電流を下げるとともに、駆動電流も高くする。
【解決手段】 半導体基板１上の素子形成領域に形成されるゲート絶縁膜２、３と、ゲート絶縁膜２，３を介して形成されるゲート電極４と、ゲート電極４の両側の素子形成領域に形成されるソース及びドレイン層６ａ、６ｂ、７ａ、７ｂとを備え、ゲート絶縁膜２、３は、ドレイン層７ａ、７ｂからソース層６ａ、６ｂ方向に沿って高誘電率になるように、少なくとも２層で形成され、半導体装置のゲート絶縁膜２、３にかかる電界を緩和してリーク電流を下げることを特徴とする半導体装置。
【選択図】 図１

Description

本発明は、半導体装置及びその製造方法に関するものである。

従来、電界効果型トランジスタとして、金属−絶縁物−半導体の３層構造を有するＭＯＳＦＥＴが用いられている。そして、半導体基板上に形成されるＭＯＳＦＥＴの著しい微細化に伴い、ゲート絶縁膜の微細化が進んでおり、ゲート絶縁膜の膜厚は、２ｎｍ程度にまで達しつつある。ゲート絶縁膜は、従来からシリコン酸化膜が用いられてきたが、ゲート絶縁膜の膜厚が２ｎｍ程度よりも薄くなると、シリコン酸化膜のゲート絶縁膜に対する電子の透過率が劇的に増加するため、ゲート絶縁膜に印加される電界が強くなり、直接トンネル電流に起因するゲートリーク電流が大量に流れる。そのため、消費電力の増大やＭＯＳＦＥＴの動作の劣化などシリコン酸化膜の信頼性が問題視されるようになった。

このゲート絶縁膜にかかる電界を緩和するために、ゲート絶縁膜に高誘電率の誘電体を用いることや、複数の誘電体で積層構造を形成することなど様々な方法が考えられている。

前者のゲート絶縁膜の場合、例えば、高誘電率ゲート絶縁膜の候補の一つであるＨｆＳｉＯＮ膜を用いたとすると、ＨｆＳｉＯＮ膜はゲートリーク電流の低減に効果が大きく、酸化膜換算厚（ＥＯＴ： Equivalent Oxide Thickness）が同じＳｉＯ２膜に比べて３桁ほど小さい。しかしながら、同じ物理膜厚で比較するとＳｉＯ２膜よりもリーク電流が大きくなってしまう。さらには、ＨｆＳｉＯＮ膜は、高誘電率体の中では高い移動度を持つが、ＳｉＯ２膜と比較すると移動度は劣るため、駆動電流が下がってしまうという問題点がある。

図６に後者に述べた電界を緩和するためのゲート絶縁膜の従来例を示す（例えば、特許文献１参照。）。このゲート絶縁膜は、半導体基板１１上に形成され、中央部をシリコン酸化膜１２、ソース１６、ドレイン１７側の端部を中空１３として、ソース１６側から低誘電率、高誘電率、低誘電率となるように横方向に積層構造をとったゲート絶縁膜を設けている。このようなゲート絶縁膜を設けることによって、中空部分のＥＯＴはシリコン酸化膜のＥＯＴの４倍程度になり、仮想的に下向きの凸型構造を有するゲート電極を有することになる。そのため、上記したゲート絶縁膜にかかる電界を緩和することができ、リーク電流を緩和することができる。しかしながら、上記ゲート絶縁膜は、電界を緩和し、リーク電流を下げることができるが、駆動電流が下がってしまうという問題点がある。

さらにこの駆動電流を上げるために、ゲート絶縁膜を中央部にシリコン酸化膜を設け、ソース、ドレイン側端部に高誘電率膜を設け、ソース側から高誘電率、低誘電率、高誘電率となるように横方向に積層方向をとったゲート絶縁膜がある。しかしながら、このゲート絶縁膜では、駆動電流を上げることができるものの、ゲート電極端部に発生する電界集中を緩和することができず、リーク電流が増えてしまうという問題点がある。
特開平８−１８１３０９号公報（第８頁、図１）

本発明は、半導体装置のゲート絶縁膜にかかる電界を緩和してリーク電流を下げるとともに、駆動電流も高くすることが可能な半導体装置を提供することを目的とする。

上記目的を達成するために、本発明の半導体装置は、半導体基板の表面上に、ゲート絶縁膜を介してゲート電極を形成する半導体装置であって、前記ゲート絶縁膜が前記半導体基板の表面に平行な方向に複数層から構成され、ソース側がドレイン側より高誘電率になることを特徴としている。

本発明によれば、半導体装置のゲート絶縁膜にかかる電界を緩和してリーク電流を下げるとともに、駆動電流も高くすることができる。

以下、本発明の実施例について、図面を参照して説明する。

図１は、本発明の実施例１に係る半導体装置の構造を示す断面図である。

本実施例の半導体装置は、半導体基板１上に半導体基板１表面と平行な方向（横方向）に２層に積層したゲート絶縁膜２、３が形成され、ソース側の絶縁膜２はＨｆＳｉＯＮ層を有し、ドレイン側の絶縁膜３はＳｉＯ２層（ＳｉＯＮ層）を有する。さらに、ゲート絶縁膜２、３上にゲート電極４が形成され、ゲート絶縁膜２、３とゲート電極４の両側面に側壁となる絶縁膜５が形成されている。また、半導体基板１中のゲート電極部の両側には不純物イオンを注入した浅いソース拡散層６ａと浅いドレイン拡散層７ａ、さらに、半導体基板中の側壁の両側には不純物イオン注入した深いソース拡散層６ｂと深いドレイン拡散層７ｂが形成されている。

ここで、ＨｆＳｉＯＮ層２の誘電率は、均一であっても、ソース側へ行くほど高誘電率になっていてもどちらでもよい。また、ソース側のゲート絶縁膜にＨｆＳｉＯＮ層２を用いていたが、ドレイン側よりも誘電率の高いその他の材料をソース側ゲート絶縁膜に用いてもよい。ドレイン側のゲート絶縁膜にＳｉＯ２層（ＳｉＯＮ層）３を用いていたが、ソース側よりも誘電率の低いその他の材料をドレイン側ゲート絶縁膜に用いてもよい。

以上の構成から、ゲート絶縁膜のソース側の絶縁膜をＨｆＳｉＯＮ層２、ドレイン側をＳｉＯ２層（ＳｉＯＮ層）３にすることによって、待機時のゲート電極へのリーク電流を下げ、駆動時の駆動電流を上げることができる。

次に、本実施例の半導体装置の製造方法を図２の工程断面図に示す。

まず、図２（ａ）に示すように、半導体基板１上に側壁転写ゲート形成のためのゲートダミー８を、例えば、ＳｉＮ層を化学気相成長（ＣＶＤ：Chemical Vapor Deposition）法などを用いて成膜し、レジスト等をマスクとして反応性イオンエッチング（ＲＩＥ：Reactive Ion Etching）法などでエッチング加工を施すことにより側壁転写ゲートを形成する。その後、ドレイン側のゲート絶縁膜３用に低誘電率膜ＳｉＯ２層（ＳｉＯＮ層）をＣＶＤやプラズマ窒化法などを用いて半導体基板１やゲートダミー８上に堆積させ、さらにそのゲート絶縁膜３上にＣＶＤ法などを用いてゲート電極に用いる多結晶シリコン４を成膜させる。

次に、図２（ｂ）に示すように、多結晶シリコン４をレジスト等をマスクとしてＲＩＥ法を用いて所望の形状に加工し、ゲート電極を形成する。その後、希フッ酸水溶液でドレイン側のゲート絶縁膜３の露出部分とゲート電極下を所望の距離だけ剥離する。

次に、図２（ｃ）に示すように、ソース側のゲート絶縁膜２である高誘電率のＨｆＳｉＯＮをＣＶＤ法などを用いてゲート電極４やゲートダミー８上、さらにはゲート電極４下部の半導体基板１上に堆積させる。

次に、図２（ｄ）に示すように、堆積させたゲート絶縁膜２をレジスト等をマスクとしてＲＩＥ法を用いて所望の形状に加工し、図２（ｅ）に示すように、ゲートダミー８を熱燐酸を用いて剥離した後、ゲート電極側面のゲート絶縁膜２、３を希フッ酸水溶液で剥離する。

次に、図２（ｆ）に示すように、ゲート電極４をマスクとして半導体基板１にイオン注入することによって不純物を導入し、浅いソース拡散層６ａ、浅いドレイン拡散層７ａを形成する。続いて、ＣＶＤ法などによって半導体基板１上に絶縁膜５を堆積させ、ＲＩＥ法を用いて絶縁膜５を所望の形状に加工して、ゲート電極部４側面に側壁となる絶縁膜５を形成する。次に、これらゲート電極４、絶縁膜５をマスクとして半導体基板１上にイオン注入を行い、不純物を導入し、深いソース拡散層６ｂ、深いドレイン拡散層７ｂを形成する。その後、イオン注入によって導入された不純物を活性化させるために短時間アニール（ＲＴＡ：Rapid Thermal Annealing）法などの熱処理を行うことにより、本実施例の半導体装置が形成される。

以上の構成により、半導体基板１上のゲート絶縁膜２，３を、横方向に２層に分け、ソース側を高誘電率材料ＨｆＳｉＯＮ層２に、ドレイン側を低誘電率材料ＳｉＯ２層（ＳｉＯＮ層）３にすることができ、待機時に流れるゲート電極４へのリーク電流を緩和し、駆動電流を上げた半導体装置を形成することができる。

図３は、本実施例の半導体装置のシミュレーションによる電流電圧特性である。図中の横軸は、ゲート電極に印加されたゲート電圧Ｖｇ、縦軸は、ドレイン電極を流れるドレイン電流Ｉｄである。まず、本実施例の半導体装置との比較の対象として、（ａ）ゲート絶縁膜を誘電率ｋ＝６の高誘電率のＨｆＳｉＯＮ層のみで形成した半導体装置を用い、その電流電圧特性を実線に示す。ここでゲート絶縁膜の物理膜厚は、Ｔｐｈ＝２．８ｎｍである。次に、（ｂ）本実施例における半導体装置でゲート絶縁膜のドレイン側の低誘電率材料としてＳｉＯ２層（ｋ＝３．９）、ソース側の高誘電率材料としてｋ＝８のＨｆＳｉＯＮ層を用いたときの電流電圧特性を点線に示す。ここで、ゲート絶縁膜の物理膜厚は、前記したＨｆＳｉＯＮ層のみでゲート絶縁膜を形成した半導体装置のリーク電流と同等になるように、Ｔｐｈ＝２．４ｎｍとした。続いて、図中の破線は、（ｃ）本実施例における高誘電体ＨｆＳｉＯＮ層の誘電率をｋ＝１１とした半導体装置の電流電圧特性である。ここで、ゲート絶縁膜の物理膜厚は、ｋ＝８のときと同様、Ｔｐｈ＝２．４ｎｍである。

次に、従来のシミュレーション結果（ａ）と本実施例のシミュレーション結果（ｂ）、（ｃ）をそれぞれ比較する。ここで、オフ電流、つまりゲート電圧Ｖｇ＝０のときのドレイン電流はすべて１０ｐＡ／μｍで揃えている。まず、（ｂ）ｋ＝８のとき、例えば、ゲート電圧Ｖｇ＝１Ｖでのドレイン電流Ｉｄは、（ａ）に比べ１１％増加しているのがわかる。さらに、（ｃ）ｋ＝１１のとき、例えば、Ｖｇ＝１Ｖで見てみると、Ｉｄは１７％増加している。ここで図中では示していないが、誘電率ｋ＝６のＨｆＳｉＯＮ層でＴｐｈ＝２．４ｎｍとして本実施例の半導体装置を形成したときは、ゲート電圧Ｖｇ＝１Ｖ時でのドレイン電流Ｉｄは１％劣化する。

以上からソース側の高誘電率材料ＨｆＳｉＯＮ層の誘電率は、ｋ＞６にすることによって、リーク電流を抑制した状態で、駆動電流を上昇することができる。

ここで、本実施例のシミュレーションでは、高誘電率材料ＨｆＳｉＯＮ層、低誘電率材料ＳｉＯ２層ともに移動度を等しくしたため、高誘電率膜より移動度の高いＳｉＯ２層を低誘電率側に導入することを考慮している本実施例では、さらに駆動電流の改善が得られる。

以上から本発明の第1の実施形態によると、ゲート絶縁膜を横方向に複数層を有し、ソース側を高誘電率、ドレイン側を低誘電率にすることにより、待機時のリーク電流を下げることができるとともに、駆動時の駆動電流を上げることができる。ここで、ソース側高誘電率材料ＨｆＳｉＯＮ層の誘電率は、ｋ＞６にすることが望ましい。また、ソース側のゲート絶縁膜で誘電率が均一なＨｆＳｉＯＮ層を用いていたが、ＨｆＳｉＯＮ層の誘電率をゲート絶縁膜中央部よりソース側のゲート絶縁膜端部の方が、高誘電率になるようにすることによっても同様の効果が期待できる。この誘電率の変化は、ＨｆＳｉＯＮ層中のＨｆ濃度を上げていくことにより高誘電率へ遷移させることができる。

ここで、ゲート絶縁膜のドレイン側を低誘電体ＳｉＯ２層とソース側を高誘電体ＨｆＳｉＯＮ層との２層であったが、３層以上のゲート絶縁膜を用いてもよい。例えば、低誘電体ＳｉＯ２層と高誘電体ＨｆＳｉＯＮ層との間に複数の両者の中間体となる遷移層を形成してもよい。そのとき、複数層をなすそれぞれの層のゲート絶縁膜の誘電率がソース側ほど高誘電率になる方がよい。

図４は、本発明の実施例２に係る半導体装置の構造を示す断面図である。

本実施形態における第１の実施形態との違いは、半導体基板１上のドレイン側のゲート絶縁膜３を図中に示すように、ドレイン側のゲート絶縁膜３端部の膜厚をゲート絶縁膜中央部の膜厚若しくはソース側高誘電率材料ＨｆＳｉＯＮ層２の膜厚より厚くすることである。

ここで、このドレイン側のゲート絶縁膜３端部の膜厚は、中央部の膜厚若しくはソース側高誘電率材料ＨｆＳｉＯＮ層２の膜厚に比べ１．２倍から２．５倍程度厚くなっていることが望ましい。また、ソース側のゲート絶縁膜にＨｆＳｉＯＮ層２を用いていたが、ドレイン側よりも誘電率の高いその他の材料をソース側のゲート絶縁膜に用いてもよい。ドレイン側のゲート絶縁膜にＳｉＯ２層（ＳｉＯＮ層）３を用いていたが、ソース側よりも誘電率の低いその他の材料をドレイン側のゲート絶縁膜に用いてもよい。

以上の構成から、ゲート絶縁膜を横方向に複数層を有し、ソース側を高誘電率、ドレイン側を低誘電率にするだけでなく、ドレイン側のゲート絶縁膜３端部の膜厚をゲート絶縁膜中央部の膜厚より厚くすることによって、待機時のゲート電極へのリーク電流を実施例１以上に下げることができ、駆動時の駆動電流を上げることができる。

次に、本実施例の半導体装置の製造方法を図５の工程断面図に示す。

まず、図５（ａ）に示すように、半導体基板１上に側壁転写ゲート形成のためのゲートダミー８を、例えば、ＳｉＮ層をＣＶＤ法などを用いて成膜し、レジスト等をマスクとしてＲＩＥ法などでエッチング加工を施すことにより側壁転写ゲートを形成する。その後、ソース側のゲート絶縁膜２用に高誘電率のＨｆＳｉＯＮ層をＣＶＤ法などを用いて半導体基板１やゲートダミー８上に堆積させ、さらにそのゲート絶縁膜２上にＣＶＤ法などを用いてゲート電極に用いる多結晶シリコン４を成膜させる。

次に、図５（ｂ）に示すように、多結晶シリコン４をＲＩＥ法を用いて所望の形状に加工し、ゲート電極を形成する。その後、希フッ酸水溶液でソース側のゲート絶縁膜２の露出部分とゲート電極４下を所望の距離だけ剥離する。

次に、図５（ｃ）のように、ゲート電極４上やゲートダミー８上、さらにはゲート電極４下部の半導体基板１上にドレイン側のゲート絶縁膜３である低誘電率ＳｉＯ２層（ＳｉＯＮ層）をＣＶＤ法などを用いて堆積させる。この時、同時にゲート電極４である多結晶シリコンを所望の膜厚を酸化させることができるため、ゲート絶縁膜中央部若しくはソース側高誘電率材料ＨｆＳｉＯＮ層２よりもドレイン側ゲート絶縁膜３端部の方がＳｉＯ２層（ＳｉＯＮ層）を厚く成膜することができる。このドレイン側のゲート絶縁膜３端部の膜厚は、ゲート絶縁膜中央部の膜厚若しくはソース側高誘電率材料ＨｆＳｉＯＮ層２に比べ１．２倍から２．５倍程度厚くなっていることが望ましい。

次に、図５（ｄ）に示すように、堆積させたドレイン側のゲート絶縁膜３をＲＩＥ法を用いて所望の形状に加工し、図５（ｅ）に示すように、ゲートダミー８を熱燐酸を用いて剥離した後、ゲート電極４側面のゲート絶縁膜２、３を希フッ酸水溶液で剥離する。

次に、図５（ｆ）に示すように、ゲート電極４をマスクとして半導体基板１にイオン注入によって不純物を導入し、浅いソース拡散層６ａ、浅いドレイン拡散層７ａを形成する。そして、ＣＶＤ法などによって絶縁膜５を堆積させ、ＲＩＥ法を用いて所望の形状に加工して、ゲート電極４部側面に側壁となる絶縁膜５を形成する。続いて、これらゲート電極４、絶縁膜５をマスクとしてイオン注入を行い、不純物を導入し、深いソース拡散層６ｂ、深いドレイン拡散層７ｂを形成する。その後、イオン注入によって導入された不純物を活性化させるためにＲＴＡ法などで熱処理を行うことにより、本実施例の半導体装置が形成される。

以上の形成工程により、ゲート絶縁膜を横方向に複数層に分け、ソース側を高誘電率材料ＨｆＳｉＯＮ層２に、ドレイン側を低誘電率材料ＳｉＯ２層（ＳｉＯＮ層）３にすることができ、さらに、ゲート絶縁膜の膜厚をドレイン側のゲート絶縁膜３端部の膜厚の方がゲート絶縁膜中央部若しくはソース側高誘電率材料ＨｆＳｉＯＮ層２よりも厚くすることができる。ここで、このドレイン側のゲート絶縁膜３端部の膜厚は、中央部の膜厚若しくはソース側高誘電率材料ＨｆＳｉＯＮ層２の膜厚に比べ１．２倍から２．５倍程度厚くなっていることが望ましい。

本発明の第２の実施形態によると、ゲート絶縁膜を横方向に複数層を有し、ソース側を高誘電率、ドレイン側を低誘電率にし、ドレイン側のゲート絶縁膜端部の膜厚をゲート絶縁膜中央部の膜厚より厚くすることによって、ゲート絶縁膜にかかる電界を実施例１よりもさらに緩和することができることから待機時のリーク電流をさらに下げることができるとともに、駆動時の駆動電流も上げることができる。ここで、ソース側高誘電率材料ＨｆＳｉＯＮ層の誘電率は、ｋ＞６にすることが望ましい。

また、ソース側のゲート絶縁膜で誘電率が均一なＨｆＳｉＯＮ層を用いていたが、ＨｆＳｉＯＮ層の誘電率をゲート絶縁膜中央部よりソース側のゲート絶縁膜端部の方が、高誘電率になるようにすることによっても同様の効果が期待できる。ここで、この誘電率の変化は、ＨｆＳｉＯＮ層中のＨｆ濃度を上げていくことにより高誘電率へ遷移させることができる。また、ゲート絶縁膜のドレイン側を低誘電体ＳｉＯ２層とソース側を高誘電体ＨｆＳｉＯＮ層との２層であったが、３層以上のゲート絶縁膜を用いてもよい。例えば、低誘電体ＳｉＯ２層と高誘電体ＨｆＳｉＯＮ層との間に複数の両者の中間体となる遷移層を形成してもよい。そのとき、複数層をなすそれぞれの層のゲート絶縁膜の誘電率がソース側ほど高誘電率になる方がよい。

なお、本発明は、上述したような各実施例に何ら限定されるものではなく、本発明の主旨を逸脱しない範囲内で種々変形して実施することができる。

本発明の実施例１に係る半導体装置の構造を示す断面図。 本発明の実施例１に係る半導体装置の製造方法を工程順に示す断面図。 本発明の実施例１に係る半導体装置のシミュレーションによる電流電圧特性。 本発明の実施例２に係る半導体装置の構造を示す断面図。 本発明の実施例２に係る半導体装置の製造方法を工程順に示す断面図。 従来の半導体装置の構造を示す断面図。

符号の説明

１ 半導体基板
２ ゲート絶縁膜（ソース側、ＨｆＳｉＯＮ層）
３ ゲート絶縁膜（ドレイン側、ＳｉＯ２層（ＳｉＯＮ層））
４ ゲート電極（多結晶シリコン）
５ 絶縁膜（側壁）
６ａ 浅いソース拡散層
６ｂ 深いソース拡散層
７ａ 浅いドレイン拡散層
７ｂ 深いドレイン拡散層
８ ゲートダミー（ＳｉＮ層）

Claims (10)

1. 半導体基板上の素子形成領域に形成されるゲート絶縁膜と、
   前記ゲート絶縁膜を介して形成されるゲート電極と、
   前記ゲート電極の両側の素子形成領域に形成されるソース及びドレイン層とを備え、
   前記ゲート絶縁膜は、前記ドレイン層から前記ソース層方向に沿って高誘電率になるように、少なくとも２層で形成されることを特徴とする半導体装置。
2. 前記ゲート絶縁膜は、前記ドレイン層側にＳｉＯ２層又はＳｉＯＮ層を有し、前記ソース層側にＨｆＳｉＯＮ層を有することを特徴とする請求項1記載の半導体装置。
3. 前記ＨｆＳｉＯＮ層は、誘電率がｋ＞６であることを特徴とする請求項２記載の半導体装置。
4. 前記ＨｆＳｉＯＮ層の誘電率は、前記ゲート絶縁膜の前記ソース層側端部の方が前記ドレイン層側より高くなっていることを特徴とする請求項２又は請求項３に記載の半導体装置。
5. 前記ゲート絶縁膜で、前記ゲート絶縁膜の前記ドレイン層側端部の膜厚が前記ゲート絶縁膜の前記ドレイン層側と前記ソース層側の間の中央の膜厚より厚くなっていることを特徴とする請求項1乃至請求項４のいずれか一項に記載の半導体装置。
6. 半導体基板上にＳｉＯ２膜又はＳｉＯＮ膜を堆積する工程と、
   前記ＳｉＯ２膜又は前記ＳｉＯＮ膜上に多結晶シリコン膜を堆積させる工程と、
   前記ＳｉＯ２膜又は前記ＳｉＯＮ膜及び多結晶シリコン膜をエッチングすることによりゲート電極を形成する工程と、
   前記ゲート電極の前記ＳｉＯ２膜又は前記ＳｉＯＮ膜の一部をエッチングにより除去し、前記ゲート電極下部に凹部を形成する工程と、
   前記半導体基板及び前記ゲート電極上にＨｆＳｉＯＮ膜を堆積させ、前記凹部を埋め込む工程と、
   前記ＳｉＯ２膜又は前記ＳｉＯＮ膜及び前記ＨｆＳｉＯＮ膜をエッチングし、前記ゲート電極下部に前記ＳｉＯ２膜又は前記ＳｉＯＮ膜及び前記ＨｆＳｉＯＮ膜からなるゲート絶縁膜を形成する工程と
   を備える半導体装置の製造方法。
7. 半導体基板上にＨｆＳｉＯＮ膜を堆積する工程と、
   前記ＨｆＳｉＯＮ膜上に多結晶シリコン膜を堆積させる工程と、
   前記ＨｆＳｉＯＮ膜及び多結晶シリコン膜をエッチングすることによりゲート電極を形成する工程と、
   前記ゲート電極の前記ＨｆＳｉＯＮ膜の一部をエッチングにより除去し、前記ゲート電極下部に凹部を形成する工程と、
   前記半導体基板及び前記ゲート電極上にＳｉＯ２膜又はＳｉＯＮ膜を堆積させ、前記凹部を埋め込む工程と、
   前記ＨｆＳｉＯＮ膜及び前記ＳｉＯ２膜又は前記ＳｉＯＮ膜をエッチングし、前記ゲート電極下部に前記ＨｆＳｉＯＮ膜及び前記ＳｉＯ２膜又は前記ＳｉＯＮ膜からなるゲート絶縁膜を形成する工程と
   を備える半導体装置の製造方法。
8. 前記ＳｉＯ２膜又は前記ＳｉＯＮ膜を堆積させる工程において、前記ゲート電極表面を酸化させながら前記ＳｉＯ２膜又は前記ＳｉＯＮ膜を堆積させることを特徴とする請求項７記載の半導体装置の製造方法。
9. 前記ＨｆＳｉＯＮ膜を堆積させる工程及び前記ＳｉＯ２膜又は前記ＳｉＯＮ膜を堆積させる工程において、熱酸化法又は化学気相成長法を用いることを特徴とする請求項６乃至請求項８のいずれか一項に記載の半導体装置の製造方法。
10. 前記ゲート電極下部に凹部を形成する工程において、希フッ酸水溶液を用いることを特徴とする請求項６乃至請求項９のいずれか一項に記載の半導体装置の製造方法。

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