CN111129126A - 一种肖特基势垒晶体管及其制备方法 - Google Patents
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Abstract
本发明公开了一种肖特基势垒晶体管，包括：衬底；沟道区设置在衬底上方；源/漏区设置在衬底上方且同时设置在沟道区相对应的两侧；异质栅结构设置在沟道区远离衬底的一侧的上方，异质栅结构包括漏端栅和源端栅，漏端栅包括氧化层和多晶硅层；源端栅包括L型结构的栅介质层和金属栅层，栅介质层的一端面设置在沟道区上方，另一端面与漏端栅相邻接，金属栅层设置在栅介质层的L型结构内；侧墙包覆设置于异质栅结构的表面；杂质分凝区设置在源/漏区与沟道区界面处。同时还提供了一种肖特基势垒晶体管的制备方法。该方案集成异质栅、高迁移率沟道以及杂质分凝区有效提升器件开态电流，减弱器件的短沟道效应，增大器件的电流开关比，改善双极特性。
Description
技术领域
本发明涉及半导体技术领域，具体涉及一种肖特基势垒晶体管及其制备方法。
背景技术
随着半导体器件的栅长不断缩小，制作工艺可达到纳米级别，肖特基源漏具有原子级突变结，低源漏串联电阻和接触电阻，低源漏工艺适宜集成高K金属栅等成为掺杂源漏晶体管的优点使用的频率越来越多。但是传统的肖特基势垒器件在开态时源/沟道的肖特基势垒高度较高，关态时漏/沟道的肖特基势垒高度较低，存在电流开关比低的问题。
发明内容
为了克服现有技术中肖特基势垒器件电流开关比低的技术问题，进而提供一种肖特基势垒晶体管及其制备方法，从而满足不同的设计需要。
本发明提供一种肖特基势垒晶体管，包括：
衬底；
沟道区，沟道区设置在衬底上方；
源/漏区，源/漏区设置在衬底上方，且同时设置在沟道区相对应的两侧；
异质栅结构，异质栅结构设置在沟道区远离衬底的一侧的上方，异质栅结构包括：漏端栅和源端栅，漏端栅包括在沟道区上依次形成的氧化层和多晶硅层组成的堆叠结构；源端栅包括栅介质层和金属栅层，栅介质层为L型结构，L型结构的栅介质层的一端面设置在沟道区上方，另一端面与漏端栅相邻接，金属栅层设置在栅介质层的L型结构内；
侧墙，侧墙包覆设置于异质栅结构的表面；
杂质分凝区，杂质分凝区设置在源/漏区与沟道区界面处。
进一步地，衬底包括硅衬底或SOI衬底中的任意一种。
进一步地，沟道区包括设置在衬底上第一材料层，第一材料层包括第IIIA族、第IVA族或第VA族中任意一种化合物半导体材料。
进一步地，沟道区还包括帽层，帽层设置在第一材料层远离衬底的一侧的上方，帽层包括Si，帽层厚度为1nm至5nm。
进一步地，杂质分凝区中的杂质包括B或Ga。
进一步地，氧化层为SiO2层。
进一步地，栅介质层包括HfO2或Al2O3中的任意一种材料，栅介质层的厚度为20A至30A；金属栅层包括Ti、W或Al中的任意一种金属材料，金属栅层的厚度为1000A至1200A。
进一步地，侧墙包括SiO2或Si3N4中的任意一种材料。
本发明还提供一种肖特基势垒晶体管的制备方法，包括以下步骤：
提供衬底；
在衬底上依次沉积第二材料和第三材料以形成氧化层和多晶硅层，以衬底的上表面为刻蚀终止层，刻蚀部分氧化层和多晶硅层，露出部分衬底；
在露出的衬底上方以及多晶硅层上方同步沉积堆叠设置的栅介质层和金属栅层，以衬底的上表面为刻蚀终止层，同步刻蚀掉衬底上方部分栅介质层和金属栅层，露出部分衬底，以多晶硅层的上表面为刻蚀终止层，同步刻蚀掉多晶硅层表面的栅介质层和金属栅层，形成异质栅结构的源端栅；以衬底的上表面为刻蚀终止层，同步刻蚀部分氧化层和多晶硅层，露出部分衬底，形成异质栅结构的漏端栅；
向衬底和异质栅结构中分凝注入杂质；
在衬底和异质栅结构的表面沉积侧墙介质层，以衬底的上表面为刻蚀终止层，对侧墙介质层进行刻蚀，形成侧墙；
在侧墙和衬底上沉积金属层；
退火处理金属层，金属层中的金属与未被异质栅结构覆盖的衬底反应，在衬底两侧形成源/漏区，源/漏区中间部分构成沟道区，沟道区正对异质栅结构；
退火处理过程中，杂质分别在源/漏区与沟道区界面处分凝形成杂质分凝区。
进一步地，在衬底上还外延生长第一材料层，第一材料层部分形成于沟道区内，位于沟道区外的第一材料层经退火处理与金属层反应形成源/漏区；第一材料层包括SiGe或Ge中的任意一种材料。
进一步地，在第一材料层上还沉积有帽层，帽层部分形成于沟道区内，位于沟道区外的帽层经退火处理与金属层反应形成源/漏区；帽层包括Si，帽层厚度为1nm至5nm。
进一步地，氧化层多晶硅层沉积的氧化层包括SiO2，氧化层厚度为20A至30A；沉积的多晶硅层厚度为1000A至1200A。
进一步地，沉积的栅介质层包括HfO2或Al2O3中的任意一种材料，栅介质层的厚度为20A至30A；沉积的金属栅层包括Ti、W或Al中的任意一种金属材料，金属栅层的厚度为1000A至1200A。
进一步地，杂质包括B或Ga中的任意一种。
进一步地，退火处理过程包括快速热退火、毫秒退火或激光退火中的任意一种，或任意两种退火处理方法的组合。
本发明相对于现有技术，具有以下有益效果：
（1）本发明中的异质栅结构通过采用栅介质层和金属栅层制成源端栅，增强栅对源端的控制以增加源端载流子的隧穿几率；采用氧化层和多晶硅层堆叠制成的漏端栅，减弱栅对漏端的控制以减小漏电流；通过注入杂质形成杂质分凝区，与异质栅结构配合，可以大大改善器件的双极特性，减弱器件的短沟道效应，增大器件的电流开关比。
（2）本发明所述的肖特基势垒晶体管，进一步地，沟道区还包括设置在衬底上的部分第一材料层，第一材料层采用高迁移率材料，主要包括SiGe或Ge中的任意一种材料，这样可以得到高迁移率沟道，而采用高迁移率沟道，配合本发明的异质栅结构和杂质分凝区，可以大大提升器件开态电流。
附图说明
图1是本发明中涉及的肖特基势垒晶体管制作流程示意图；
图2至图16是本发明中涉及的肖特基势垒晶体管制作过程示意图；
图17是本发明中涉及的肖特基势垒晶体管剖面结构示意图。
其中，1为衬底，2为氧化层，3为多晶硅层，4为异质栅结构，40为源端栅，41为漏端栅，5为栅介质层，6为金属栅层，7为第一材料层，8为帽层，9为沟道区，10为侧墙，11为金属层，12为源/漏区，13为杂质分凝区。
具体实施方式
以下，将参照附图来描述本公开的实施例。但是应该理解，这些描述只是示例性的，而并非要限制本公开的范围。此外，在以下说明中，省略了对公知结构和技术的描述，以避免不必要地混淆本公开的概念。
在附图中示出了根据本公开实施例的各种结构示意图。这些图并非是按比例绘制的，其中为了清楚表达的目的，放大了某些细节，并且可能省略了某些细节。图中所示出的各种区域、层的形状以及它们之间的相对大小、位置关系仅是示例性的，实际中可能由于制造公差或技术限制而有所偏差，并且本领域技术人员根据实际所需可以另外设计具有不同形状、大小、相对位置的区域/层。
在本公开的上下文中，当将一层/元件称作位于另一层/元件“上”时，该层/元件可以直接位于该另一层/元件上，或者它们之间可以存在居中层/元件。另外，如果在一种朝向中，一层/元件位于另一层/元件“上”，那么当调转朝向时，该层/元件可以位于该另一层/元件“下”。
根据本公开的实施例，提供了一种肖特基势垒晶体管，如图2和图3所示，包括：衬底1、沟道区9、源/漏区12、异质栅结构4、侧墙10、杂质分凝区13；
衬底1可以为各种形式的衬底，包括但不仅限于体半导体材料衬底，如体硅衬底、绝缘体上半导体（SOI）衬底、化合物半导体衬底如SiGe衬底等。在以下描述中，为方便说明，以SOI衬底为例进行描述。
沟道区9设置在衬底1上方；沟道区9的形成与异质栅结构4的位置相关，沟道区9一般正对异质栅结构4并形成于异质栅结构4正下方的衬底1上。
源/漏区12设置在衬底1上方，且同时设置在沟道区9相对应的两侧；也就是源区和漏区可以形成在衬底1上沟道区9的两侧，例如形成于衬底1的端部，或形成于衬底1上外延的另外半导体层中。
异质栅结构4设置在沟道区9远离衬底1一侧的上方，异质栅结构4包括：漏端栅41和源端栅40，漏端栅41包括在沟道区9上依次形成的氧化层2和多晶硅层3组成的堆叠结构，其中氧化层2的作用主要是起到保护，隔离作用；源端栅40包括栅介质层5和金属栅层6，栅介质层5为L型结构，L型结构的栅介质层5的一端面设置在沟道区9上方，另一端面与漏端栅41相邻接，金属栅层6设置在栅介质层5的L型结构内；
侧墙10包覆设置于异质栅结构4的表面；制备侧墙10所选择的材料可以包括所需刻蚀选择性的材料如氮化物（例如，氮化硅）或氧化物（例如氧化硅），形成的厚度可以根据具体需求设计，一般可以为约5 nm至20nm。
杂质分凝区13设置在源/漏区12与沟道区9界面处；通过特殊工艺在源/漏区12与沟道区9的界面处形成杂质分凝区13，杂质分凝区13与异质栅结构4配合，可以有效提升器件开态电流的同时减弱器件的短沟道效应，增大器件的电流开关比改善双极特性。
上述实施方式中的肖特基势垒晶体管，异质栅结构4中的源端栅40采用栅介质层5和金属栅层6构成，增强栅对源端的控制，增加了源端载流子的遂穿几率；漏端栅41通过氧化层2和多晶硅层3构成，减弱栅对漏端的控制以减小漏电流；通过注入杂质在源/漏区12与沟道区9界面处形成杂质分凝区13，杂质分凝区13与异质栅结构4共同作用，可以减弱器件的短沟道效应，增大器件的电流开关比，同时大大改善器件的双极特性。
在上述实施方式的基础上，如图4所示，沟道区9还包括设置在衬底1上第一材料层7，这里主要是在衬底1上外延一层第一材料层7，第一材料层7可以包括高迁移率半导体材料，以改善器件性能，在此，所谓的“高迁移率”是指相对于硅（Si）的迁移率要高。高迁移率半导体材料例如SiGe、Ge或IIIA-VA族化合物半导体等，这里可以优选为SiGe或Ge中的任意一种材料。衬底1上外延的第一材料层7位于异质栅结构4下方的部分构成沟道区9，另一部分形成源/漏区12。
在上述实施方式的基础上，如图17所示，沟道区9还包括帽层8。帽层8形成于衬底1上外延的第一材料层7远离衬底1一侧的上方。帽层8位于异质栅结构4下方的部分也构成沟道区9，位于沟道区9两侧的部分构成源/漏区12。设置帽层8的作用主要是为了避免栅介质层5与高迁移率半导体材料界面退化，帽层8主要包括Si，帽层8厚度为1nm至5nm。
在上述实施方式的基础上，如图17所示，杂质分凝区13中的杂质包括B或Ga。当然，杂质分凝区13所注入的杂质也可以为第IIIA族或第VA族中的其它杂质。此外，本实施方式中，进一步优选，栅介质层5为高k栅介质层，高k栅介质主要包括HfO2或Al2O3等中的任意一种材料，栅介质层5的厚度优选为20A至30A；金属栅层6包括Ti、W或Al中的任意一种金属材料，金属栅层6的厚度为1000A至1200A。
本发明所述的肖特基势垒晶体管，通过在衬底上形成沟道区，沟道区包括设置在衬底上的第一材料层，以及为了保护在形成异质栅结构时沉积的栅介质层不与第一材料层界面退化，在第一材料层上还沉积有帽层；异质栅结构中的源端栅采用栅介质层和金属栅层构成，增强栅对源端的控制，增加了源端载流子的遂穿几率；漏端栅通过氧化层和多晶硅层构成，减弱栅对漏端的控制以减小漏电流；减弱器件的短沟道效应，增大器件的电流开关比；沟道区采用的第一材料层为高迁移率材料，从而使形成的高迁移率沟道可以提升器件开态电流；通过注入杂质在源/漏区与沟道区界面处形成杂质分凝区，改善器件的双极特性。而帽层的设置可以避免栅介质层与高迁移率半导体材料界面退化。
如图1所示，本发明还提供一种肖特基势垒晶体管的制备方法，包括以下步骤：
S1、提供衬底；
衬底可以为各种形式的衬底，包括但不仅限于体半导体材料衬底，如体硅衬底、绝缘体上半导体（SOI）衬底、化合物半导体衬底如SiGe衬底等。在以下描述中，为方便说明，以SOI衬底为例进行描述。
如图5所示，在本实施例中，SOI衬底包括顺序层叠的硅衬底（图中未示出）、埋氧层和硅层；SOI衬底可以根据需要进行减薄处理，当然也可以不对其进行减薄。以SOI衬底减薄为例，减薄方法可以如下：通过热氧化SOI衬底顶层的硅层，之后采用BOE溶液去除生成的氧化物，将SOI衬底顶层的硅层减薄，减薄后的SOI衬底如图6所示。当然，SOI衬底顶层的硅层也可以采用其他方式减薄。
S2、在衬底上依次沉积形成氧化层和多晶硅层，以衬底的上表面为刻蚀终止层，刻蚀部分氧化层和多晶硅层，露出部分衬底；
如图7所示，在本实施例中，在衬底1上可以通过例如沉积如化学气相淀积（CVD）、原子层淀积（ALD）等，形成一层氧化层2和多晶硅层3，其中，氧化层2为刻蚀阻挡层，其可以包括氧化物（例如，氧化硅），氧化层2厚度为20A至30A；沉积的多晶硅层3厚度为1000A至1200A。
如图8所示，在本实施例中，通过刻蚀位于SOI衬底上的叠置的SiO2层和多晶硅层3的一半，露出另一半SOI衬底，便于在露出的SOI衬底上进行后序操作。当然刻蚀的SiO2层和多晶硅层3的多少可以根据实际情况进行设置，不限于刻蚀一半。
S3、形成异质栅结构的源端栅和漏端栅；
S30、在露出的衬底上方以及多晶硅层上方同步沉积堆叠设置的栅介质层和金属栅层；
S31、如图9所示，在本实施例中，在露出的SOI衬底上方以及多晶硅层3上方采用原子层淀积（ALD）的方式依次同步沉积栅介质层5和金属栅层6；其中，栅介质层5可以为HfO2（二氧化铪）、ZrO2（二氧化锆）、TiO2（二氧化钛）或Al2O3（三氧化二铝）等介电常数较高的材料，优选栅介质层5的厚度为20A至30A；金属栅层6可以为Ti（钛）、W（钨）或Al（铝）等金属材料，优选金属栅层6的厚度为1000A至1200A。
S32、如图10所示，以衬底1的上表面为刻蚀终止层，同步刻蚀掉衬底1上方部分栅介质层5和金属栅层6，露出部分衬底1，以多晶硅层3的上表面为刻蚀终止层，同步刻蚀掉多晶硅层3表面的栅介质层5和金属栅层6，形成异质栅结构4的源端栅40；
在本实施例中，以SOI衬底的上表面为刻蚀终止层，采用光刻刻蚀的技术，同步刻蚀掉部分位于SOI衬底上方的栅介质层5和金属栅层6，露出部分SOI衬底；之后以多晶硅层3的上表面为刻蚀终止层，同步刻蚀掉多晶硅层3表面的栅介质层5和金属栅层6，此时刻蚀形成L型结构的栅介质层5，金属栅层6位于L型结构的栅介质层5内，形成异质栅结构4的源端栅40；
此时源端采用栅介质层5和金属栅层6构成源端栅40，增强栅对源端的控制，增加了源端载流子的遂穿几率。
S33、如图11所示，以衬底1的上表面为刻蚀终止层，同步刻蚀部分氧化层2和多晶硅层3，露出部分衬底1，形成异质栅结构4的漏端栅41；
在本实施例中，SiO2层和多晶硅层3形成的漏端栅41与源端栅40中L型结构的栅介质层5相邻连接，由SiO2层和多晶硅层3形成的漏端栅41和L型结构的栅介质层5和金属栅层6形成的源端栅40构成异质栅结构4。
S4、向衬底和异质栅结构中分凝注入杂质；
如图12所示，在本实施例中，在注入杂质时，可以垂直于SOI衬底表面的方向进行注入，其中，注入的杂质可以为B或Ga；当肖特基势垒晶体管为PMOS晶体管时，向SOI衬底和异质栅结构4中注入杂质B，其中，注入能量为0.5keV至2keV，剂量为1´1015cm-3至1´1016cm-3。当然注入的杂质及杂质的能量，剂量可以根据实际情况进行设置。
S5、在衬底和异质栅结构的表面沉积侧墙介质层，以衬底的上表面为刻蚀终止层，对侧墙介质层进行刻蚀，形成侧墙；
如图13所示，在本实施例中，在SOI衬底和异质栅结构4的表面通过化学气相沉积的方式形成侧墙介质层。侧墙介质层可以包括氮化硅（例如，氮化硅）或氧化硅（例如SiO2），形成的厚度为约5nm至20nm。可以对侧墙介质层进行刻蚀，以便去处侧墙介质层的横向延伸部分，剩余的侧墙介质层包覆设置在异质栅结构4的表面形成侧墙10。
在此，需要指出的是，可以通过多种方式来形成上述结构。如何形成上述结构并非本发明的主要特征所在，因此在本说明书中，只对其进行简要地介绍，以便本领域普通技术人员能够容易地实施本发明。本领域普通技术人员完全可以设想别的方式来制作上述结构。
S6、在侧墙和衬底上沉积金属层；
如图14所示，在本实施例中，通过在侧墙10和SOI衬底上沉积金属层11，使金属层11覆盖在侧墙10和SOI衬底上，其中，金属层11的材料可以是Ti、Co或Ni，优选厚度为10nm至20nm。
S7、如图2所示，退火处理金属层11，金属层11中的金属与未被异质栅结构4覆盖的SOI衬底反应，在SOI衬底两侧形成源/漏区12，即金属硅化物源/漏区，金属硅化物源/漏区中间部分构成沟道区9，沟道区9正对异质栅结构4；
在本实施例中，退火处理过程包括快速热退火、毫秒退火或激光退火中的任意一种，或任意两种退火处理方法的组合；以快速热退火为例，采用快速热退火的退火温度为400oC至600oC，退火时间为10s至60s。
通过退火处理金属层11，使金属层11中的金属与未被异质栅结构4覆盖的SOI衬底中的顶层Si层反应，由于在异质栅结构4的外侧包覆有侧墙10所以金属层11中的金属不与异质栅结构4反应，经过处理后在SOI衬底两侧形成源/漏区12，即金属硅化物源/漏区，在金属硅化物源/漏区中间部分即未与金属层11反应的第一材料层7、SOI衬底中的顶层Si层构成沟道区9，并且沟道区9正对异质栅结构4，之后去除未反应的金属层11。
S8、退火处理过程中，杂质分别在源/漏区与沟道区界面处分凝形成杂质分凝区。
如图2所示，在本实施例中，经退火处理，在形成金属硅化物源/漏区和沟道区9的同时，由于固溶度的差异，注入的杂质会在金属硅化物源/漏区与沟道区9界面处分凝，同时形成杂质分凝区13，通过杂质分凝改善器件的双极特性。
在上述实施方式的的基础上，进一步地，如图4和图15所示，还可以先在SOI衬底上外延生长第一材料层7，外延生长的第一材料层7可以包括高迁移率半导体材料，以改善器件性能，高迁移率半导体材料例如SiGe、Ge或IIIA-VA族化合物半导体等，这里可以优选为SiGe或Ge或IIIA-VA族化合物半导体等中的任意一种材料。例如，当肖特基势垒晶体管为PMOS晶体管时，外延生长SiGe材料；当然，肖特基势垒晶体管也可是NMOS晶体管和CMOS晶体管，当采用不同的晶体管时，外延生长的材料根据实际情况进行设置。
外延生长第一层材料层后，再经过步骤S2至S7的处理，第一材料层7和SOI衬底中的顶层Si层在退火处理过程中与金属层11反应，共同形成金属硅化物源/漏区，位于金属硅化物源/漏区中间未与金属层11反应的第一材料层7、SOI衬底中的顶层Si层构成沟道区9，此时的沟道区9正对异质栅结构4，形成的晶体管结构如图4所示。由于形成高迁移率的沟道，可以大大提升器件的开态电流。
进一步地，在上述实施方式的基础上，如图16和图17所示，为了保护沉积的栅介质层5与第一材料层7界面不退化，在第一材料层7上还沉积有帽层8，其中，帽层8可以为Si，帽层8厚度优选为1nm至5nm，这样可以有足够的厚度保证栅介质层5与高迁移率半导体材料界面不退化。
由于此时帽层8设置在第一材料层7上，经过步骤S2至S7的处理，可以得到如图17所示的晶体管结构。具体为，第一材料层7、帽层8和SOI衬底中的顶层Si层在退火处理过程中与金属层11反应，共同形成金属硅化物源/漏区，位于金属硅化物源/漏区中间未与金属层11反应的帽层8、第一材料层7和SOI衬底中的顶层Si层构成沟道区9，并且此时的沟道区9正对异质栅结构4。
以上为本申请实施例提供的一种肖特基势垒晶体管及其制备方法，该方案中的异质栅结构通过采用栅介质层和金属栅层制成源端栅，增强栅对源端的控制以增加源端载流子的隧穿几率；通过采用SiO2和多晶硅制成漏端栅，减弱栅对漏端的控制以减小漏电流；减弱器件的短沟道效应，增大器件的电流开关比；沟道区采用高迁移率沟道，从而提升器件开态电流；通过注入杂质形成杂质分凝区，改善器件的双极特性。
上面的实施例仅仅是对本发明的优选实施方式进行描述，并非对本发明的构思和范围进行限定。在不脱离本发明设计构思的前提下，本领域普通人员对本发明的技术方案做出的各种变型和改进，均应落入到本发明的保护范围，本发明请求保护的技术内容，已经全部记载在权利要求书中。
Claims (15)
1.一种肖特基势垒晶体管，其特征在于，包括：
衬底；
沟道区，所述沟道区设置在所述衬底上方；
源/漏区，所述源/漏区设置在所述衬底上方，且同时设置在所述沟道区相对应的两侧；
异质栅结构，所述异质栅结构设置在所述沟道区远离所述衬底的一侧的上方，所述异质栅结构包括：漏端栅和源端栅，所述漏端栅包括在所述沟道区上依次形成的氧化层和多晶硅层组成的堆叠结构；所述源端栅包括栅介质层和金属栅层，所述栅介质层为L型结构，L型结构的所述栅介质层的一端面设置在所述沟道区上方，另一端面与所述漏端栅相邻接，所述金属栅层设置在所述栅介质层的所述L型结构内；
侧墙，所述侧墙包覆设置于所述异质栅结构的表面；
杂质分凝区，所述杂质分凝区设置在所述源/漏区与所述沟道区界面处。
2.根据权利要求1所述的肖特基势垒晶体管，其特征在于，所述衬底包括硅衬底或SOI衬底中的任意一种。
3.根据权利要求1所述的肖特基势垒晶体管，其特征在于，所述沟道区包括设置在所述衬底上第一材料层，所述第一材料层包括第IIIA族、第IVA族或第VA族中任意一种化合物半导体材料。
4.根据权利要求1或3所述的肖特基势垒晶体管，其特征在于，所述沟道区还包括帽层，所述帽层设置在所述第一材料层远离所述衬底的一侧的上方，所述帽层包括Si，所述帽层厚度为1nm至5nm。
5.根据权利要求1~4任一所述的肖特基势垒晶体管，其特征在于，所述杂质分凝区中的杂质包括B或Ga。
6.根据权利要求1~5任一所述的肖特基势垒晶体管，其特征在于，所述氧化层为SiO2层。
7.根据权利要求1~6任一所述的肖特基势垒晶体管，其特征在于，所述栅介质层包括HfO2或Al2O3中的任意一种材料，所述栅介质层的厚度为20A至30A；所述金属栅层包括Ti、W或Al中的任意一种金属材料，所述金属栅层的厚度为1000A至1200A。
8.根据权利要求1所述的肖特基势垒晶体管，其特征在于，所述侧墙包括SiO2或Si3N4中的任意一种材料。
9.一种肖特基势垒晶体管的制备方法，其特征在于，包括以下步骤：
提供衬底；
在所述衬底上依次沉积第二材料和第三材料以形成氧化层和多晶硅层，以所述衬底的上表面为刻蚀终止层，刻蚀部分所述氧化层和多晶硅层，露出部分所述衬底；
在露出的所述衬底上方以及所述多晶硅层上方同步沉积堆叠设置的栅介质层和金属栅层，以所述衬底的上表面为刻蚀终止层，同步刻蚀掉衬底上方部分所述栅介质层和金属栅层，露出部分所述衬底，以所述多晶硅层的上表面为刻蚀终止层，同步刻蚀掉所述多晶硅层表面的所述栅介质层和金属栅层，形成异质栅结构的源端栅；以所述衬底的上表面为刻蚀终止层，同步刻蚀部分所述氧化层和多晶硅层，露出部分所述衬底，形成异质栅结构的漏端栅；
向所述衬底和所述异质栅结构中分凝注入杂质；
在所述衬底和所述异质栅结构的表面沉积侧墙介质层，以所述衬底的上表面为刻蚀终止层，对所述侧墙介质层进行刻蚀，形成侧墙；
在所述侧墙和所述衬底上沉积金属层；
退火处理所述金属层，所述金属层中的金属与未被异质栅结构覆盖的衬底反应，在所述衬底两侧形成源/漏区，所述源/漏区中间部分构成沟道区，所述沟道区正对所述异质栅结构；
退火处理过程中，所述杂质分别在所述源/漏区与所述沟道区界面处分凝形成杂质分凝区。
10.根据权利要求9所述的肖特基势垒晶体管的制备方法，其特征在于，在所述衬底上还外延生长第一材料层，所述第一材料层部分形成于所述沟道区内，位于所述沟道区外的所述第一材料层经退火处理与所述金属层反应形成所述源/漏区；所述第一材料层包括SiGe或Ge中的任意一种材料。
11.根据权利要求9或10所述的肖特基势垒晶体管的制备方法，其特征在于，在所述第一材料层上还沉积有帽层，所述帽层部分形成于所述沟道区内，位于所述沟道区外的帽层经退火处理与所述金属层反应形成所述源/漏区；所述帽层包括Si，所述帽层厚度为1nm至5nm。
12.根据权利要求9~11任一所述的肖特基势垒晶体管的制备方法，其特征在于，沉积的所述氧化层包括SiO2，所述氧化层厚度为20A至30A；沉积的所述多晶硅层厚度为1000A至1200A。
13.根据权利要求9~12任一所述的肖特基势垒晶体管的制备方法，其特征在于，沉积的所述栅介质层包括HfO2或Al2O3中的任意一种材料，所述栅介质层的厚度为20A至30A；沉积的所述金属栅层包括Ti、W或Al中的任意一种金属材料，所述金属栅层的厚度为1000A至1200A。
14.根据权利要求9~13任一所述的肖特基势垒晶体管的制备方法，其特征在于，所述杂质包括B或Ga中的任意一种。
15.根据权利要求9~14任一所述的肖特基势垒晶体管的制备方法，其特征在于，所述退火处理过程包括快速热退火、毫秒退火或激光退火中的任意一种，或任意两种所述退火处理方法的组合。
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
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| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
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