CN113140624A - 集成高k金属栅极和氧化物多晶硅栅极的结构和制备方法 - Google Patents
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- 239000002184 metal Substances 0.000 title claims abstract description 172
- 229910052751 metal Inorganic materials 0.000 title claims abstract description 172
- 229910021420 polycrystalline silicon Inorganic materials 0.000 title claims abstract description 148
- 229920005591 polysilicon Polymers 0.000 title claims abstract description 128
- 238000002360 preparation method Methods 0.000 title abstract description 8
- 239000010410 layer Substances 0.000 claims abstract description 360
- 239000000758 substrate Substances 0.000 claims abstract description 81
- 239000011229 interlayer Substances 0.000 claims abstract description 65
- 229910021332 silicide Inorganic materials 0.000 claims abstract description 45
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims abstract description 45
- 230000000149 penetrating effect Effects 0.000 claims abstract description 7
- 229910021417 amorphous silicon Inorganic materials 0.000 claims description 38
- 238000005530 etching Methods 0.000 claims description 19
- 238000003475 lamination Methods 0.000 claims description 15
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N silicon dioxide Inorganic materials O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 10
- MCMNRKCIXSYSNV-UHFFFAOYSA-N Zirconium dioxide Chemical group O=[Zr]=O MCMNRKCIXSYSNV-UHFFFAOYSA-N 0.000 claims description 8
- 229910052681 coesite Inorganic materials 0.000 claims description 7
- 229910052906 cristobalite Inorganic materials 0.000 claims description 7
- 238000000227 grinding Methods 0.000 claims description 7
- 239000000377 silicon dioxide Substances 0.000 claims description 7
- 229910052682 stishovite Inorganic materials 0.000 claims description 7
- 229910052905 tridymite Inorganic materials 0.000 claims description 7
- 238000004519 manufacturing process Methods 0.000 claims description 6
- VLJQDHDVZJXNQL-UHFFFAOYSA-N 4-methyl-n-(oxomethylidene)benzenesulfonamide Chemical compound CC1=CC=C(S(=O)(=O)N=C=O)C=C1 VLJQDHDVZJXNQL-UHFFFAOYSA-N 0.000 claims description 5
- 229910018999 CoSi2 Inorganic materials 0.000 claims description 5
- 229910005883 NiSi Inorganic materials 0.000 claims description 5
- 229910008479 TiSi2 Inorganic materials 0.000 claims description 5
- 229910052782 aluminium Inorganic materials 0.000 claims description 5
- DFJQEGUNXWZVAH-UHFFFAOYSA-N bis($l^{2}-silanylidene)titanium Chemical compound [Si]=[Ti]=[Si] DFJQEGUNXWZVAH-UHFFFAOYSA-N 0.000 claims description 5
- 229910052802 copper Inorganic materials 0.000 claims description 5
- CJNBYAVZURUTKZ-UHFFFAOYSA-N hafnium(IV) oxide Inorganic materials O=[Hf]=O CJNBYAVZURUTKZ-UHFFFAOYSA-N 0.000 claims description 5
- 229910021340 platinum monosilicide Inorganic materials 0.000 claims description 5
- ITWBWJFEJCHKSN-UHFFFAOYSA-N 1,4,7-triazonane Chemical compound C1CNCCNCCN1 ITWBWJFEJCHKSN-UHFFFAOYSA-N 0.000 claims description 4
- 229910003855 HfAlO Inorganic materials 0.000 claims description 4
- 229910004143 HfON Inorganic materials 0.000 claims description 4
- 229910004129 HfSiO Inorganic materials 0.000 claims description 4
- 229910000577 Silicon-germanium Inorganic materials 0.000 claims description 4
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 claims description 4
- 229910006252 ZrON Inorganic materials 0.000 claims description 4
- 229910052763 palladium Inorganic materials 0.000 claims description 4
- 229910052697 platinum Inorganic materials 0.000 claims description 4
- 229910052707 ruthenium Inorganic materials 0.000 claims description 4
- 229910052719 titanium Inorganic materials 0.000 claims description 4
- 238000011049 filling Methods 0.000 claims description 3
- 239000004065 semiconductor Substances 0.000 abstract description 8
- 238000010586 diagram Methods 0.000 description 16
- 238000000034 method Methods 0.000 description 15
- 230000008569 process Effects 0.000 description 12
- 125000006850 spacer group Chemical group 0.000 description 4
- -1 HfAlON Inorganic materials 0.000 description 3
- 239000003989 dielectric material Substances 0.000 description 3
- 239000000463 material Substances 0.000 description 3
- 229920002120 photoresistant polymer Polymers 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- LIVNPJMFVYWSIS-UHFFFAOYSA-N silicon monoxide Chemical compound [Si-]#[O+] LIVNPJMFVYWSIS-UHFFFAOYSA-N 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- 238000000137 annealing Methods 0.000 description 1
- 230000009286 beneficial effect Effects 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000005137 deposition process Methods 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 238000001459 lithography Methods 0.000 description 1
- 239000007769 metal material Substances 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 235000012239 silicon dioxide Nutrition 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 230000005641 tunneling Effects 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42324—Gate electrodes for transistors with a floating gate
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/28008—Making conductor-insulator-semiconductor electrodes
Abstract
本发明提供一种集成高K金属栅极和氧化物多晶硅栅极的结构和制备方法，位于衬底上的氧化物多晶硅栅极；包含高K介质层和位于其上的金属栅层；高K金属栅极不完全覆盖于氧化物多晶硅栅极一侧；氧化物多晶硅栅极及高K金属栅极外侧的衬底上设有金属硅化物层；氧化物多晶硅栅极中未被覆盖的表面设有金属硅化物层；栅极侧墙；层间介质层；衬底上的金属硅化物、氧化物多晶硅栅极表面的金属硅化物以及金属电极层的上表面设有贯穿于层间介电层中的导电接触件。本发明的集成高K金属栅极和氧化物多晶硅栅极的结构同时具有高K金属栅极和氧化物多晶硅栅极，互相兼容，在工作时互相独立，在多种栅极共存的半导体器件等特定领域得到实际应用。
Description
技术领域
本发明涉及半导体技术领域，特别是涉及一种集成高K金属栅极和氧化物多晶硅栅极的结构和制备方法。
背景技术
伴随半导体器件尺寸不断缩小到28nm及以下工艺节点，半导体业界利用高K介质材料HfO2等取代SiO2作为栅氧化层来减小栅介质层的量子隧穿效应，从而有效的改善栅极漏电流及其引起的功耗。
某些特定的半导体器件需要将高K/金属栅极与氧化硅/多晶硅栅极同时集成在同一制造工艺中。常用的高K/金属栅制备工艺采取“后栅极”工艺。其中金属硅化物的形成和无定形硅牺牲栅极的去除(金属栅工艺)步骤对多晶硅栅极的集成带来困难。
发明内容
鉴于以上所述现有技术的缺点，本发明的目的在于提供一种集成高K金属栅极和氧化物多晶硅栅极的结构和制备方法，用于解决现有技术中多晶硅栅极及其上金属硅化物的形成和保护的问题。
为实现上述目的及其他相关目的，本发明提供一种集成高K金属栅极和氧化物多晶硅栅极的结构，至少包括：
衬底；位于所述衬底上的氧化物多晶硅栅极；
高K金属栅极；所述高K金属栅极包含高K介质层、金属栅层以及金属电极层；所述金属栅层位于所述高K介质层之上，并且所述金属栅层包裹在所述金属电极层的外围；
所述高K金属栅极不完全覆盖于所述氧化物多晶硅栅极一侧并沿该氧化物多晶硅栅极一侧连续覆盖于所述衬底上；
所述氧化物多晶硅栅极以及所述高K金属栅极外侧的衬底上设有金属硅化物层；所述氧化物多晶硅栅极中未被所述高K金属栅极覆盖的表面设有所述金属硅化物层；
设于所述氧化物多晶硅栅极外侧壁以及所述高K金属栅极外侧壁的栅极侧墙；
覆盖于所述氧化物多晶硅栅极、所述高K金属栅极以及所述衬底上的金属硅化物层上的层间介质层；
所述衬底上的所述金属硅化物、所述氧化物多晶硅栅极表面的金属硅化物以及所述金属电极层的上表面设有贯穿于所述层间介电层中的导电接触件。
优选地，所述氧化物多晶硅栅极包含氧化物介质层和位于所述氧化物介质层上的多晶硅栅层。
优选地，所述氧化物多晶硅栅极为氧化物介质层和位于所述氧化物介质层上的多晶硅栅层交替堆叠构成的叠层结构。
优选地，所述高K介质层为ZrO2、ZrON、ZrSiON、HfZrO、HfZrON、HfON、HfO2、HfAlO、HfAlON、HfSiO、HfSiON、HfLaO、HfLaON中的一种或多种的组合。
优选地，所述金属栅层为TiN、TaN、MoN、WN、TaC或TaCN中的一种或多种的组合。
优选地，所述金属电极层为Al、Cu、Pt、Ru、Pd、Ti中的一种或多种的组合。
优选地，所述金属硅化物层为NiSi、PtSi、TiSi2、CoSi2中的一种多多种的组合。
优选地，所述栅极侧墙为SiO2、SiN中的至少一种。
优选地，所述衬底为Si衬底、FDSOI衬底或表面有外延生长SiGe的衬底。
本发明还提供一种集成高K金属栅极和氧化物多晶硅栅极的结构的制备方法，该方法至少包括以下步骤：
步骤一、提供衬底，在所述衬底上形成由氧化物介质层和多晶硅栅层构成的叠层；
步骤二、刻蚀所述叠层，去除部分所述氧化物介质层和所述多晶硅栅层，刻蚀停留在所述衬底上；
步骤三、在所述叠层和所述衬底上形成高K介质层以及位于所述高K介质层上的无定形硅层；
步骤四、在所述无定形硅层上形成硬掩模层；
步骤五、对所述硬掩模层、无定形硅层、高K介质层进行刻蚀，使得一部分所述叠层表面和一部分所述衬底表面暴露，被刻蚀后的所述硬掩模层、无定形硅层、高K介质层形成牺牲栅极；
步骤六、刻蚀所述叠层使一部分所述衬底暴露，刻蚀后的所述叠层形成氧化物多晶硅栅极；
步骤七、在所述氧化物多晶硅栅极和所述牺牲栅极外侧壁形成栅极侧墙；
步骤八、在暴露出的所述衬底表面和所述叠层表面形成金属硅化物层；
步骤九、在所述衬底、牺牲栅极以及氧化物多晶硅栅极上覆盖第一层间介电层；之后对所述第一层间介电层进行研磨平坦化至去除所述硬掩模层为止；
步骤十、去除无定形硅层，形成空腔；
步骤十一、在所述空腔内以及所述第一层间介电层上表面形成一层金属栅层；之后在所述空腔内填充一层覆盖所述金属栅层的金属电极层，并且所述金属电极层覆盖于所述第一层间介电层上表面；
步骤十二、研磨平坦化所述第一层间介电层至去除所述第一层间介电层上表面的所述金属栅层为止，形成高K金属栅极；
步骤十三、在所述第一层间介电层上形成第二层间介电层，所述第二层间介电层覆盖所述高K金属栅极并与所述第一层间介电层融合，形成层间介电层；
步骤十四、在所述金属硅化物和所述金属电极层的上表面形成贯穿于所述层间介电层的导电接触件。
优选地，步骤一中所述叠层包括氧化物介质层和位于所述氧化物介质层上的多晶硅栅层。
优选地，步骤一中所述叠层由氧化物介质层和位于所述氧化物介质层上的多晶硅栅层交替堆叠构成。
优选地，步骤三中还包括：对所述无定形硅层进行表面平坦化，平坦化后所述无定形硅层的高度高于所述高K介质层表面。
如上所述，本发明的集成高K金属栅极和氧化物多晶硅栅极的结构和制备方法，具有以下有益效果：本发明的集成高K金属栅极和氧化物多晶硅栅极的结构同时具有高K/金属栅极和氧化物/多晶硅栅极，在制备过程中互相兼容，在工作时互相独立。在某些需求多种栅极共存的半导体器件如半浮栅器件等特定领域得到实际应用。
附图说明
图1显示为本发明在衬底上形成由氧化物介质层和多晶硅栅层构成的叠层的结构示意图；
图2显示为本发明中去除部分氧化物介质层和多晶硅栅层后的结构示意图；
图3显示为本发明中在形成高K介质层和无定形硅层后的结构示意图；
图4显示为本发明中在无定形硅层上形成硬掩模层后的结构示意图；
图5显示为本发明中形成牺牲栅极的结构示意图；
图6显示为本发明中形成氧化物多晶硅栅极后的结构示意图；
图7显示为本发明中形成栅极侧墙后的结构示意图；
图8显示为本发明中形成金属硅化物后的结构示意图；
图9显示为本发明中形成第一层间介电层后的结构示意图；
图10显示为本发明对第一层间介电层平坦化后的结构示意图；
图11显示为本发明中去除无定形硅层后形成空腔的结构示意图；
图12显示为本发明中形成金属栅层和金属电极层后的结构示意图；
图13显示为本发明中平坦化第一层间介电层后的结构示意图；
图14显示为本发明中形成第二层间介电层后的结构示意图；
图15显示为本发明的集成高K金属栅极和氧化物多晶硅栅极的结构示意图；
图16显示为本发明的另一种集成高K金属栅极和氧化物多晶硅栅极的结构示意图。
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
请参阅图1至图16。需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。
本发明提供一种集成高K金属栅极和氧化物多晶硅栅极的结构，如图15所示，图15显示为本发明的集成高K金属栅极和氧化物多晶硅栅极的结构示意图，至少包括：
衬底100；位于所述衬底100上的氧化物多晶硅栅极；
本发明进一步地，本实施例的所述衬底为Si衬底、FDSOI衬底或表面有外延生长SiGe的衬底。
本发明进一步地，本实施例的所述氧化物多晶硅栅极包含氧化物介质层101和位于所述氧化物介质层101上的多晶硅栅层102。
本发明进一步地，在其他实施例中，本发明的所述氧化物多晶硅栅极为氧化物介质层和位于所述氧化物介质层上的多晶硅栅层交替堆叠构成的叠层结构。如图16所示，图16显示为本发明的另一种集成高K金属栅极和氧化物多晶硅栅极的结构示意图，该结构中所述氧化物多晶硅栅极为氧化物介质层和位于所述氧化物介质层上的多晶硅栅层交替堆叠构成的叠层结构(氧化物介质层101、位于所述氧化物介质层101上的多晶硅栅层102、位于所述多晶硅栅层102上的氧化物介质层101'、位于氧化物介质层101'上的多晶硅栅层102')。
本实施例以图15所示的结构为例，该结构还包括高K金属栅极；所述高K金属栅极包含高K介质层103、金属栅层109以及金属电极层110；所述金属栅层109位于所述高K介质层103之上，并且所述金属栅层109包裹在所述金属电极层110的外围；
本发明进一步地，本实施例的所述高K介质层为ZrO2、ZrON、ZrSiON、HfZrO、HfZrON、HfON、HfO2、HfAlO、HfAlON、HfSiO、HfSiON、HfLaO、HfLaON中的一种或多种的组合。
本发明进一步地，本实施例的所述金属栅层为TiN、TaN、MoN、WN、TaC或TaCN中的一种或多种的组合。
本发明进一步地，本实施例的所述金属电极层为Al、Cu、Pt、Ru、Pd、Ti中的一种或多种的组合。
所述高K金属栅极不完全覆盖于所述氧化物多晶硅栅极一侧并沿该氧化物多晶硅栅极一侧连续覆盖于所述衬底上；
所述氧化物多晶硅栅极以及所述高K金属栅极外侧的衬底上设有金属硅化物层107；所述氧化物多晶硅栅极中未被所述高K金属栅极覆盖的表面设有所述金属硅化物层；
本发明进一步地，本实施例的所述金属硅化物层为NiSi、PtSi、TiSi2、CoSi2中的一种多多种的组合。
设于所述氧化物多晶硅栅极外侧壁以及所述高K金属栅极外侧壁的栅极侧墙106；
本发明进一步地，本实施例的所述栅极侧墙为SiO2、SiN中的至少一种。
覆盖于所述氧化物多晶硅栅极、所述高K金属栅极以及所述衬底上的金属硅化物层上的层间介质层108；
所述衬底上的所述金属硅化物、所述氧化物多晶硅栅极表面的金属硅化物以及所述金属电极层的上表面设有贯穿于所述层间介电层中的导电接触件111。
也就是说，本发明提供的图15所示的结构中，氧化物介质层101布置在衬底100上，多晶硅栅层102布置在氧化物介质层101上。高K金属栅极布置在氧化物多晶硅栅极的一侧，并连续地同时覆盖在衬底100和多晶硅栅层102之上。高K金属栅极落在氧化物多晶硅栅极和衬底100上的侧边为光刻对准工艺提供工艺窗口。
本发明提供的这种结构中，所述高K金属栅极不完全覆盖氧化物多晶硅栅极表面。未被覆盖的多晶硅102表面同栅极两侧衬底100表面一样生成一层金属硅化物107，通过导电接触件111与外界连接。
本发明提供的这种结构中，所述多晶硅栅层102及其上的金属硅化物层107的上表面低于高K金属栅极上表面，多晶硅栅层102及其上的金属硅化物层107会被层间介电层108覆盖，在金属栅工艺中得到保护。
本发明所述的金属硅化物层107分布在栅极两侧的衬底100表面和多晶硅栅层102表面。在一些实施例中，金属硅化物可以是NiSi、PtSi、TiSi2、CoSi2等材料之一种或其中任意几种的组合的化合物。
本发明所述的栅极侧墙106分布在栅极的两侧。在一些实施例中，栅极侧墙106可以是SiO2、SiN等绝缘材料之一或其中任意几种的组合。
本发明所述的层间介电层108覆盖或围绕衬底100、金属硅化物层107、高K金属栅极110、氧化物多晶硅栅极102和栅极侧墙106。
本发明所述的衬底100，在一些实施例中，可以是Si衬底、FDSOI衬底或表面有外延生长SiGe的衬底。
本发明还提供所述的集成高K金属栅极和氧化物多晶硅栅极的结构的制备方法，该方法至少包括以下步骤：
步骤一、提供衬底，在所述衬底上形成由氧化物介质层和多晶硅栅层构成的叠层；本发明进一步地，本实施例的步骤一中所述叠层包括氧化物介质层和位于所述氧化物介质层上的多晶硅栅层。
如图1所示，图1显示为本发明在衬底上形成由氧化物介质层和多晶硅栅层构成的叠层的结构示意图。提供半导体制造用的硅衬底100。在衬底上先后形成氧化物介质层101和多晶硅栅层102。
本实施例以衬底上形成单组氧化物介质层101和多晶硅栅层102的实施例作为阐述对象。所述氧化物介质层101可以包括通过热处理形成的氧化物(例如，SiO2等)。形成氧化物介质层和多晶硅栅层之后对部分氧化物介质层101和多晶硅栅层102进行刻蚀，停止在衬底100。
本发明进一步地，在其他实施例中步骤一中所述叠层由氧化物介质层和位于所述氧化物介质层上的多晶硅栅层交替堆叠构成。也就是说还会继续在多晶硅栅层102上再形成多组氧化物介质层和多晶硅的组合。
步骤二、刻蚀所述叠层，去除部分所述氧化物介质层和所述多晶硅栅层，刻蚀停留在所述衬底上；如图2所示，图2显示为本发明中去除部分氧化物介质层和多晶硅栅层后的结构示意图。
步骤三、在所述叠层和所述衬底上形成高K介质层以及位于所述高K介质层上的无定形硅层；如图3所示，图3显示为本发明中在形成高K介质层和无定形硅层后的结构示意图，也就是说在多晶硅栅层102表面和衬底100表面形成高K介质层103和无定形硅层104，即牺牲栅极叠层。高K介质层可以是ZrO2、ZrON、ZrSiON、HfZrO、HfZrON、HfON、HfO2、HfAlO、HfAlON、HfSiO、HfSiON、HfLaO、HfLaON等材料之一种，或其中任意几种的组合，或SiO2与上述高K介质材料的组合。
本发明进一步地，本实施例的步骤三中还包括：对所述无定形硅层进行表面平坦化，平坦化后所述无定形硅层的高度高于所述高K介质层表面。平坦化工艺可以包括化学机械平坦化(CMP)工艺。平坦化停止的高度高于多晶硅栅层102表面，即无定形硅层104平坦化后的高度高于多晶硅栅层102表面。
步骤四、在所述无定形硅层上形成硬掩模层；如图4所示，图4显示为本发明中在无定形硅层上形成硬掩模层后的结构示意图。在所述无定形硅层104上形成硬掩模层105。
步骤五、对所述硬掩模层、无定形硅层、高K介质层进行刻蚀，使得一部分所述叠层表面和一部分所述衬底表面暴露，被刻蚀后的所述硬掩模层、无定形硅层、高K介质层形成牺牲栅极；如图5所示，图5显示为本发明中形成牺牲栅极的结构示意图。形成牺牲栅极，在使用光刻胶光定义图形后，对硬掩模层105、无定形硅层104、高K介质层103进行刻蚀，停止在衬底100，定义出牺牲栅极。刻蚀后形成的牺牲栅极104位于多晶硅栅层102的一侧，且连续地同时覆盖在多晶硅栅层102和衬底100之上。这样在多晶硅栅层102和衬底100上的刻蚀界面给予光刻对准一定的工艺窗口。形成的无定形硅层104不完全覆盖多晶硅栅层。
步骤六、刻蚀所述叠层使一部分所述衬底暴露，刻蚀后的所述叠层形成氧化物多晶硅栅极；使用光刻胶光定义图形后对氧化物介质层101和多晶硅栅层102的未被覆盖的另一端进行刻蚀，定义出所述氧化物多晶硅栅极，其结构如图6所示，图6显示为本发明中形成氧化物多晶硅栅极后的结构示意图。在一些实施例中，该步骤可以与步骤一中的刻蚀中一起完成。
步骤七、在所述氧化物多晶硅栅极和所述牺牲栅极外侧壁形成栅极侧墙；先形成一层电介质薄膜，然后进行无图形刻蚀形成栅极侧壁。其围绕在多晶硅栅层102和无定形硅层104四周。其结构如图7所示，图7显示为本发明中形成栅极侧墙后的结构示意图，在一些实施例中，栅极侧墙106材质可以是SiO2、Si3N4等材料之一或组合。
步骤八、在暴露出的所述衬底表面和所述叠层表面形成金属硅化物层；在表面覆盖金属，退火后去除之。此前暴露的硅分布在多晶硅栅层102表面和衬底100表面，自对准地形成金属硅化物107，其结构如图8所示，图8显示为本发明中形成金属硅化物后的结构示意图。多晶硅栅层102表面的金属硅化物层低于无定形硅层104上表面。在一些实施例中，金属硅化物107可以是NiSi、PtSi、TiSi2、CoSi2等材料之一种或其中任意几种的组合的化合物。
步骤九、在所述衬底、牺牲栅极以及氧化物多晶硅栅极上覆盖第一层间介电层；之后对所述第一层间介电层进行研磨平坦化至去除所述硬掩模层为止；形成第一层间介电层108。第一层间介电层108包裹或覆盖牺牲栅极以及氧化物多晶硅栅极和衬底100表面。其结构如图9所示，图9显示为本发明中形成第一层间介电层后的结构示意图。在一些实施例中，层间介电层108可以包括通过沉积工艺(例如，ALD、CVD、PE-CVD、PVD等)形成的介电材料，如SiO2等。然后对第一层间介电层108进行平坦化，去除掉部分层间介电层108和硬掩模层105，停止在无定形硅层104表面。如图10所示，图10显示为本发明对第一层间介电层平坦化后的结构示意图，因为多晶硅栅层102表面的金属硅化物层107低于无定形硅层104上表面，平坦化时多晶硅栅层102表面的金属硅化物层107因被第一层间介电层108覆盖而被保护。
步骤十、去除无定形硅层，形成空腔；进行无图形刻蚀无定形硅层104而不破坏第一层间介电层108，停止在高K介质层103，形成一个由栅极侧墙106围绕的空腔。其结构如图11所示，图11显示为本发明中去除无定形硅层后形成空腔的结构示意图。
步骤十一、在所述空腔内以及所述第一层间介电层上表面形成一层金属栅层；之后在所述空腔内填充一层覆盖所述金属栅层的金属电极层，并且所述金属电极层覆盖于所述第一层间介电层上表面；在空腔底部、四周和第一层间介电层108表面依次形成金属栅层109和金属电极层110，金属电极层110将空腔填满。其结构如图12所示，图12显示为本发明中形成金属栅层和金属电极层后的结构示意图。在一些实施例中，金属栅层109可以是TiN、TaN、MoN、WN、TaC或TaCN等材料之一种或其中任意几种的组合。在一些实施例中，金属电极层110可以是Al、Cu、Pt、Ru、Pd、Ti等金属材料之一或其中任意几种的组合。
步骤十二、研磨平坦化所述第一层间介电层至去除所述第一层间介电层上表面的所述金属栅层为止，形成高K金属栅极；平坦化去除第一层间介电层108上的金属电极层110和金属栅层109，停止在第一层间介电层108表面。其结构如图13所示，图13显示为本发明中平坦化第一层间介电层后的结构示意图。
步骤十三、在所述第一层间介电层上形成第二层间介电层，所述第二层间介电层覆盖所述高K金属栅极并与所述第一层间介电层融合，形成层间介电层；第二层间介电层覆盖金属栅极110并与第一层间介电层108融合。其结构如图14所示，图14显示为本发明中形成第二层间介电层后的结构示意图。
步骤十四、在所述金属硅化物和所述金属电极层的上表面形成贯穿于所述层间介电层的导电接触件。通过光刻胶定义导电接触件111的位置分别位于衬底100、多晶硅栅层102上的金属硅化物107上方。运用刻蚀方法在第一层间介电层108内形成通孔。然后填充导电接触件材料。而后平坦化研磨去除第一层间介电层108上的导电接触件材料，停止在第一层间介电层108上表面，从而定义各个分别连接衬底100、多晶硅栅层102上的金属硅化物107与外界的导电接触件111。在一些实施例中，导电接触件111材料可以是W、Al、Cu等金属材料之一或其中任意几种的组合。最终形成的结构如图15所示。在一些实施例中，多晶硅栅极为两组或多组氧化物/多晶硅组合的叠层，例如图16所示的实施例中即有两组氧化物多晶硅组合的叠层，即氧化物介质层101、多晶硅栅层102上还形成了一层氧化物介质层101’和多晶硅栅层102’。
综上所述，本发明的集成高K金属栅极和氧化物多晶硅栅极的结构同时具有高K/金属栅极和氧化物/多晶硅栅极，在制备过程中互相兼容，在工作时互相独立。在某些需求多种栅极共存的半导体器件如半浮栅器件等特定领域得到实际应用。所以，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。
Claims (13)
1.集成高K金属栅极和氧化物多晶硅栅极的结构，其特征在于，至少包括：
衬底；位于所述衬底上的氧化物多晶硅栅极；
高K金属栅极；所述高K金属栅极包含高K介质层、金属栅层以及金属电极层；所述金属栅层位于所述高K介质层之上，并且所述金属栅层包裹在所述金属电极层的外围；
所述高K金属栅极不完全覆盖于所述氧化物多晶硅栅极一侧并沿该氧化物多晶硅栅极一侧连续覆盖于所述衬底上；
所述氧化物多晶硅栅极以及所述高K金属栅极外侧的衬底上设有金属硅化物层；所述氧化物多晶硅栅极中未被所述高K金属栅极覆盖的表面设有所述金属硅化物层；
设于所述氧化物多晶硅栅极外侧壁以及所述高K金属栅极外侧壁的栅极侧墙；
覆盖于所述氧化物多晶硅栅极、所述高K金属栅极以及所述衬底上的金属硅化物层上的层间介质层；
所述衬底上的所述金属硅化物、所述氧化物多晶硅栅极表面的金属硅化物以及所述金属电极层的上表面设有贯穿于所述层间介电层中的导电接触件。
2.根据权利要求1所述的集成高K金属栅极和氧化物多晶硅栅极的结构，其特征在于：所述氧化物多晶硅栅极包含氧化物介质层和位于所述氧化物介质层上的多晶硅栅层。
3.根据权利要求1所述的集成高K金属栅极和氧化物多晶硅栅极的结构，其特征在于：所述氧化物多晶硅栅极为氧化物介质层和位于所述氧化物介质层上的多晶硅栅层交替堆叠构成的叠层结构。
4.根据权利要求1所述的集成高K金属栅极和氧化物多晶硅栅极的结构，其特征在于：所述高K介质层为ZrO2、ZrON、ZrSiON、HfZrO、HfZrON、HfON、HfO2、HfAlO、HfAlON、HfSiO、HfSiON、HfLaO、HfLaON中的一种或多种的组合。
5.根据权利要求1所述的集成高K金属栅极和氧化物多晶硅栅极的结构，其特征在于：所述金属栅层为TiN、TaN、MoN、WN、TaC或TaCN中的一种或多种的组合。
6.根据权利要求1所述的集成高K金属栅极和氧化物多晶硅栅极的结构，其特征在于：所述金属电极层为Al、Cu、Pt、Ru、Pd、Ti中的一种或多种的组合。
7.根据权利要求1所述的集成高K金属栅极和氧化物多晶硅栅极的结构，其特征在于：所述金属硅化物层为NiSi、PtSi、TiSi2、CoSi2中的一种多多种的组合。
8.根据权利要求1所述的集成高K金属栅极和氧化物多晶硅栅极的结构，其特征在于：所述栅极侧墙为SiO2、SiN中的至少一种。
9.根据权利要求1所述的集成高K金属栅极和氧化物多晶硅栅极的结构，其特征在于：所述衬底为Si衬底、FDSOI衬底或表面有外延生长SiGe的衬底。
10.根据权利要求1至9任意一项所述的集成高K金属栅极和氧化物多晶硅栅极的结构的制备方法，其特征在于，该方法至少包括以下步骤：
步骤一、提供衬底，在所述衬底上形成由氧化物介质层和多晶硅栅层构成的叠层；
步骤二、刻蚀所述叠层，去除部分所述氧化物介质层和所述多晶硅栅层，刻蚀停留在所述衬底上；
步骤三、在所述叠层和所述衬底上形成高K介质层以及位于所述高K介质层上的无定形硅层；
步骤四、在所述无定形硅层上形成硬掩模层；
步骤五、对所述硬掩模层、无定形硅层、高K介质层进行刻蚀，使得一部分所述叠层表面和一部分所述衬底表面暴露，被刻蚀后的所述硬掩模层、无定形硅层、高K介质层形成牺牲栅极；
步骤六、刻蚀所述叠层使一部分所述衬底暴露，刻蚀后的所述叠层形成氧化物多晶硅栅极；
步骤七、在所述氧化物多晶硅栅极和所述牺牲栅极外侧壁形成栅极侧墙；
步骤八、在暴露出的所述衬底表面和所述叠层表面形成金属硅化物层；
步骤九、在所述衬底、牺牲栅极以及氧化物多晶硅栅极上覆盖第一层间介电层；之后对所述第一层间介电层进行研磨平坦化至去除所述硬掩模层为止；
步骤十、去除无定形硅层，形成空腔；
步骤十一、在所述空腔内以及所述第一层间介电层上表面形成一层金属栅层；之后在所述空腔内填充一层覆盖所述金属栅层的金属电极层，并且所述金属电极层覆盖于所述第一层间介电层上表面；
步骤十二、研磨平坦化所述第一层间介电层至去除所述第一层间介电层上表面的所述金属栅层为止，形成高K金属栅极；
步骤十三、在所述第一层间介电层上形成第二层间介电层，所述第二层间介电层覆盖所述高K金属栅极并与所述第一层间介电层融合，形成层间介电层；
步骤十四、在所述金属硅化物和所述金属电极层的上表面形成贯穿于所述层间介电层的导电接触件。
11.根据权利要求10所述的集成高K金属栅极和氧化物多晶硅栅极的结构，其特征在于：步骤一中所述叠层包括氧化物介质层和位于所述氧化物介质层上的多晶硅栅层。
12.根据权利要求10所述的集成高K金属栅极和氧化物多晶硅栅极的结构，其特征在于：步骤一中所述叠层由氧化物介质层和位于所述氧化物介质层上的多晶硅栅层交替堆叠构成。
13.根据权利要求10所述的集成高K金属栅极和氧化物多晶硅栅极的结构，其特征在于：步骤三中还包括：对所述无定形硅层进行表面平坦化，平坦化后所述无定形硅层的高度高于所述高K介质层表面。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
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Publications (1)
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Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
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| CN202110330235.7A Pending CN113140624A (zh) | 2021-03-29 | 2021-03-29 | 集成高k金属栅极和氧化物多晶硅栅极的结构和制备方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN113140624A (zh) |
Citations (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4460980A (en) * | 1977-10-17 | 1984-07-17 | Hitachi, Ltd. | Nonvolatile MNOS semiconductor memory |
| JPS62131581A (ja) * | 1985-12-03 | 1987-06-13 | Matsushita Electronics Corp | 半導体装置の製造方法 |
| CN1524297A (zh) * | 2001-07-27 | 2004-08-25 | ��ʽ���������Ƽ� | 半导体器件 |
| US20090242987A1 (en) * | 2006-02-13 | 2009-10-01 | Nxp B.V. | Double-gate semiconductor devices having gates with different work functions and methods of manufacture thereof |
| US20100041223A1 (en) * | 2008-08-18 | 2010-02-18 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method of integrating high-k/metal gate in cmos process flow |
| US20150054044A1 (en) * | 2013-08-22 | 2015-02-26 | Freescale Semiconductor, Inc | Method to Form a Polysilicon Nanocrystal Thin Film Storage Bitcell within a High K Metal Gate Platform Technology Using a Gate Last Process to Form Transistor Gates |
| CN104465381A (zh) * | 2013-09-23 | 2015-03-25 | 苏州东微半导体有限公司 | 一种平面沟道的半浮栅器件的制造方法 |
| US20150228738A1 (en) * | 2014-02-07 | 2015-08-13 | Wafertech, Llc | Split-gate flash cell with composite control gate and method for forming the same |
| CN111129126A (zh) * | 2019-12-17 | 2020-05-08 | 中国科学院微电子研究所 | 一种肖特基势垒晶体管及其制备方法 |
-
2021
- 2021-03-29 CN CN202110330235.7A patent/CN113140624A/zh active Pending
Patent Citations (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4460980A (en) * | 1977-10-17 | 1984-07-17 | Hitachi, Ltd. | Nonvolatile MNOS semiconductor memory |
| JPS62131581A (ja) * | 1985-12-03 | 1987-06-13 | Matsushita Electronics Corp | 半導体装置の製造方法 |
| CN1524297A (zh) * | 2001-07-27 | 2004-08-25 | ��ʽ���������Ƽ� | 半导体器件 |
| US20090242987A1 (en) * | 2006-02-13 | 2009-10-01 | Nxp B.V. | Double-gate semiconductor devices having gates with different work functions and methods of manufacture thereof |
| US20100041223A1 (en) * | 2008-08-18 | 2010-02-18 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method of integrating high-k/metal gate in cmos process flow |
| US20150054044A1 (en) * | 2013-08-22 | 2015-02-26 | Freescale Semiconductor, Inc | Method to Form a Polysilicon Nanocrystal Thin Film Storage Bitcell within a High K Metal Gate Platform Technology Using a Gate Last Process to Form Transistor Gates |
| CN104465381A (zh) * | 2013-09-23 | 2015-03-25 | 苏州东微半导体有限公司 | 一种平面沟道的半浮栅器件的制造方法 |
| US20150228738A1 (en) * | 2014-02-07 | 2015-08-13 | Wafertech, Llc | Split-gate flash cell with composite control gate and method for forming the same |
| CN111129126A (zh) * | 2019-12-17 | 2020-05-08 | 中国科学院微电子研究所 | 一种肖特基势垒晶体管及其制备方法 |
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