TWI393218B - 半導體裝置之製造方法 - Google Patents

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Description

半導體裝置之製造方法
本發明係有關於半導體裝置之形成方法，特別是有關於一種將高介電常數/金屬閘極結構整合至CMOS製程中之半導體裝置形成方法。
半導體積體電路(IC)產業已經歷過快速的成長。IC材料和設計的技術進步使得IC的生產世代不停地推新，每個世代都較前個世代有更小及更複雜的電路。然而，這些進步也增加了製造IC製程的複雜性，因此IC製程也需要有同樣的進展才能實現更先進的積體電路IC製程。
在IC革新的過程中，功能密度(亦即每個晶片區域上互連裝置的數量)已普遍地增加，然而幾何尺寸(亦即在製程中所能創造的最小元件或線)也越來越小。這些縮小尺寸的製程通常能增加產品效能和提供較低的相關成本。但某些尺寸的下降也產生相對較高的功率消耗(power dissipation)值，其可用低功率消耗的元件例如互補型金氧半導體(CMOS)元件來因應。一般CMOS裝置是由閘極氧化物及多晶矽電極形成。因此，其所需要的是將閘極氧化物及多晶矽電極替換為高介電常數閘極介電質及金屬閘極電極，以改善元件縮小後之裝置效能。然而，當將高介電常數/金屬閘極元件整合至CMOS製程中時，會因為各種因素，例如材料相容性、製程複雜度及熱預算限制，而產生許多問題。
因此，業界需要的是一種整合高介電常數/金屬閘極至CMOS製造流程中的方法。
本發明提供一種半導體裝置之製作方法，包括：提供一半導體基材，具有一第一區域及一第二區域；形成一高介電常數介電層於該半導體基材上；形成一第一金屬層於該高介電常數介電層上，該第一金屬層具有一第一功函數；移除該第二區域中部分的第一金屬層；之後，形成一半導體層，位於該第一區域中之該第一金屬層上及該第二區域中該經部分移除的第二金屬層上；形成一第一閘極堆疊於該第一區域中及形成一第二閘極堆疊於該第二區域中；由該第一閘極堆疊及該第二閘極堆疊中移除該半導體層而形成一第一溝槽及一第二溝槽；以及形成一第二金屬層於該第一溝槽中之第一金屬層上及該第二溝槽中經部分移除的第一金屬層上，該第二金屬層具有一第二功函數。
本發明也提供另一種半導體裝置之製造方法，包括：提供一半導體基材，具有一第一主動區域及一第二主動區域；形成一高介電常數介電層於該半導體基材上；形成一第一金屬層於該高介電常數介電層上，該第一金屬具有一第一功函數；移除該第二主動區域中之該第一金屬層；形成一第二金屬層於該第一主動區域之該第一金屬層上及該第二主動區域之該高介電常數介電層上；之後，形成一矽層於該第二金屬層上；形成一第一閘極堆疊於該第一主動區域中及形成一第二閘極堆疊於該第二主動區域中，該第一閘極堆疊包含高介電常數介電層、該第一金屬層、該第二金屬層及該矽層，該第二閘極堆疊包含該高介電常數介電層、第二金屬層及該矽層；由該第一閘極堆疊及該第二閘極堆疊移除該矽層而形成一第一溝槽及一第二溝槽；以及形成一第三金屬層於該第一溝槽及該第二溝槽中之該第二金屬層上，該第三金屬層具有一第二功函數。
本發明也提供又一種半導體裝置之製作方法，包括：提供一半導體基材，具有一第一區域及一第二區域；形成一高介電常數介電層於該半導體基材上；形成一第一金屬層於該高介電常數介電層上，該第一金屬具有一第一功函數；形成一第二金屬層於該第一金屬層上，該第二金屬具有一第二功函數；形成一矽層於該第二金屬層上；形成一第一閘極堆疊於該第一區域中及形成一第二閘極堆疊於該第二主動中，該第一及第二閘極堆疊皆包含該高介電常數介電層、該第一金屬層、該第二金屬層及該矽層；形成一層間介電層(ILD)於該第一及第二閘極堆疊上；在該層間介電層上進行一化學機械研磨(CMP)製程以暴露出該第一及第二閘極堆疊各自之該矽層；從該第二閘極堆疊移除該矽層及該第二金屬層而形成一第二溝槽；之後，從該第一閘極堆疊移除該矽層而形成一第一溝槽；以及形成一第三金屬層於該第二金屬層上以部分填滿該第一溝槽，及形成於該第一金屬層上以部分填滿該第二溝槽，該第三金屬層具有該第一功函數。
為讓本發明之上述和其他目的、特徵、和優點能更明顯易懂，下文特舉出較佳實施例，並配合所附圖式，作詳細說明如下：
本發明接下來將會提供許多不同的實施例以實施本發明中不同的特徵。各特定實施例中的組成及配置將會在以下作描述以簡化本發明。這些為實施例並非用於限定本發明。此外，一第一元件形成於一第二元件“上方”、“之上”、“之下”或“上”可包含實施例中的該第一元件與第二元件直接接觸，或也可包含該第一元件與第二元件之間更有其他額外元件使該第一元件與第二元件無直接接觸。各種元件可能以任意不同比例顯示以使圖示清晰簡潔。
參見第1A至1D圖，顯示為半導體裝置100於混成閘極製程(hybrid gate process)中各種製造階段的剖面圖，混成閘極製程包含前閘極製程及後閘極製程。在前閘極製程中，可先形成真實的金屬閘極結構，並可接著依照CMOS製程來製造最終的裝置。在後閘極製程中，可先形成虛置多晶矽閘極結構，並可接著進行正常的CMOS製程直至沉積層間介電層(ILD)，之後可移除虛置多晶矽閘極結構並將其替換為真實的金屬閘極結構。在混成製程中，可先形成用於NMOS裝置的金屬閘極，並於最後形成用於PMOS裝置的金屬閘極，如以下之討論。或者，可先形成用於PMOS裝置的金屬閘極，最後再形成用於NMOS裝置的金屬閘極。可知的是，半導體裝置100可用習知的CMOS技術製程製造，故在此僅作簡略描述。
可知的是，第1A至1D圖已作簡化以便於使本發明實施例之概念易於明瞭。例如，半導體100可進行CMOS製程直至沉積層間介電層(ILD)，且其可形成各種元件，但在此未顯示，例如閘極堆疊、輕摻雜源極/汲極(LDD)區、側壁間隔物、源極/汲極區、矽化物區、接觸蝕刻停止層(CESL)及其他合適元件。再者，第1A至1D圖是以概念的方式顯示NMOS裝置及PMOS裝置各自的閘極結構。在第1A圖中，半導體裝置100顯示為在層間介電層(ILD)上進行化學機械研磨(CMP)製程以暴露出PMOS區域及NMOS區域中的閘極結構之虛置多晶矽層。
在第1A圖中，半導體裝置100可包含半導體基材102，例如矽基材。或者，基材102可包含鍺化矽、砷化鎵或其他合適半導體材料。基材102更可包含其他元件，例如各種摻雜區域、深埋層(buried layer)及/或磊晶層(epi layer)。此外，基材102可為絕緣層上覆半導體，例如絕緣層上覆矽(SOI)。在其他實施例中，半導體基材102可包含摻雜的磊晶層、梯度半導體層及/或可更包含半導體層上覆有另外一種型態的半導體層，例如鍺化矽層上覆矽層。在其他實施例中，化合物半導體基材可包含多層矽結構，或矽基材可包含多層化合物半導體結構。
半導體裝置100可進一步包含隔離結構(在此未顯示)，例如形成在基材102中的淺溝槽隔離(STI)，用以隔離基材中的主動區域104及106。隔離結構可由氧化矽、氮化矽、氮氧化矽、氟摻雜玻璃(FSG)及或習知的低介電常數介電材料形成。主動區104可作為N型金氧半導體電晶體裝置(稱為NMOS)及主動區106可作為P型金氧半導體電晶體裝置(稱為PMOS)。
半導體裝置100可更包含在形成於基材102上之界面層(在此未顯示)。界面層可包含氧化矽層，其厚度約為5至15。半導體裝置100更可包含形成於界面層上之高介電常數介電層108。高介電常數介電層108可由原子層沉積法(ALD)或其他合適技術形成，其厚度約為10至30。高介電常數介電層108可包含氧化鉿(HfO2 )，或也可包含HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、HfLaO、HfLuO或前述之組合。
半導體裝置100可進一步包含蓋層，用以調控金屬層的功函數(對於閘極電極)，以使PMOS裝置及NMOS裝置各自具有適當的效能。例如，可在PMOS區域106中形成如氧化鋁(Al2 O3 )之蓋層110，其厚度約為3至20。可於NMOS區域104中形成如氧化鑭(LaOx )之蓋層112，其厚度約為3至20。
半導體裝置100可進一步包含形成於高介電常數介電層108上之金屬層114。金屬層114可具有第一功函數，例如N型金屬功函數。例如，金屬層114可包含氮化鈦。金屬層114之厚度約為10至200。氮化鈦金屬層/氧化鑭蓋層可使N型金屬具有有效的功函數。金屬層114可由各種沉積方法形成，例如化學氣相沉積(CVD)、物理氣相沉積(PVD或濺鍍)、電鍍或其他合適技術。此外，金屬層114可選擇性地包含碳化鉭、氮化鉭或其他合適金屬。半導體裝置100可更包含形成於金屬層114上的多晶矽層120，其可由各種沉積合適技術形成。多晶矽層120之厚度約為400至800。半導體裝置100更可包含形成於多晶矽層120上之硬罩幕層(在此未顯示)，例如氮化矽、或氮氧化矽。
在第1B圖中，將在PMOS區域中的多晶矽層120及金屬層114移除。例如，進行N/P光學微影圖案化製程(PMOS N/P圖案化)以分離NMOS區域104及PMOS區域106。光學微影製程可包含旋轉塗佈、軟烘烤、曝光、後烘烤、顯影、潤洗、乾燥及其他合適製程。或者，可由浸潤式微影(immersion lithography)、電子束微影(electron lithography)或其他合適製程來進行N/P圖案化。在PMOS區域中的多晶矽層120可由回蝕刻製程或其他合適製程移除。接著，移除PMOS區域106中的多晶矽層120後，可由灰化製程(ash process)移除或剝除光阻，且可對半導體裝置100進行高分子浸泡(polymer dip)以移除由多晶矽回蝕刻製程及灰化製程留下的殘餘物。於PMOS區域106中之金屬層114(例如N型功函數金屬)可由濕蝕刻或乾蝕刻製程移除。
第1C圖中，在NMOS區域104中之多晶矽層120可由蝕刻製程移除。第1D圖中，可形成金屬層以在PMOS區域中提供P型金屬功函數及在NMOS區域104及PMOS區域106中形成完整的閘極電極。例如，金屬層130可包含氮化鎢或氮化鈦，其厚度約為20至150。金屬層130可由物理氣相沉積、化學氣相沉積或其他合適方法形成。金屬層140，例如鈦，可形成於金屬層130上，其厚度約為20至200。金屬層140可由物理氣相沉積、化學氣相沉積或其他合適方法形成。填充金屬層150，例如鋁，可由物理氣相沉積、化學氣相沉積或其他合適方法形成於金屬層140上，其厚度約為1000至8000。可在金屬層130、140、150上進行化學機械研磨製程以平坦化在NMOS區域104及PMOS區域106中的閘極結構。可知的是，半導體裝置100可進行進一步的CMOS製程以形成各種元件，例如接觸點/通孔(contacts/vias)、內連線結構等。
在經過多晶矽回蝕刻製程之後，形成雙金屬閘極(dual metal gates)時會產生許多問題。可以觀察到，在移除PMOS區域106中之金屬層114及NMOS區域104中之多晶矽層120時，由於通常是使用強烈的化學物質來進行移除(這些層已經歷許多熱製程)，因此可能會損傷到底下的高介電常數介電層108。此外，當裝置元件(例如閘極長度)逐漸縮小，化學液體流進多晶矽區域就會帶來更糟糕的狀況，且在溝槽中進行多晶矽回蝕刻製程以作N/P圖案化之難度也越來越高。況且，在多晶矽回蝕刻製程後需要形成雙金屬閘極的製程如同上述般複雜。
參見第2圖，其顯示為依照本發明具有雙金屬閘極結構之半導體裝置之製造方法200的流程圖。參見第3A至3D圖，其顯示為依照第2圖方法200所製造半導體裝置300於各種製造階段之剖面圖。第3A至3E圖已作簡化，以概念的方式顯示NMOS裝置及PMOS裝置，使本發明實施例之概念易於明瞭。除了以下所討論的差異，半導體裝置300可近似於第1圖中之半導體裝置100。在此，第1圖及第3圖中近似元件之標號相同以簡化描述。
方法200起始於方塊210，其為提供半導體基材，此半導體基材具有第一主動區域及第二主動區域。如前述，半導體裝置300可包含NMOS裝置302及PMOS裝置304。在第3A圖中，半導體裝置300可包含形成於基材上之界面層(在此未顯示)，其可由氧化矽形成。界面層之厚度約為5至15。接著，繼續進行方塊220，其為在基材上形成高介電常數介電層。半導體裝置300可更包含形成於界面層上之高介電常數介電層308。高介電常數介電層308可由原子層沉積法(ALD)或其他合適技術形成，其厚度約為10至30。高介電常數介電層308可包含氧化鉿(HfO2 )，或也可包含HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、HfLaO、HfLuO或前述之組合。半導體裝置300更可包含蓋層，用以調控金屬層之功函數，以使NMOS裝置302及PMOS裝置304各自具有適當的效能。例如，蓋層312可形成在NMOS裝置302中之高介電常數介電層308上。可形成另一蓋層(在此未顯示)用以調控PMOS裝置中之功函數。
接著，進行方塊230，其為形成具有第一功函數之金屬層於高介電常數介電層上。半導體裝置300可更包含形成於高介電常數介電層308上之金屬層320。金屬層320可具有第一功函數，例如N型金屬功函數(稱為N型金屬)。例如，金屬層320可包含氮化鈦，其厚度約為10至200。金屬層320可由各種沉積技術形成，例如化學氣相沉積(CVD)、物理氣相沉積(PVD或濺鍍)、電鍍或其他合適技術。接著，進行方塊240，其為移除第二主動區域中部分的金屬層。在沉積金屬層320之後，可在進行多晶矽-閘極循環(poly-gate loop)之前先進行金屬N/P圖案化。也就是說，在沉積多晶矽及閘極圖案化之前，先部分移除在PMOS區域304中的金屬層以作N/P圖案化。反之，也可在多晶矽-閘極循環(poly-gate loop)之後再進行金屬N/P圖案化，如第1A至1D圖所討論。因此，圖案化光阻層325可形成在NMOS區域302中之金屬層320上。圖案化光阻層325可由光學微影、浸潤式微影或其他前述之合適製程形成。
第3B圖中，將在PMOS區域304中金屬層320未被覆蓋的部分作部分移除，而形成PMOS區域304中的金屬層330。金屬層330可具有較NMOS區域302中之金屬層320薄的厚度。在一實施例中，金屬層330之厚度約為小於20。在其他實施例中，金屬層330之厚度約為30至60。因此，在NMOS區域及PMOS區域中的金屬層厚度不同以提供雙金屬閘極結構的形成(例如N型金屬及P型金屬)。接著，繼續進行方塊250，其為在第一主動區域中之第一金屬層上及在第二主動區域中經部分移除之第一金屬層上形成多晶矽層。在第3C圖中，多晶矽層340可由合適的沉積製程形成於金屬層320、330上。接著，繼續進行方塊260，其為在第一主動區域中形成第一閘極堆疊及在第二主動區域中形成第二閘極堆疊。之後，半導體裝置300可進行CMOS製程以形成閘極堆疊、輕摻雜源極區(LDD)、側壁間隔物、源極/汲極區等，直至沉積層間介電層(ILD)於NMOS區域302及PMOS區域304上。然後，可在層間介電層上進行化學機械研磨製程以暴露出NMOS區域302及PMOS區域304中閘極堆疊之多晶矽層340。
接著，繼續進行方塊270，其為在不經圖案化之情況下，自第一閘極堆疊及第二閘極堆疊移除多晶矽層。在第3D圖中，在未進行金屬N/P圖案化(移除一個區域中的多晶矽層，然後再移除另一個區域中之多晶矽層，如第1圖所示)之情況下，可接著進行回蝕刻製程或其他合適製程以移除NMOS區域302及PMOS區域304中的多晶矽層340。如第3B圖所示，既然已部分移除在PMOS區域304中的多晶矽層340，則不需經N/P圖案化來移除NMOS區域302及PMOS區域304中的多晶矽層340。因此，既然不需要在形成閘極堆疊後再移除N型金屬，也可減小當閘極長度縮小時在多晶矽閘極溝槽中進行圖案化的挑戰。值得注意的是，在多晶矽回蝕刻製程中，既然有金屬層320、330作保護，可降低底下的高介電常數介電層308受到損傷的風險。
接著，繼續進行方塊280，其為在第一主動區域中之第一金屬層上及第二主動區域中之經部分移除之第一金屬層上形成第二金屬層。在第3E圖中，可沉積各種金屬層以在PMOS區域304形成P型金屬，及各自在NMOS區域302及PMOS區域304中形成完整的閘極結構。在PMOS區域中之金屬層330非常薄，以使在PMOS區域中形成P型金屬時，功函數不會受到影響。例如，金屬層130可形成於NMOS區域302中之金屬層320上及PMOS區域304中之金屬層330上。金屬層130可包含氮化鎢、氮化鈦，其厚度約為20至100。金屬層130可由物理氣相沉積、化學氣相沉積或其他合適方法形成。填充金屬層150，例如鋁、銅、鎢或其他合適材料，可由物理氣相沉積、化學氣相沉積、電鍍或其他合適方法形成於金屬層140上，其厚度約為1000至8000。可在金屬層130、140、150上進行化學機械研磨製程以平坦化在NMOS區域104及PMOS區域106中的閘極結構。可知的是，半導體裝置300可進行進一步的化學機械研磨製程以形成各種元件，例如接觸點/通孔(contacts/vias)、內連線金屬層、層間介電層、保護層等。
參見第4圖，其顯示為依照本發明具有雙金屬閘極結構之半導體裝置之另一製造方法400的流程圖。參見第5A至5E圖，其顯示為依照第4圖方法400所製造之半導體裝置500於各種製造階段之剖面圖。第5A至5E圖已作簡化，以概念的方式顯示NMOS裝置及PMOS裝置，使本發明實施例之概念易於明瞭。除了以下所討論的差異，半導體裝置500可近似於第3圖中之半導體裝置300。在此，第3圖及第5圖中近似元件之標號相同以簡化描述。方法400起始於方塊410，其為提供具有第一主動區域及第二主動區域之半導體基材。如前述，半導體裝置500可包含NMOS裝置502及PMOS裝置504。半導體裝置500可包含形成於基材上的界面層(在此未顯示)，其由氧化矽所形成。接著，進行方塊420，其為形成高介電常數介電層於基材上。半導體裝置500可更包含形成於界面層上之高介電常數介電層308。高介電常數介電層308可由原子層沉積法(ALD)或其他合適技術形成，其厚度約為10至30。高介電常數介電層308可包含氧化鉿(HfO2 )，或也可包含HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、HfLaO、HfLuO或前述之組合。半導體裝置500更可包含蓋層，用以調控金屬層之功函數，以使NMOS裝置502及PMOS裝置504各自具有適當的效能。例如，蓋層312，例如氧化鑭，可形成在NMOS裝置302中之高介電常數介電層308上，以調控NMOS裝置502之功函數。可形成另一蓋層(在此未顯示)，例如氧化鋁(Al2 O3 )，以調控PMOS裝置之功函數。
接著，繼續進行方塊430，其為形成第一金屬層於高介電常數介電層上，此第一金屬層具有第一功函數。半導體裝置500可更包含形成於高介電常數介電層308上之金屬層320。金屬層320可具有第一功函數，例如N型金屬函數(稱為N型金屬)。例如，金屬層320可包含氮化鈦，其厚度約為10至200。金屬層320可由各種沉積技術形成，例如化學氣相沉積、物理氣相沉積(PVD或濺鍍)、電鍍或其他合適技術。接著，繼續進行方塊440，其為移除第二主動區域中的第一金屬層。在沉積金屬層320之後，可在進行多晶矽-閘極循環(poly-gate loop)之前先進行金屬N/P圖案化。也就是說，在沉積多晶矽及閘極圖案化之前，先完全移除在PMOS區域504中的金屬層320及蓋層512。反之，也可在多晶矽-閘極循環(poly-gate loop)之後再進行金屬N/P圖案化，如第1A至1D圖所討論。因此，圖案化光阻層525可形成在NMOS區域502中之金屬層320上。圖案化光阻層525可由光學微影、浸潤式微影或其他前述之合適製程形成。
第5B圖中，將在PMOS區域504中金屬層320及蓋層512未被覆蓋的部分完全移除。然後，可由合適製程將圖案化光阻層525移除。接著，繼續進行方塊450，其為將多晶矽層形成於第一主動區域中之第一金屬層上及形成於第二主動區域中之高介電常數介電層上。在第5C圖中，可由物理氣相沉積(PVD)或其他合適製程在NMOS區域502及PMOS區域504中形成金屬層530。金屬層530之厚度約為小於20，因此不會影響到NMOS區域502中金屬層320的功函數。因此，金屬層530可包含與金屬層320不同的材料。在一實施例中，金屬層530可包含P型金屬，例如氮化鎢。或者，金屬層530可包含與金屬層320相同的金屬，例如氮化鈦。因此，NMOS區域502及PMOS區域504中的金屬層具有不同厚度以提供雙金屬閘極結構(例如N型金屬及P型金屬)的形成。
接著，繼續進行方塊460，其為在第二金屬層上形成多晶矽層。在第5D圖中，可由合適製程在NMOS區域502中之金屬層320、530上及PMOS區域504中之金屬層530上形成多晶矽層340。之後，半導體裝置500可進行如第3C至3E圖所述之相似製程以在NMOS區域502及PMOS區域504中形成完整的金屬閘極結構(例如N型金屬及P型金屬)。接著，繼續進行方塊470，其為在第一主動區域中形成第一閘極堆疊及在第二主動區域中形成第二閘極堆疊。接著，繼續進行方塊480，其為自第一閘極堆疊及第二閘極堆疊中移除多晶矽層。
接著，繼續進行方塊490，其為在第一主動區域及第二主動區域中之第二金屬層上形成第三金屬層，此第三金屬層具有第二功函數。在第5E圖中，可沉積各種金屬層以在PMOS區域504中形成P型金屬，且完成NMOS區域502及PMOS區域504各自的閘極結構。例如，可在NMOS區域502及PMOS區域504中之金屬層530上形成金屬層130。金屬層130可包含氮化鎢或氮化鈦，其厚度約為20至100。金屬層130可由物理氣相沉積(PVD)、化學氣相沉積(CVD)或其他合適方法形成。阻障金屬層(barrier metal layer)140，例如鈦，可形成於金屬層130上，其厚度約為20至200。金屬層140可由物理氣相沉積、化學氣相沉積或其他合適方法形成。填充金屬層(filler metal layer)150，例如鋁、銅、鎢或其他合適材料，可由物理氣相沉積、化學氣相沉積、電鍍或其他合適方法形成於金屬層140上，其厚度約為1000至8000。可在金屬層130、140、150上進行化學機械研磨(CMP)製程以平坦化在NMOS區域104及PMOS區域106中的閘極結構。可知的是，半導體裝置100可進行進一步的CMOS製程以形成各種元件，例如接觸點/通孔(contacts/vias)、內連線金屬層、層間介電層、保護層等。值得注意的是，如第3圖所述之優點也可應用於第5圖所述之實施例中。
參見第6圖，其顯示為依照本發明具有雙金屬閘極結構之半導體裝置之又一製造方法600的流程圖。參見第7A至7H圖，其顯示為依照第6圖方法600所製造半導體裝置700於各種製造階段之剖面圖。第7A至7H圖已作簡化，以概念的方式顯示NMOS裝置及PMOS裝置，使本發明實施例之概念易於明瞭。
方法600起始於方塊610，其為提供具有第一主動區域及第二主動區域之半導體基材。在第7A圖中，半導體裝置700可包含半導體基材702，例如矽基材。或者，基材702可包含鍺化矽、砷化鎵或其他合適半導體材料。基材702更可包含其他元件，例如各種摻雜區域、深埋層(buried layer)及/或磊晶層(epi layer)。此外，基材702可為絕緣層上覆半導體，例如絕緣層上覆矽(SOI)。在其他實施例中，半導體基材702可包含摻雜的磊晶層、梯度半導體層及/或可更包含半導體層上覆有另外一種型態的半導體層，例如鍺化矽層上覆矽層。在其他實施例中，半導體基材可包含多層矽結構，或矽基材可包含多層化合物半導體結構。
半導體裝置700可進一步包含隔離結構704，例如形成在基材702中的淺溝槽隔離(STI)，用以隔離基材中的主動區域706及708。隔離結構可由氧化矽、氮化矽、氮氧化矽、氟摻雜玻璃(FSG)及或習知的低介電常數介電材料形成。主動區104的可作為N型金氧半導體電晶體裝置(稱為NMOS)及主動區106可作為P型金氧半導體電晶體裝置(稱為PMOS)。
半導體裝置700可更包含在形成形成於基材702上之界面層710。界面層可包含氧化矽層，其厚度約為5至15。接著，繼續進行方塊620，其為於基材上形成高介電常數介電層。半導體裝置700更可包含形成於界面層710上之高介電常數介電層712。高介電常數介電層712可由原子層沉積法(ALD)或其他合適技術形成。高介電常數介電層708之厚度約為10至30。高介電常數介電層108可包含氧化鉿(HfO2 )，或也可包含HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、HfLaO、HfLuO或前述之組合。
半導體裝置100可更包含蓋層，用以調控金屬層的功函數(對於閘極電極)，以使PMOS裝置及NMOS裝置各自具有適當的效能。例如，由氧化鋁(Al2 O3 )形成之蓋層716可形成於PMOS區域708中，其厚度約為3至20。由氧化鑭(LaOx )形成之蓋層112可形成於NMOS區域706中，其厚度約為3至20。
接著，繼續進行方塊630，其為在高介電常數介電層上形成第一金屬層，此第一金屬層具有第一功函數。在第7B圖中，半導體裝置700可更包含於高介電常數介電層712上形成P型金屬層720。P型金屬層720之厚度約為小於20，以使P型金屬層720不會影響之後於NMOS區域706中形成之N型金屬層的功函數。P型金屬層720可包含各種金屬，例如氮化鉭。接著，繼續進行方塊640，其為在第一金屬層上形成第二金屬層，此第二金屬層具有第二功函數。半導體裝置700可更包含形成於P型金屬層720上之N型金屬層730。例如，N型金屬層730可包含氮化鈦，其厚度約為10至200。N型金屬層730可由各種沉積技術形成，例如化學氣相沉積(CVD)、物理氣相沉積(PVD或濺鍍)、電鍍或其他合適技術。
接著，繼續進行方塊650，其為在第二金屬層上形成多晶矽層。在第7C圖中，半導體裝置700可更包含由各種合適沉積製程於N型金屬層730上形成多晶矽層740。多晶矽層740之厚度約為400至800。半導體裝置700可更包含硬罩幕層750，例如氮化矽或氮氧化矽，其為形成於多晶矽層740上。硬罩幕層750之厚度約為100至400。此外，半導體裝置700可包含抗反射塗佈層(antireflective coating layer)或底部抗反射塗佈層(bottom antireflective coating layer；BARC)以使用於圖案化光阻層使光學微影製程效果更佳。例如，可在硬罩幕層750上形成圖案化光阻層761，該圖案化光阻層761包含在NMOS區域706上的圖案761及在PMOS區域708上的圖案762。可使用濕蝕刻或乾蝕刻製程配合圖案761、762及來圖案化硬罩幕層750。
接著，繼續進行方塊660，其為在第一主動區域中形成第一閘極堆疊及在第二主動區域中形成第二閘極堆疊。在第7D圖中，可使用圖案化之罩幕層來形成NMOS區域706中之閘極堆疊771及PMOS區域中708中之閘極堆疊772。閘極堆疊771可包含界面層710n、高介電常數介電層712n、蓋層714n、薄P型金屬層720n、N型金屬層730n及多晶矽層740n。閘極堆疊772可包含界面層710p、蓋層716p、高介電常數介電層712p、薄P型金屬層720p、N型金屬層730p及多晶矽層740p。可知的是，半導體裝置700可繼續進行CMOS之製造流程，以形成各種元件，例如輕摻雜源極/汲極區(LDD)、閘極堆疊上之側壁間隔物、源極/汲極區等，直至沉積層間介電層(ILD)。之後，可在後閘極製程中進行化學機械研磨製程，以暴露出閘極堆疊771、772各自的多晶矽層740n、740p。
值得注意的是，第7E至7H圖為更詳細地以概念的方式顯示NMOS區域706及PMOS區域708中的閘極堆疊771、772。接著，繼續進行方塊670，其為自第二閘極堆疊移除多晶矽層及第二金屬層。在第7E圖中，可進行N/P圖案化製程以移除在PMOS區域708中的多晶矽層740p及N型金屬層730p。例如，可進行N/P光學微影圖案化製程(PMOS N/P圖案化)來分離NMOS區域706及PMOS區域708。光學微影製程可包含旋轉塗佈、軟烘烤、曝光、後烘烤、顯影、潤洗、乾燥及其他合適製程。或者，可由浸潤式微影製程、電子束微影製程(electron-beam lithography)或其他合適製程來進行N/P圖案化。在PMOS區域708中的多晶矽層可由回蝕刻製程或其他合適製程移除。在移除PMOS區域708中的多晶矽層740p之後，接著可以灰化製程(ash process)移除或剝離光阻(在此未顯示)，並進行高分子浸泡(polymer dip)以移除由多晶矽回蝕刻製程及灰化製程所留下之殘餘物。
在第7F圖中，可由濕蝕刻或乾蝕刻製程將PMOS區域708中之N型金屬層730p移除。值得注意的是，PMOS區域708中之薄金屬層720p可在移除N型金屬層730p的過程中作為保護層，以保護底下的高介電常數介電層712p。並且，薄金屬層720p可作為移除N型金屬層730p之蝕刻製程中的蝕刻停止層。接著，繼續進行方塊680，其為自第一閘極堆疊中移除多晶矽層。在第7G圖中，可由濕蝕刻或乾蝕刻製程將NMOS區域706中之多晶矽層740n移除。值得注意的是，在PMOS區域708中之薄金屬層720p可在移除多晶矽層740n時作為保護層，以保護底下的高介電常數介電層712p。
接著，繼續進行方塊690，其為在第一閘極堆疊中之第二金屬層上及在第二閘極堆疊中之第一金屬層上形成第三金屬層。在第7H圖中，可在溝槽(溝槽是由移除閘極堆疊771中多晶矽層及移除閘極堆疊772中之多晶矽層及N型金屬層所形成)中沉積各種金屬層以在PMOS區域708中形成P型金屬層，並在NMOS區域706及PMOS區域708中各自形成完整的閘極結構。例如，可在NMOS區域706中之N型金屬層730n及在PMOS區域中P型金屬層720p上形成金屬層780。金屬層780可包含氮化鎢或氮化鈦，其厚度約為20至100。金屬層780可由化學氣相沉積(CVD)、物理氣相沉積(PVD)或其他合適方法形成。金屬層782(例如鈦)可形成在金屬層780上。金屬層782之厚度約為20至200，其可由化學氣相沉積、物理氣相沉積或其他合適方法形成。填充金屬層784，例如鋁、銅、鎢，可由化學氣相沉積、物理氣相沉積、電鍍或其他合適方法形成於金屬層782上。金屬層784之厚度約為1000至8000。可在金屬層780、782、784上進行化學機械研磨製程以平坦化NMOS區域706及PMOS區域708中各自的閘極結構791、792。可知道的是，半導體裝置700可進行進一步的CMOS製程以形成各種元件，例如接觸點/通孔(contacts/vias)、內連線金屬層、保護層等。
本發明在此提供各種實施例，並且具有不同的優點。例如，本發明提供了簡單又具有經濟效益的方法來整合高介電常數/金屬閘極結構至CMOS製程中。在某些實施例中，可在沉積多晶矽層之前先進行N/P圖案化，以對NMOS裝置及PMOS裝置的雙金屬閘極結構(例如N金屬及P型金屬)提供不同的厚度。因此，降低了在蝕刻及沉積製程中損害底下之高介電常數介電層的風險，且在回蝕刻製程及移除金屬時不需做N/P圖案化。在其他實施例中，可提供包含薄P型金屬層及N型金屬層之雙層金屬閘極。薄P型金屬層之厚度約小於20，以使P型金屬不會影響NMOS裝置所使用之N型金屬層之功函數。因此，混成製程可使用在形成有NMOS裝置及PMOS裝置的雙閘極結構。混成製程可包含在前閘極製程中形成金屬閘極(例如N型金屬或P型金屬)及在後閘極製程中形成另一個金屬閘極(例如P型金屬或N型金屬)。
雖然本發明已以數個較佳實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作任意之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。
100．．．半導體裝置
102．．．基材
104．．．NMOS裝置
106．．．PMOS裝置
108．．．高介電常數介電層
110．．．蓋層
112．．．蓋層
114．．．金屬層
120．．．多晶矽層
130．．．金屬層
140．．．阻障金屬層
150．．．填充金屬層
300．．．半導體裝置
302．．．NMOS裝置
304．．．PMOS裝置
308．．．高介電常數介電層
312．．．蓋層
320．．．金屬層
325．．．圖案化光阻層
330．．．經部分移除之金屬層
340．．．多晶矽層
500．．．半導體裝置
502．．．NMOS裝置
504．．．PMOS裝置
512．．．蓋層
525．．．圖案化光阻層
530．．．金屬層
700．．．半導體裝置
702．．．基材
704．．．淺溝槽隔離
706．．．NMOS裝置
708．．．PMOS裝置
710．．．界面層
712．．．高介電常數介電層
714．．．蓋層
716．．．蓋層
720．．．薄P型金屬層
730．．．N型金屬層
740．．．多晶矽層
750．．．硬罩幕層
761．．．第一閘極堆疊
762．．．第二閘極堆疊
710n．．．NMOS裝置中之界面層
712n．．．NMOS裝置中之高介電常數介電層
714n．．．NMOS裝置中之蓋層
720n．．．NMOS裝置中之薄P型金屬層
730n．．．NMOS裝置中N型金屬層
740n．．．NMOS裝置中之多晶矽層
710p．．．PMOS裝置中之界面層
716p．．．PMOS裝置中之蓋層
712p．．．PMOS裝置中之高介電常數介電層
720p．．．PMOS裝置中之薄P型金屬層
730p．．．PMOS裝置中N型金屬層
740p．．．PMOS裝置中之多晶矽層
780．．．金屬層
782．．．金屬層
784．．．填充金屬層
791．．．閘極結構
792．．．閘極結構
第1A~1D圖為包含前閘極及後閘極之混成製程中於各種製造階段之半導體裝置剖面圖。
第2圖為依照本發明一方法製造半導體裝置之流程圖。
第3A~3E圖為依照第2圖之方法製造半導體裝置之製程剖面圖。
第4圖為依照本發明另一方法製造半導體裝置之流程圖。
第5A至5E圖為依照第4圖之方法製造半導體裝置之製程剖面圖。
第6圖為依照本發明又一方法製造半導體裝置之流程圖。
第7A至7H圖為依照第6圖之方法製造半導體裝置之製程剖面圖。
700．．．半導體裝置
702．．．基材
704．．．淺溝槽隔離
706．．．NMOS裝置
708．．．PMOS裝置
780．．．金屬層
782．．．金屬層
784．．．填充金屬層
791．．．閘極結構
792．．．閘極結構

Claims (20)

  1. 一種半導體裝置之製造方法，包括：提供一半導體基材，具有一第一區域及一第二區域；形成一高介電常數介電層於該半導體基材上；形成一第一金屬層於該高介電常數介電層上，該第一金屬層具有一第一功函數；移除該第二區域中部分的第一金屬層；之後，形成一半導體層，位於該第一區域中之該第一金屬層上及該第二區域中該經部分移除的第一金屬層上；形成一第一閘極堆疊於該第一區域中及形成一第二閘極堆疊於該第二區域中；由該第一閘極堆疊及該第二閘極堆疊中移除該半導體層而形成一第一溝槽及一第二溝槽；以及形成一第二金屬層於該第一溝槽中之第一金屬層上及該第二溝槽中經部分移除的第一金屬層上，該第二金屬層具有一第二功函數。
  2. 如申請專利範圍第1項所述之半導體裝置之製造方法，其中該第一功函數包含一N型金屬功函數且該第二功函數包含P型金屬功函數。
  3. 如申請專利範圍第1項所述之半導體裝置之製造方法，更包含：形成一界面層於該半導體基材及該高介電常數介電層之間；形成一第一蓋層於該高介電常數介電層及該第一區 域中之該第一金屬層之間；以及形成一第二蓋層於該界面層及該第二區域中之該高介電常數介電層之間。
  4. 如申請專利範圍第3項所述之半導體裝置之製造方法，其中該界面層包含氧化矽，該高介電常數介電層包含氧化鉿(HfO2 )，該第一蓋層包含氧化鑭及該第二蓋層包含氧化鋁。
  5. 如申請專利範圍第1項所述之半導體裝置之製造方法，更包含：形成一第一阻障金屬層於該第一及第二溝槽中之該第二金屬層上；形成一填充金屬層於第一及第二溝槽之該阻障金屬層上；以及之後，進行一化學機械研磨(CMP)製程以平坦化及移除在該第一閘極堆疊之該第一溝槽及該第二閘極堆疊之該第二溝槽以外之各種膜層。
  6. 如申請專利範圍第1項所述之半導體裝置之製造方法，其中該半導體層包含多晶矽層，且其中移除該半導體層是在沒有以圖案化分離該第一閘極堆疊及該第二閘極堆疊之情況下進行。
  7. 如申請專利範圍第1項所述之半導體裝置之製造方法，其中該第二區域中該經部分移除的第一金屬層之厚度約為30至60 Å。
  8. 一種半導體裝置之製造方法，包括：提供一半導體基材，具有一第一主動區域及一第二 主動區域；形成一高介電常數介電層於該半導體基材上；形成一第一金屬層於該高介電常數介電層上，該第一金屬具有一第一功函數；移除該第二主動區域中之該第一金屬層；形成一第二金屬層於該第一主動區域之該第一金屬層上及該第二主動區域之該高介電常數介電層上；之後，形成一矽層於該第二金屬層上；形成一第一閘極堆疊於該第一主動區域中及形成一第二閘極堆疊於該第二主動區域中，該第一閘極堆疊包含高介電常數介電層、該第一金屬層、該第二金屬層及該矽層，該第二閘極堆疊包含該高介電常數介電層、第二金屬層及該矽層；由該第一閘極堆疊及該第二閘極堆疊移除該矽層而形成一第一溝槽及一第二溝槽；以及形成一第三金屬層於該第一溝槽及該第二溝槽中之該第二金屬層上，該第三金屬層具有一第二功函數。
  9. 如申請專利範圍第8項所述之半導體裝置之製造方法，其中該第一功函數包含N型金屬功函數且該第二功函數包含P型金屬功函數。
  10. 如申請專利範圍第8項所述之半導體裝置之製造方法，更包含：形成一界面層於該半導體基材與該高介電常數介電層之間；形成一第一蓋層於該高介電常數介電層及該第一主 動區域中之該第一金層之間；以及形成一第二蓋層於該界面層及該第一主動區域中之該高介電常數介電層之間；其中該第一閘極堆疊更包含該第一蓋層；其中該第二閘極堆疊更包含該第二蓋層。
  11. 如申請專利範圍第8項所述之半導體裝置之製造方法，更包含：形成一阻障金屬層於該第三金屬層上以部分填滿該第一及第二溝槽；形一填充金屬層於該阻障層上以實質上填滿該第一及第二溝槽的剩餘部分；以及之後，進行一化學機械研磨(CMP)製程以平坦化及移除在該第一閘極堆疊之該第一溝槽及該第二閘極堆疊之該第二溝槽以外之各種膜層。
  12. 如申請專利範圍第8項所述之半導體裝置之製造方法，其中移除該矽層是在沒有以圖案化分離該第一閘極堆疊及該第二閘極堆疊之情況下進行。
  13. 如申請專利範圍第8項所述之半導體裝置之製造方法，其中該第二金屬層之厚度約為小於20 Å。
  14. 一種半導體裝置之製造方法，包括：提供一半導體基材，具有一第一區域及一第二區域；形成一高介電常數介電層於該半導體基材上；形成一第一金屬層於該高介電常數介電層上，該第一金屬具有一第一功函數；形成一第二金屬層於該第一金屬層上，該第二金屬 具有一第二功函數；形成一矽層於該第二金屬層上；形成一第一閘極堆疊於該第一區域中及形成一第二閘極堆疊於該第二區域中，該第一及第二閘極堆疊皆包含該高介電常數介電層、該第一金屬層、該第二金屬層及該矽層；形成一層間介電層(ILD)於該第一及第二閘極堆疊上；在該層間介電層上進行一化學機械研磨(CMP)製程以暴露出該第一及第二閘極堆疊各自之該矽層；從該第二閘極堆疊移除該矽層及該第二金屬層而形成一第二溝槽；之後，從該第一閘極堆疊移除該矽層而形成一第一溝槽；以及形成一第三金屬層於該第二金屬層上以部分填滿該第一溝槽，及形成於該第一金屬層上以部分填滿該第二溝槽，該第三金屬層具有該第一功函數。
  15. 如申請專利範圍第14項所述之半導體裝置之製造方法，其中該第一功函數包含N型金屬功函數且該第二功函數包含P型金屬功函數。
  16. 如申請專利範圍第14項所述之半導體裝置之製造方法，其中該第一金屬層之厚度約為小於20 Å。
  17. 如申請專利範圍第14項所述之半導體裝置之製造方法，更包含：形成一界面層於該半導體基材與該高介電常數介電 層之間；形成一第一蓋層於該高介電常數介電層及該第一區域中之該第一金屬層之間；以及形成一第二蓋層於該界面層與該第二區域中之該高介電常數介電層之間；其中該第一閘極堆疊更包含該第一蓋層；其中該第二閘極堆疊更包含該第二蓋層。
  18. 如申請專利範圍第17項所述之半導體裝置之製造方法，其中該第一蓋層包含氧化鑭及該第二蓋層包含氧化鋁。
  19. 如申請專利範圍第14項所述之半導體裝置之製造方法，更包含：形成一阻障金屬層於該第三金屬層上，以部分填滿該第一及第二溝槽；形成一填充金屬層於該阻障金屬層上以實質上填滿該剩餘的第一及第二溝槽；以及之後，進行一第二化學機械研磨(CMP)製程，以平坦化及移除在該第一閘極堆疊之該第一溝槽以外及在該第二閘極堆疊之該第二堆疊以外的各種膜層。
  20. 如申請專利範圍第14項所述之半導體裝置之製造方法，其中該高介電常數介電層包含HfO2 、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、HfLaO、HfLuO或前述之組合。
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