CN108695321B - 半导体装置及其制造方法 - Google Patents

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Abstract

本申请公开了一种半导体装置及其制造方法，涉及半导体技术领域。所述装置包括：衬底；在衬底上基本垂直的半导体柱；在衬底的表面上与半导体柱的下部接触的第一接触材料层；在第一接触材料层上的第一隔离材料层，第一隔离材料层的上表面低于半导体柱的上表面；在第一隔离材料层上以及半导体柱的侧壁的一部分上的栅极电介质材料层，栅极电介质材料层使得半导体柱的上部露出；以及在第一隔离材料层上的栅极电介质材料层上的栅极堆叠结构，栅极堆叠结构包围半导体柱的侧壁上的栅极电介质材料层的一部分，栅极堆叠结构由内向外依次包括P型功函数调节层、N型功函数调节层和栅极。

Description

半导体装置及其制造方法
技术领域
本申请涉及半导体技术领域，尤其涉及一种半导体装置及其制造方法。
背景技术
随着半导体工艺的发展，金属氧化物半导体场效应晶体管(Metal OxideSemiconductor Field Effect Transistor，MOSFET)的关键尺寸越来越小，短沟道效应(Short Channel Effect，SCE)成为影响器件性能的一个重要因素。鳍式场效应晶体管(FinField Effect Transistor，FinFET)具有比平面MOSFET更好的栅控能力，而栅极全包围(Gate-All-Around，GAA)器件比FinFET的栅控能力更好，能够更有效地抑制短沟道效应。GAA器件的一个例子为纳米线垂直晶体管。
在FinFET或纳米线垂直晶体管的制造工艺中，通常通过对鳍片(fin)或纳米线进行掺杂来调整器件的阈值电压(Vt)，但随着器件的关键尺寸的减小，鳍片和纳米线的尺寸也越来越小，这种调整器件的Vt的方式效果不理想。对于Vt不同的器件来说，需要对器件的鳍片或纳米线进行不同水平的掺杂，但由于鳍片和纳米线的尺寸越来越小，能掺入的杂质的总量有限，因此，通过对鳍片或纳米线进行掺杂来调整Vt的范围有限。另外，这种调节Vt的方式不可避免地会对鳍片或纳米线造成损伤。此外，鳍片或纳米线中掺入的杂质会由于杂质散射导致迁移率的退化。
发明内容
本申请的一个目的是提出一种阈值电压的调节方案。
根据本申请的一方面，提供了一种半导体装置，包括：衬底；在所述衬底上基本垂直的半导体柱；在所述衬底的表面上与所述半导体柱的下部接触的第一接触材料层；在所述第一接触材料层上的第一隔离材料层，所述第一隔离材料层的上表面低于所述半导体柱的上表面；在所述第一隔离材料层上以及所述半导体柱的侧壁的一部分上的栅极电介质材料层，所述栅极电介质材料层使得所述半导体柱的上部露出；以及在所述第一隔离材料层上的栅极电介质材料层上的栅极堆叠结构，所述栅极堆叠结构包围所述半导体柱的侧壁上的栅极电介质材料层的一部分，所述栅极堆叠结构由内向外依次包括P型功函数调节层、N型功函数调节层和栅极。
在一个实施例中，所述衬底包括第一PMOS器件区、第二PMOS器件区、第一NMOS器件区、第二NMOS器件区，所述半导体柱包括在所述第一PMOS器件区上的第一半导体柱、在所述第二PMOS器件区上的第二半导体柱、在所述第一NMOS器件区上的第三半导体柱和在所述第二PNMOS器件区上的第四半导体柱，所述第一半导体柱、所述第二半导体柱、所述第三半导体柱、所述第四半导体柱外包围的栅极堆叠结构中的P型功函数调节层分别为第一P型功函数调节层、第二P型功函数调节层、第三P型功函数调节层和第四P型功函数调节层；其中，所述第一PMOS器件的阈值电压大于所述第二PMOS器件的阈值电压，所述第一NMOS器件的阈值电压大于所述第二NMOS器件的阈值电压；所述第一P型功函数调节层、所述第二P型功函数调节层、所述第三P型功函数调节层和所述第四P型功函数调节层彼此不同。
在一个实施例中，所述第一P型功函数调节层由内向外依次包括第二TiN层、第三TiN层和第四TiN层；所述第二P型功函数调节层由内向外依次包括第一TiN层、所述第二TiN层、所述第三TiN层和所述第四TiN层；所述第三P型功函数调节层由内向外依次包括所述第三TiN层和所述第四TiN层；所述第四P型功函数调节层包括所述第三TiN层。
在一个实施例中，所述第一P型功函数调节层由内向外依次包括第一TiN层、TaN层、第三TiN层和第四TiN层；所述第二P型功函数调节层由内向外依次包括所述第一TiN层、所述TaN层、所述第二TiN层、所述第三TiN层和所述第四TiN层；所述第三P型功函数调节层由内向外依次包括所述第一TiN层、所述TaN层和所述第四TiN层；所述第四P型功函数调节层包括所述第一TiN层和所述TaN层。
在一个实施例中，所述第一P型功函数调节层由内向外依次包括第一TiN层、TaN层、第三TiN层、第四TiN层和第五TiN层；所述第二P型功函数调节层由内向外依次包括所述第一TiN层、所述TaN层、所述第二TiN层、所述第三TiN层、所述第四TiN层和所述第五TiN层；所述第三P型功函数调节层由内向外依次包括所述第四TiN层和所述第五TiN层；所述第四P型功函数调节层包括所述第五TiN层。
在一个实施例中，所述第一P型功函数调节层由内向外依次包括第一TiN层、TaN层和第三TiN层；所述第二P型功函数调节层由内向外依次包括所述第一TiN层、所述TaN层、第二TiN层和所述第三TiN层；所述第三P型功函数调节层由内向外依次包括所述第一TiN层和所述TaN层；所述第四P型功函数调节层包括所述第三TiN层。
在一个实施例中，所述第一P型功函数调节层由内向外依次包括第一TiN层、TaN层和第三TiN层；所述第二P型功函数调节层由内向外依次包括所述第一TiN层、所述TaN层、第二TiN层和所述第三TiN层；所述第三P型功函数调节层由内向外依次包括所述第一TiN层和所述TaN层；所述第四P型功函数调节层包括所述TaN层。
在一个实施例中，所述装置还包括：在所述栅极堆叠结构上的第二隔离材料层，其中所述第二隔离材料层的上表面与所述半导体柱的侧壁上的栅极电介质材料层的上表面基本齐平；以及在所述半导体柱的上部上的第二接触材料层。
在一个实施例中，所述装置还包括：延伸到所述第一接触材料层的第一接触件、延伸到所述栅极的第二接触件、以及与所述第二接触材料层接触的第三接触件。
在一个实施例中，所述半导体柱是纳米线。
根据本申请的另一方面，提供了一种半导体装置的制造方法，包括：提供衬底结构，所述衬底结构包括：衬底；在所述衬底上基本垂直的半导体柱；在所述衬底的表面上与所述半导体柱的下部接触的第一接触材料层；在所述第一接触材料层上的第一隔离材料层，所述第一隔离材料层的上表面低于所述半导体柱的上表面；以及在第一隔离材料层上、以及所述半导体柱的上表面和侧壁上的栅极电介质材料层；以及在所述第一隔离材料层上的栅极电介质材料层上形成栅极堆叠结构，所述栅极堆叠结构包围所述半导体柱的侧壁上的栅极电介质材料层的一部分，所述栅极堆叠结构由内向外依次包括P型功函数调节层、N型功函数调节层和栅极。
在一个实施例中，所述衬底包括第一PMOS器件区、第二PMOS器件区、第一NMOS器件区、第二NMOS器件区，所述半导体柱包括在所述第一PMOS器件区上的第一半导体柱、在所述第二PMOS器件区上的第二半导体柱、在所述第一NMOS器件区上的第三半导体柱和在所述第二PNMOS器件区上的第四半导体柱，所述第一半导体柱、所述第二半导体柱、所述第三半导体柱、所述第四半导体柱外包围的栅极堆叠结构中的P型功函数调节层分别为第一P型功函数调节层、第二P型功函数调节层、第三P型功函数调节层和第四P型功函数调节层；其中，所述第一PMOS器件的阈值电压大于所述第二PMOS器件的阈值电压，所述第一NMOS器件的阈值电压大于所述第二NMOS器件的阈值电压；所述第一P型功函数调节层、所述第二P型功函数调节层、所述第三P型功函数调节层和所述第四P型功函数调节层彼此不同。
在一个实施例中，所述形成栅极堆叠结构包括：在每个半导体柱的侧壁上的栅极电介质材料层上形成与器件类型相应的P型功函数调节材料层；在每个P型功函数调节材料层上形成N型功函数调节材料层；沉积栅极材料层以覆盖形成N型功函数调节层后的衬底结构；对所述栅极材料层进行平坦化以使得剩余的栅极材料层与所述半导体柱的上表面上的栅极电介质材料层基本齐平；对所述剩余的栅极材料层、所述P型功函数调节材料层和所述N型功函数调节材料层进行回刻，以露出所述半导体柱的上表面上的栅极电介质材料层以及所述半导体柱的侧壁上的栅极电介质材料层的一部分。
在一个实施例中，所述在每个半导体柱的侧壁上的栅极电介质材料层上形成与器件类型相应的P型功函数调节材料层包括：在所述衬底结构的表面上形成与器件类型相应的初始P型功函数调节材料层；通过各向异性刻蚀工艺对每个初始P型功函数调节材料层进行刻蚀，从而形成相应的P型功函数调节材料层。
在一个实施例中，所述在所述衬底结构的表面上形成与器件类型相应的初始P型功函数调节材料层包括：在所述衬底结构的表面上沉积第一TiN层；去除所述第一PMOS器件区上方的第一TiN层；沉积第二TiN层；去除所述第一NMOS器件区上方的第一TiN层和第二TiN层；沉积第三TiN层；去除所述第二NMOS器件区上方的第一TiN层、第二TiN层和第三TiN层；沉积第四TiN层。
在一个实施例中，所述在所述衬底结构的表面上形成与器件类型相应的初始P型功函数调节材料层包括：在所述衬底结构的表面上依次沉积第一TiN层、TaN层和第二TiN层；去除所述第一PMOS器件区上方的第二TiN层；沉积第三TiN层；去除所述第一NMOS器件区上方的第二TiN层和第三TiN层；沉积第四TiN层；去除所述第二NMOS器件区上方的第二TiN层、第三TiN层和第四TiN层。
在一个实施例中，所述在所述衬底结构的表面上形成与器件类型相应的初始P型功函数调节材料层包括：在所述衬底结构的表面上依次沉积第一TiN层、TaN层和第二TiN层；去除所述第一PMOS器件区上方的第二TiN层；沉积第三TiN层；去除所述第一NMOS器件区上方的第一TiN层、TaN层、第二TiN层和第三TiN层；沉积第四TiN层；去除所述第二NMOS器件区上方的第一TiN层、TaN层、第二TiN层、第三TiN层和第四TiN层；沉积第五TiN层。
在一个实施例中，所述在所述衬底结构的表面上形成与器件类型相应的初始P型功函数调节材料层包括：在所述衬底结构的表面上依次沉积第一TiN层、TaN层和第二TiN层；去除所述第一PMOS器件区上方的第二TiN层；沉积第三TiN层；去除所述第一NMOS器件区上方的第二TiN层和第三TiN层；去除所述第二NMOS器件区上方的TaN层、第二TiN层和第三TiN层。
在一个实施例中，所述在所述衬底结构的表面上形成与器件类型相应的初始P型功函数调节材料层包括：在所述衬底结构的表面上依次沉积第一TiN层、TaN层和第二TiN层；去除所述第一PMOS器件区上方的第二TiN层；去除所述第二NMOS器件区上方的第一TiN层、TaN层和第二TiN层；沉积第三TiN层；去除所述第一NMOS器件区上方的第二TiN层和第三TiN层。
在一个实施例中，所述在所述衬底结构的表面上形成与器件类型相应的初始P型功函数调节材料层包括：在所述衬底结构的表面上沉积第一TiN层；去除所述第二NMOS器件区上方的第一TiN层；依次沉积TaN层和第二TiN层；去除所述第一PMOS器件区上方的第二TiN层；沉积第三TiN层；去除所述第一NMOS器件区上方、以及所述第二NMOS器件区上方的第二TiN层和第三TiN层。
在一个实施例中，所述方法还包括：在所述栅极堆叠结构上形成第二隔离材料层，其中所述第二隔离材料层的上表面低于所述半导体柱的上表面；去除所述半导体柱位于所述第二隔离材料层之上的部分上的栅极电介质材料层，以使得所述半导体柱的上部暴露；以及在所述半导体柱的上部上形成第二接触材料层。
在一个实施例中，所述方法还包括：形成延伸到所述第一接触材料层的第一接触件、延伸到所述栅极的第二接触件、以及与所述第二接触材料层接触的第三接触件。
在一个实施例中，所述半导体柱是纳米线。
本申请实施例提出引入P型功函数调节层和N型功函数调节层来调节垂直器件的阈值电压，适于垂直纳米线晶体管的阈值电压的调节。这种调节阈值电压的方式不受掺杂的杂质的总量的限制，可以通过调节P型功函数调节层的材料和厚度、以及N型功函数调节层的材料和厚度，以得到不同范围内的阈值电压，以便用于不同类型的器件；另外，这种阈值电压的调节方式不会对半导体柱造成损伤，也避免了掺杂造成的迁移率的退化。
通过以下参照附图对本申请的示例性实施例的详细描述，本申请的其它特征、方面及其优点将会变得清楚。
附图说明
附图构成本说明书的一部分，其描述了本申请的示例性实施例，并且连同说明书一起用于解释本申请的原理，在附图中：
图1是根据本申请一个实施例的半导体装置的制造方法的简化流程图；
图2A-图2F示出了根据本申请一个实施例的半导体装置的制造方法的各个阶段的示意图；
图3A-图3C示出了根据本申请一个实施例的半导体装置的制造方法的各个阶段的示意图；
图4A-图4D示出了根据本申请第一实现方式的形成初始P型功函数调节材料层的各个阶段的示意图；
图5A-图5C示出了根据本申请第二实现方式的形成初始P型功函数调节材料层的各个阶段的示意图；
图6A-图6D示出了根据本申请第三实现方式的形成初始P型功函数调节材料层的各个阶段的示意图；
图7A-图7C示出了根据本申请第四实现方式的形成初始P型功函数调节材料层的各个阶段的示意图；
图8A-图8D示出了根据本申请第五实现方式的形成初始P型功函数调节材料层的各个阶段的示意图；以及
图9A-图9D示出了根据本申请第六实现方式的形成初始P型功函数调节材料层的各个阶段的示意图。
具体实施方式
现在将参照附图来详细描述本申请的各种示例性实施例。应理解，除非另外具体说明，否则在这些实施例中阐述的部件和步骤的相对布置、数字表达式和数值不应被理解为对本申请范围的限制。
此外，应当理解，为了便于描述，附图中所示出的各个部件的尺寸并不必然按照实际的比例关系绘制，例如某些层的厚度或宽度可以相对于其他层有所夸大。
以下对示例性实施例的描述仅仅是说明性的，在任何意义上都不作为对本申请及其应用或使用的任何限制。
对于相关领域普通技术人员已知的技术、方法和装置可能不作详细讨论，但在适用这些技术、方法和装置情况下，这些技术、方法和装置应当被视为本说明书的一部分。
应注意，相似的标号和字母在下面的附图中表示类似项，因此，一旦某一项在一个附图中被定义或说明，则在随后的附图的说明中将不需要对其进行进一步讨论。
图1是根据本申请一个实施例的半导体装置的制造方法的简化流程图。如图1所示，该实施例的方法包括：
步骤102，提供衬底结构。该衬底结构包括：衬底；在衬底上基本垂直的半导体柱；在衬底的表面上与半导体柱的下部接触的第一接触材料层；在第一接触材料层上的第一隔离材料层，第一隔离材料层的上表面低于半导体柱的上表面；以及在第一隔离材料层上、以及半导体柱的上表面和侧壁上的栅极电介质材料层。
步骤104，在第一隔离材料层上的栅极电介质材料层上形成栅极堆叠结构。这里，栅极堆叠结构包围半导体柱的侧壁上的栅极电介质材料层的一部分，并且栅极堆叠结构由内向外依次包括P型功函数调节层、N型功函数调节层和栅极。
本实施例提出引入P型功函数调节层和N型功函数调节层来调节垂直器件的阈值电压，适于垂直纳米线晶体管的阈值电压的调节。这种调节阈值电压的方式不受掺杂的杂质的总量的限制，可以通过调节P型功函数调节层的材料和厚度、以及N型功函数调节层的材料和厚度，以得到不同范围内的阈值电压，以便用于不同类型的器件；另外，这种阈值电压的调节方式不会对半导体柱造成损伤，也避免了掺杂造成的迁移率的退化。
在实际应用中，不同类型的器件的阈值电压不同，可以针对不同类型的器件采用不同的P型功函数调节层。
在一个实施例中，上述衬底结构中的衬底可以包括第一PMOS器件区、第二PMOS器件区、第一NMOS器件区、第二NMOS器件区。这里，第一PMOS器件的阈值电压大于第二PMOS器件的阈值电压，第一NMOS器件的阈值电压大于第二NMOS器件的阈值电压。例如，第一PMOS器件为P型标准阈值电压晶体管(PSVT)，第二PMOS器件为P型低阈值电压晶体管(PLVT)或P型极低阈值电压晶体管(PULVT)；第一NMOS器件为N型标准阈值电压晶体管(NSVT)，第二NMOS器件为N型低阈值电压晶体管(NLVT)或N型极低阈值电压晶体管(NULVT)。这里，可以通过在半导体柱中进行掺杂实现由PULVT到PLVT、或者由NULVT到NLVT的变化。
该实施例中，半导体柱可以包括在第一PMOS器件区上的第一半导体柱、在第二PMOS器件区上的第二半导体柱、在第一NMOS器件区上的第三半导体柱和在第二PNMOS器件区上的第四半导体柱。第一半导体柱、第二半导体柱、第三半导体柱、第四半导体柱外包围的栅极堆叠结构中的P型功函数调节层分别为第一P型功函数调节层、第二P型功函数调节层、第三P型功函数调节层和第四P型功函数调节层。这里，第一P型功函数调节层、第二P型功函数调节层、第三P型功函数调节层和第四P型功函数调节层彼此不同。
下面结合图2A-图2F对根据本申请一个实施例的半导体装置的制造方法进行详细介绍。
首先，提供衬底结构。
如图2A所示，衬底结构包括衬底201。在一个实施例中，衬底201包括第一PMOS器件区211、第二PMOS器件区221、第一NMOS器件区231、第二NMOS器件区241。在一个实施例中，第一PMOS器件为PSVT，第二PMOS器件为PLVT或PULVT；第一NMOS器件为NSVT，第二NMOS器件为NLVT或NULVT。
衬底结构还包括在衬底201上基本垂直的半导体柱202。在一个实施例中，半导体柱202包括在第一PMOS器件区211上的第一半导体柱212、在第二PMOS器件区221上的第二半导体柱222、在第一NMOS器件区231上的第三半导体柱232和在第二PNMOS器件区241上的第四半导体柱242。在一个实施例中，半导体柱202是纳米线。应理解，“垂直的半导体柱”是指半导体柱的纵向在垂直方向，亦即半导体柱在垂直方向延伸。还应理解，“基本垂直”是指在半导体工艺偏差范围内的垂直。
衬底结构还包括在衬底201的表面上与半导体柱202的下部接触的第一接触材料层203。在一个实施例中，第一接触材料层203可以包括钨、镍、钴、钛或铂。
衬底结构还包括在第一接触材料层203上的第一隔离材料层204，例如硅的氧化物等。这里，第一隔离材料层204的上表面低于半导体柱202的上表面。
衬底结构还包括在第一隔离材料层204上、以及半导体柱202的上表面和侧壁上的栅极电介质材料层205，例如高K电介质材料层。
接下来，在每个半导体柱(212，222，232，242)的侧壁上的栅极电介质材料层205上形成与器件类型相应的P型功函数调节材料层。
在一个实现方式中，可以通过图2B和图2C所示的方式来形成与器件类型相应的P型功函数调节材料层：
如图2B所示，在衬底结构的表面上形成与器件类型相应的初始P型功函数调节材料层。例如，在第一PMOS器件区211上方的栅极电介质材料层205上形成与第一PMOS器件相应的第一初始P型功函数调节材料层216，在第二PMOS器件区221上方的栅极电介质材料层205上形成与第二PMOS器件相应的第二初始P型功函数调节材料层226，在第一NMOS器件区231上方的栅极电介质材料层205上形成与第一NMOS器件相应的第三初始P型功函数调节材料层236，在第二NMOS器件区241上方的栅极电介质材料层205上形成与第二NMOS器件相应的第四初始P型功函数调节材料层246。
对于包括不同器件区的衬底结构来说，在衬底结构的表面上形成与器件类型相应的初始P型功函数调节材料层有多种不同的实现方式，后文将做详细介绍。
如图2C所示，通过各向异性刻蚀工艺对每个初始P型功函数调节材料层(216，226，236，246)进行刻蚀，从而形成相应的P型功函数调节材料层(217，227，237，247)。这里，通过对每个初始P型功函数调节材料层进行各向异性刻蚀可以仅保留每个半导体柱侧壁上的初始P型功函数调节材料层作为相应的P型功函数调节材料层。
接下来，在每个P型功函数调节材料层上形成N型功函数调节材料层208，如图2D所示。在一个实施例中，N型功函数调节层208可以包括TiAl、TiCAl、TiNAl或TiSiAl。
之后，沉积栅极材料层209，例如钨等金属材料，以覆盖形成N型功函数调节层208后的衬底结构(也即图2D所示的结构)。然后，对栅极材料层209进行平坦化以使得剩余的栅极材料层209与半导体柱202的上表面上的栅极电介质材料层205基本齐平，如图2E所示。在其他的实施例中，还可以在N型功函数调节层208与栅极材料层209之间形成阻挡层，例如TiN等。
之后，对剩余的栅极材料层209、P型功函数调节材料层(217，227，237，247)和N型功函数调节材料层208进行回刻，以露出半导体柱202的上表面上的栅极电介质材料层205以及半导体柱202的侧壁上的栅极电介质材料层205的一部分，从而形成相应的栅极堆叠结构，如图2F所示。
这里，每个栅极堆叠结构包围相应半导体柱的侧壁上的栅极电介质材料层的一部分，并且栅极堆叠结构由内向外依次包括P型功函数调节层、N型功函数调节层和栅极(例如金属栅极)。例如，第一PMOS器件区211上方的栅极堆叠结构包围第一半导体柱212的侧壁上的栅极电介质材料层205的一部分，该栅极堆叠结构由内向外依次包括第一P型功函数调节层217、N型功函数调节层208和栅极209；第二PMOS器件区221上方的栅极堆叠结构包围第二半导体柱222的侧壁上的栅极电介质材料层205的一部分，该栅极堆叠结构由内向外依次包括第二P型功函数调节层227、N型功函数调节层208和栅极209；第一NMOS器件区213上方的栅极堆叠结构包围第三半导体柱232的侧壁上的栅极电介质材料层205的一部分，该栅极堆叠结构由内向外依次包括第三P型功函数调节层237、N型功函数调节层208和栅极209；第二NMOS器件区241上方的栅极堆叠结构包围第四半导体柱242的侧壁上的栅极电介质材料层205的一部分，该栅极堆叠结构由内向外依次包括第四P型功函数调节层247、N型功函数调节层208和栅极209。
之后，可以根据实际情况进行后续的工艺。
下面结合图3A-图3C对根据本申请另一个实施例的半导体装置的制造方法进行详细说明。该方法中，在形成图2F所示的结构之后还可以进行如下步骤：
首先，在栅极堆叠结构上形成第二隔离材料层301，例如硅的氧化物层，如图3A所示。这里，第二隔离材料层301的上表面低于半导体柱202的上表面。
然后，去除半导体柱202位于第二隔离材料层301之上的部分上的栅极电介质材料层305，以使得半导体柱202的上部暴露，如图3B所示。
接下来，在半导体柱202的上部上形成第二接触材料层302，如图3C所示。第二接触材料层203可以包括钨、镍、钴、钛或铂。
之后，还可以形成延伸到第一接触材料层203的第一接触件、延伸到栅极209的第二接触件、以及与第二接触材料层302接触的第三接触件。
下面对在衬底结构的表面上形成与器件类型相应的初始P型功函数调节材料层的不同实现方式做详细介绍。
需要说明的是，为了更清楚地示出不同器件区上方的初始P型功函数调节材料层，以下各实现方式对应的附图中并未示出半导体柱，而是以平面的方式示出了不同器件区上方的初始P型功函数调节材料层。
图4A-图4D示出了根据本申请第一实现方式的形成初始P型功函数调节材料层的各个阶段的示意图。
如图4A所示，在图2A所示的衬底结构的表面(也即栅极电介质层205)上沉积第一TiN层401，然后去除第一PMOS器件区211上方的第一TiN层401。这里，应理解，虽然栅极电介质层205被示出为包括界面层215和在界面层215上的高K电介质层225，但这并不作为对本申请的限制。例如，可以在第一TiN层401上形成图案化的光刻胶，或者，形成底部抗反射涂层(BARC)和光刻胶，以暴露第一PMOS器件区211上方的第一TiN层401，然后刻蚀去除第一PMOS器件区211上方的第一TiN层401。之后，例如可以通过反应离子刻蚀等干法刻蚀、湿法刻蚀或溅射的方式去除光刻胶，或者，去除BARC和光刻胶。
如图4B所示，沉积第二TiN层402，并去除第一NMOS器件区231上方的第一TiN层401和第二TiN层402。例如，可以通过反应离子刻蚀等干法刻蚀、湿法刻蚀或溅射的方式去除第一NMOS器件区231上方的第一TiN层401和第二TiN层402。
如图4C所示，沉积第三TiN层403，并去除第二NMOS器件区241上方的第一TiN层401、第二TiN层402和第三TiN层403。
如图4D所示，沉积第四TiN层404。
如此，在不同器件区上方形成了不同的初始P型功函数调节材料层，之后参考图2A-图2F形成了相应的P型功函数调节层。
图5A-图5C示出了根据本申请第二实现方式的形成初始P型功函数调节材料层的各个阶段的示意图。
如图5A所示，在图2A所示的衬底结构的表面(也即栅极电介质层205)上依次沉积第一TiN层501、TaN层502和第二TiN层503，然后去除第一PMOS器件区211上方的第二TiN层503。
如图5B所示，沉积第三TiN层504，然后去除第一NMOS器件区231上方的第二TiN层503和第三TiN层504。
如图5C所示，沉积第四TiN层505，然后去除第二NMOS器件区241上方的第二TiN层503、第三TiN层504和第四TiN层505。
如此，在不同器件区上方形成了不同的初始P型功函数调节材料层，之后参考图2A-图2F形成了相应的P型功函数调节层。
图6A-图6D示出了根据本申请第三实现方式的形成初始P型功函数调节材料层的各个阶段的示意图。
如图6A所示，在图2A所示的衬底结构的表面(也即栅极电介质层205)上依次沉积第一TiN层601、TaN层602和第二TiN层603，然后去除第一PMOS器件区211上方的第二TiN层603。
如图6B所示，沉积第三TiN层604，然后去除第一NMOS器件区231上方的第一TiN层601、TaN层602、第二TiN层603和第三TiN层604。
如图6C所示，沉积第四TiN层605，然后去除第二NMOS器件区241上方的第一TiN层601、TaN层602、第二TiN层603、第三TiN层604和第四TiN层605。
如图6D所示，沉积第五TiN层605。
如此，在不同器件区上方形成了不同的初始P型功函数调节材料层，之后参考图2A-图2F形成了相应的P型功函数调节层。
图7A-图7C示出了根据本申请第四实现方式的形成初始P型功函数调节材料层的各个阶段的示意图。
如图7A所示，在图2A所示的衬底结构的表面(也即栅极电介质层205)上依次沉积第一TiN层701、TaN层702和第二TiN层703，然后去除第一PMOS器件区211上方的第二TiN层703。
如图7B所示，沉积第三TiN层704，然后去除第一NMOS器件区231上方的第二TiN层703和第三TiN层704。
如图7C所示，去除第二NMOS器件区241上方的TaN层702、第二TiN层703和第三TiN层704。
如此，在不同器件区上方形成了不同的初始P型功函数调节材料层，之后参考图2A-图2F形成了相应的P型功函数调节层。
图8A-图8D示出了根据本申请第五实现方式的形成初始P型功函数调节材料层的各个阶段的示意图。
如图8A所示，在图2A所示的衬底结构的表面(也即栅极电介质层205)上依次沉积第一TiN层801、TaN层802和第二TiN层803，然后去除第一PMOS器件区211上方的第二TiN层803。
如图8B所示，去除第二NMOS器件区241上方的第一TiN层801、TaN层802和第二TiN层803。
如图8C所示，沉积第三TiN层804。
如图8D所示，去除第一NMOS器件区231上方的第二TiN层803和第三TiN层804。
如此，在不同器件区上方形成了不同的初始P型功函数调节材料层，之后参考图2A-图2F形成了相应的P型功函数调节层。该实现方式最终形成的各P型功函数调节层与第四实现方式所形成的各P型功函数调节层实质相同，区别在于工艺的不同。
图9A-图9D示出了根据本申请第六实现方式的形成初始P型功函数调节材料层的各个阶段的示意图。
如图9A所示，在图2A所示的衬底结构的表面(也即栅极电介质层205)上沉积第一TiN层901，然后去除第二NMOS器件区241上方的第一TiN层901。
如图9B所示，依次沉积TaN层902和第二TiN层903，然后去除第一PMOS器件区211上方的第二TiN层903。
如图9C所示，沉积第三TiN层904。
如图9D所示，去除第一NMOS器件区231上方、以及第二NMOS器件区241上方的第二TiN层903和第三TiN层904。
如此，在不同器件区上方形成了不同的初始P型功函数调节材料层，之后参考图2A-图2F形成了相应的P型功函数调节层。
本申请还提供了一种半导体装置，参见图3B，半导体装置包括：
衬底201；
在衬底201上基本垂直的半导体柱202，在一个实施例中，半导体柱202是纳米线；
在衬底201的表面上与半导体柱202的下部接触的第一接触材料层203；
在第一接触材料层203上的第一隔离材料层204，第一隔离材料层204的上表面低于半导体柱202的上表面；
在第一隔离材料层204上以及半导体柱202的侧壁的一部分上的栅极电介质材料层205，栅极电介质材料层205使得半导体柱202的上部露出；以及
在第一隔离材料层204上的栅极电介质材料层205上的栅极堆叠结构，栅极堆叠结构包围半导体柱202的侧壁上的栅极电介质材料层205的一部分，栅极堆叠结构由内向外依次包括P型功函数调节层(例如，第一P型功函数调节层217，第二P型功函数调节层227，第三P型功函数调节层237或第二P型功函数调节层247)、N型功函数调节层208和栅极209。
在另一个实施例中，参见图3C，与图3B相比，半导体装置还可以包括：
在栅极堆叠结构上的第二隔离材料层301，其中第二隔离材料层301的上表面与半导体柱202的侧壁上的栅极电介质材料层205的上表面基本齐平；以及
在半导体柱202的上部上的第二接触材料层302。
在又一个实施例中，半导体装置还可以包括延伸到第一接触材料层203的第一接触件、延伸到栅极209的第二接触件、以及与第二接触材料层302接触的第三接触件。
在一个实施例中，参见图3B或图3C，衬底201可以包括第一PMOS器件区211、第二PMOS器件区221、第一NMOS器件区231、第二NMOS器件区241。第一NMOS器件的阈值电压小于第二NMOS器件的阈值电压，第一PMOS器件的阈值电压小于第二PMOS器件的阈值电压。
相应地，该实施例中，半导体202包括在第一PMOS器件区211上的第一半导体柱212、在第二PMOS器件区221上的第二半导体柱222、在第一NMOS器件区231上的第三半导体柱232和在第二PNMOS器件区241上的第四半导体柱242。该实施例中，第一半导体柱212、第二半导体柱222、第三半导体柱232、第四半导体柱242外包围的栅极堆叠结构中的P型功函数调节层分别为第一P型功函数调节层217、第二P型功函数调节层227、第三P型功函数调节层237和第四P型功函数调节层247。第一P型功函数调节层217、第二P型功函数调节层227、第三P型功函数调节层237和第四P型功函数调节层247彼此不同。
第一P型功函数调节层217、第二P型功函数调节层227、第三P型功函数调节层237和第四P型功函数调节层247具有不同的实现方式。
在第一实现方式中，参见图4D，第一P型功函数调节层217由内向外依次包括第二TiN层402、第三TiN层403和第四TiN层404；第二P型功函数调节层227由内向外依次包括第一TiN层401、第二TiN层402、第三TiN层403和第四TiN层404；第三P型功函数调节层237由内向外依次包括第三TiN层403和第四TiN层404；第四P型功函数调节层247包括第三TiN层404。
在第二实现方式中，参见图5C，第一P型功函数调节层217由内向外依次包括第一TiN层501、TaN层502、第三TiN层504和第四TiN层505；第二P型功函数调节层227由内向外依次包括第一TiN层501、TaN层502、第二TiN层503、第三TiN层504和第四TiN层505；第三P型功函数调节层231由内向外依次包括第一TiN层501、TaN层502和第四TiN层505；第四P型功函数调节层241包括第一TiN层501和TaN层502。
在第三实现方式中，参见图6D，第一P型功函数调节层217由内向外依次包括第一TiN层601、TaN层602、第三TiN层604、第四TiN层605和第五TiN层606；第二P型功函数调节层227由内向外依次包括第一TiN层601、TaN层602、第二TiN层603、第三TiN层604和第四TiN层605和第五TiN层606；第三P型功函数调节层237由内向外依次包括第四TiN层605和第五TiN层606；第四P型功函数调节层247包括第五TiN层606。
在第四实现方式中，参见图8D，第一P型功函数调节层217由内向外依次包括第一TiN层801、TaN层802和第三TiN层804；第二P型功函数调节层227由内向外依次包括第一TiN层801、TaN层802、第二TiN层803和第三TiN层804；第三P型功函数调节层237由内向外依次包括第一TiN层801和TaN层802；第四P型功函数调节层247包括第三TiN层804。
在第五实现方式中，参见图9D，第一P型功函数调节层217由内向外依次包括第一TiN层901、TaN层902和第三TiN层904；第二P型功函数调节层227由内向外依次包括第一TiN层901、TaN层902、第二TiN层903和第三TiN层904；第三P型功函数调节层237由内向外依次包括第一TiN层901和TaN层902；第四P型功函数调节层247包括TaN层902。
至此，已经详细描述了根据本申请实施例的半导体装置及其制造方法。为了避免遮蔽本申请的构思，没有描述本领域所公知的一些细节，本领域技术人员根据上面的描述，完全可以明白如何实施这里公开的技术方案。另外，本说明书公开所教导的各实施例可以自由组合。本领域的技术人员应该理解，可以对上面说明的实施例进行多种修改而不脱离如所附权利要求限定的本申请的精神和范围。

Claims (11)

1.一种半导体装置，其特征在于，所述半导体装置为垂直器件，所述半导体装置包括：
衬底，包括第一PMOS器件区、第二PMOS器件区、第一NMOS器件区、第二NMOS器件区，所述第一PMOS器件的阈值电压大于所述第二PMOS器件的阈值电压，所述第一NMOS器件的阈值电压大于所述第二NMOS器件的阈值电压；
在所述衬底上基本垂直的半导体柱，包括在所述第一PMOS器件区上的第一半导体柱、在所述第二PMOS器件区上的第二半导体柱、在所述第一NMOS器件区上的第三半导体柱和在所述第二NMOS器件区上的第四半导体柱；
在所述衬底的表面上与所述半导体柱的下部接触的第一接触材料层；
在所述第一接触材料层上的第一隔离材料层，所述第一隔离材料层的上表面低于所述半导体柱的上表面；
在所述第一隔离材料层上以及所述半导体柱的侧壁的一部分上的栅极电介质材料层，所述栅极电介质材料层使得所述半导体柱的上部露出；以及
在所述第一隔离材料层上的栅极电介质材料层上的栅极堆叠结构，所述栅极堆叠结构包围所述半导体柱的侧壁上的栅极电介质材料层的一部分，所述栅极堆叠结构由内向外依次包括P型功函数调节层、N型功函数调节层和栅极，所述第一半导体柱、所述第二半导体柱、所述第三半导体柱、所述第四半导体柱外包围的栅极堆叠结构中的P型功函数调节层分别为彼此不同的第一P型功函数调节层、第二P型功函数调节层、第三P型功函数调节层和第四P型功函数调节层，其中：
所述第一P型功函数调节层由内向外依次包括第二TiN层、第三TiN层和第四TiN层；
所述第二P型功函数调节层由内向外依次包括第一TiN层、所述第二TiN层、所述第三TiN层和所述第四TiN层；
所述第三P型功函数调节层由内向外依次包括所述第三TiN层和所述第四TiN层；
所述第四P型功函数调节层包括所述第四TiN层。
2.根据权利要求1所述的装置，其特征在于，还包括：
在所述栅极堆叠结构上的第二隔离材料层，其中所述第二隔离材料层的上表面与所述半导体柱的侧壁上的栅极电介质材料层的上表面基本齐平；以及
在所述半导体柱的上部上的第二接触材料层。
3.根据权利要求2所述的装置，其特征在于，还包括：
延伸到所述第一接触材料层的第一接触件、延伸到所述栅极的第二接触件、以及与所述第二接触材料层接触的第三接触件。
4.根据权利要求1-3任意一项所述的装置，其特征在于，所述半导体柱是纳米线。
5.一种半导体装置的制造方法，其特征在于，所述半导体装置为垂直器件，所述方法包括：
提供衬底结构，所述衬底结构包括：衬底，包括第一PMOS器件区、第二PMOS器件区、第一NMOS器件区、第二NMOS器件区，所述第一PMOS器件的阈值电压大于所述第二PMOS器件的阈值电压，所述第一NMOS器件的阈值电压大于所述第二NMOS器件的阈值电压；在所述衬底上基本垂直的半导体柱，包括在所述第一PMOS器件区上的第一半导体柱、在所述第二PMOS器件区上的第二半导体柱、在所述第一NMOS器件区上的第三半导体柱和在所述第二NMOS器件区上的第四半导体柱；在所述衬底的表面上与所述半导体柱的下部接触的第一接触材料层；在所述第一接触材料层上的第一隔离材料层，所述第一隔离材料层的上表面低于所述半导体柱的上表面；以及在第一隔离材料层上、以及所述半导体柱的上表面和侧壁上的栅极电介质材料层；以及
在所述第一隔离材料层上的栅极电介质材料层上形成栅极堆叠结构，所述栅极堆叠结构包围所述半导体柱的侧壁上的栅极电介质材料层的一部分，所述栅极堆叠结构由内向外依次包括P型功函数调节层、N型功函数调节层和栅极，所述第一半导体柱、所述第二半导体柱、所述第三半导体柱、所述第四半导体柱外包围的栅极堆叠结构中的P型功函数调节层分别为彼此不同的第一P型功函数调节层、第二P型功函数调节层、第三P型功函数调节层和第四P型功函数调节层，其中：
所述第一P型功函数调节层由内向外依次包括第二TiN层、第三TiN层和第四TiN层；
所述第二P型功函数调节层由内向外依次包括第一TiN层、所述第二TiN层、所述第三TiN层和所述第四TiN层；
所述第三P型功函数调节层由内向外依次包括所述第三TiN层和所述第四TiN层；
所述第四P型功函数调节层包括所述第四TiN层。
6.根据权利要求5所述的方法，其特征在于，所述形成栅极堆叠结构包括：
在每个半导体柱的侧壁上的栅极电介质材料层上形成与器件类型相应的P型功函数调节材料层；
在每个P型功函数调节材料层上形成N型功函数调节材料层；
沉积栅极材料层以覆盖形成N型功函数调节层后的衬底结构；
对所述栅极材料层进行平坦化以使得剩余的栅极材料层与所述半导体柱的上表面上的栅极电介质材料层基本齐平；
对所述剩余的栅极材料层、所述P型功函数调节材料层和所述N型功函数调节材料层进行回刻，以露出所述半导体柱的上表面上的栅极电介质材料层以及所述半导体柱的侧壁上的栅极电介质材料层的一部分。
7.根据权利要求6所述的方法，其特征在于，所述在每个半导体柱的侧壁上的栅极电介质材料层上形成与器件类型相应的P型功函数调节材料层包括：
在所述衬底结构的表面上形成与器件类型相应的初始P型功函数调节材料层；
通过各向异性刻蚀工艺对每个初始P型功函数调节材料层进行刻蚀，从而形成相应的P型功函数调节材料层。
8.根据权利要求7所述的方法，其特征在于，所述在所述衬底结构的表面上形成与器件类型相应的初始P型功函数调节材料层包括：
在所述衬底结构的表面上沉积第一TiN层；
去除所述第一PMOS器件区上方的第一TiN层；
沉积第二TiN层；
去除所述第一NMOS器件区上方的第一TiN层和第二TiN层；
沉积第三TiN层；
去除所述第二NMOS器件区上方的第一TiN层、第二TiN层和第三TiN层；
沉积第四TiN层。
9.根据权利要求5-8任意一项所述的方法，其特征在于，还包括：
在所述栅极堆叠结构上形成第二隔离材料层，其中所述第二隔离材料层的上表面低于所述半导体柱的上表面；
去除所述半导体柱位于所述第二隔离材料层之上的部分上的栅极电介质材料层，以使得所述半导体柱的上部暴露；以及
在所述半导体柱的上部上形成第二接触材料层。
10.根据权利要求9所述的方法，其特征在于，还包括：
形成延伸到所述第一接触材料层的第一接触件、延伸到所述栅极的第二接触件、以及与所述第二接触材料层接触的第三接触件。
11.根据权利要求5-10任意一项所述的方法，其特征在于，所述半导体柱是纳米线。
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