KR20230032967A - 게이트-올-어라운드 트랜지스터에서의 소스 드레인 형성 - Google Patents

게이트-올-어라운드 트랜지스터에서의 소스 드레인 형성 Download PDF

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KR20230032967A
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아시쉬 팔
엘 메디 바지지
벤자민 콜롬보
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어플라이드 머티어리얼스, 인코포레이티드
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Abstract

반도체 디바이스들(devices) 및 이들을 제조하는 방법들이 설명된다. 이 방법은 기판 상에 최하부 유전체 아이솔레이션(bottom dielectric isolation)(BDI) 층을 형성하는 단계 및 소스/드레인 트렌치(source/drain trench)에 템플릿(template) 재료를 증착하는 단계를 포함한다. 템플릿 재료는 에칭되고, 그 후 결정화된다. 그 후, 소스 및 드레인 영역들의 에피택셜 성장(epitaxially growth)이 진행되고, 유리하게는 소스 및 드레인 영역들의 최하부 및 측벽들 상에서 성장이 발생한다.

Description

게이트-올-어라운드 트랜지스터에서의 소스 드레인 형성{SOURCE DRAIN FORMATION IN GATE ALL AROUND TRANSISTOR}
[0001] 본 개시내용의 실시예들은 일반적으로 반도체 디바이스들(devices)에 관한 것이다. 보다 구체적으로, 본 개시내용의 실시예들은 연속 측벽 실리콘 템플릿(template)을 갖는 게이트-올-어라운드(gate all around)(GAA) 디바이스들에 관한 것이다.
[0002] 트랜지스터(transistor)는 대부분의 집적 회로들의 핵심 컴포넌트(component)이다. 트랜지스터의 구동 전류, 및 이에 따라 속도는 트랜지스터의 게이트 폭에 비례하기 때문에, 더 빠른 트랜지스터들은 일반적으로 더 큰 게이트 폭(gate width)을 필요로 한다. 따라서, 트랜지스터 크기와 속도 사이에는 트레이드-오프(trade-off)가 존재하며, 최대 구동 전류 및 최소 크기를 갖는 트랜지스터의 상충하는 목표들을 해결하기 위해 "핀(fin)" 전계 효과 트랜지스터(finFET: fin field-effect transistor)들이 개발되었다. finFET들은 트랜지스터의 풋프린트(footprint)를 크게 증가시키지 않으면서 트랜지스터의 크기를 크게 증가시키는 핀 형상의 채널(channel) 영역을 특징으로 하며, 현재 많은 집적 회로들에 적용되고 있다. 그러나, finFET들은 이들의 고유한 단점들을 갖는다.
[0003] 더 큰 회로 밀도 및 더 높은 성능을 달성하기 위해 트랜지스터 디바이스들의 피처(feature) 크기들이 계속 축소됨에 따라, 정전기 결합을 개선하고 기생 커패시턴스 및 오프 상태(off-state) 누설과 같은 부정적인 영향들을 감소시키기 위해 트랜지스터 디바이스 구조를 개선할 필요성이 존재한다. 트랜지스터 디바이스 구조들의 예들은 평면 구조, 핀 전계 효과 트랜지스터(finFET) 구조, 및 수평 게이트-올-어라운드(horizontal gate all around)(hGAA) 구조를 포함한다. hGAA 디바이스 구조는 적층된 구성으로 매달려 소스/드레인(source/drain) 영역들에 의해 연결되는 여러 격자 정합 채널들을 포함한다. hGAA 구조는 우수한 정전기 제어를 제공하며, CMOS(complementary metal oxide semiconductor) 웨이퍼 제조에서 광범위하게 채택(find)될 수 있다.
[0004] 최하부 유전체 아이솔레이션(isolation) 층의 존재는 나노시트(nanosheet) 디바이스들에 대한 주요 성능 향상 층이 되고 있다. 그러나 소스/드레인 아래에 최하부 유전체 아이솔레이션(BDI) 층이 있으면, 에피택셜(epitaxial) 소스/드레인은 최하부가 아니라 측벽으로부터만 성장될 수 있으므로, 소스 및 드레인 영역들의 성장/형성 중에 수많은 결함들이 발생한다. 따라서, 게이트-올-어라운드 디바이스들을 형성하기 위한 개선된 방법들에 대한 필요성이 존재한다.
[0005] 본 개시내용의 하나 이상의 실시예들은 반도체 디바이스를 형성하는 방법들에 관한 것이다. 하나 이상의 실시예들에서, 반도체 디바이스를 형성하는 방법은: 기판의 최상부 표면 상에 초격자 구조를 형성하는 단계 ― 초격자 구조는 복수의 적층된 쌍들로 교대로 배열된 복수의 수평 채널 층들 및 대응하는 복수의 반도체 재료 층들을 포함함 ―; 초격자 구조를 패터닝하여 트렌치(trench)에 의해 분리된 복수의 나노시트들을 형성하는 단계; 트렌치에 STI(shallow trench isolation) 층을 형성하는 단계; 초격자 구조에 인접하게 그리고 STI 층 상에 더미 게이트(dummy gate)를 형성하는 단계; 더미 게이트 상에 스페이서 층을 증착하는 단계; 초격자 구조에 인접하게 소스 트렌치 및 드레인 트렌치를 형성하는 단계; 소스 트렌치 및 드레인 트렌치에 최하부 유전체 아이솔레이션 층을 형성하는 단계; 복수의 반도체 재료 층들 각각 상에 내부 스페이서(spacer)를 형성하는 단계; 내부 스페이서를 리세스(recess)하여 리세스된 영역을 형성하는 단계; 리세스된 영역에 그리고 초격자 구조 상에 그리고 더미 게이트 상에 비정질 층을 증착하는 단계; 복수의 수평 채널 층들을 노출시키기 위해 비정질 층을 에칭하는 단계; 비정질 층을 결정화하는 단계; 및 소스 영역 및 드레인 영역을 형성하는 단계를 포함한다.
[0006] 본 개시내용의 추가 실시예들은 반도체 디바이스를 형성하는 방법들에 관한 것이다. 하나 이상의 실시예들에서, 반도체 디바이스를 형성하는 방법은: 게이트 구조의 초격자 구조에 인접하게 소스 트렌치 및 드레인 트렌치를 형성하는 단계 ― 초격자 구조는 기판의 최상부 표면 상에 복수의 적층된 쌍들로 교대로 배열된 복수의 수평 채널 층들 및 대응하는 복수의 반도체 재료 층들을 포함함 ―; 소스 트렌치 및 드레인 트렌치에 최하부 유전체 아이솔레이션 층을 형성하는 단계; 복수의 반도체 재료 층들 각각 상에 내부 스페이서를 형성하는 단계; 내부 스페이서를 리세스하여 리세스된 영역을 형성하는 단계; 리세스된 영역에 그리고 초격자 구조 상에 그리고 게이트 구조 상에 템플릿(template) 재료를 증착하는 단계; 템플릿 재료를 결정화하는 단계; 및 소스 영역 및 드레인 영역을 형성하는 단계를 포함한다.
[0007] 본 개시내용의 상기 열거된 특징들이 상세히 이해될 수 있는 방식으로, 앞서 간략히 요약된 본 개시내용의 보다 구체적인 설명이 실시예들을 참조로 하여 이루어질 수 있는데, 이러한 실시예들의 일부는 첨부된 도면들에 예시되어 있다. 그러나 첨부된 도면들은 본 개시내용의 단지 전형적인 실시예들만을 예시하는 것이므로 본 개시내용의 범위를 제한하는 것으로 간주되지 않아야 한다는 것이 주목되어야 하는데, 이는 본 개시내용이 다른 균등하게 유효한 실시예들을 허용할 수 있기 때문이다.
[0008] 도 1은 하나 이상의 실시예들에 따른 방법의 프로세스 흐름도이다.
[0009] 도 2a는 하나 이상의 실시예들에 따른 디바이스의 단면도를 도시한다.
[0010] 도 2b는 하나 이상의 실시예들에 따른 디바이스의 단면도를 도시한다.
[0011] 도 2c는 하나 이상의 실시예들에 따른 디바이스의 단면도를 도시한다.
[0012] 도 2d는 하나 이상의 실시예들에 따른 디바이스의 단면도를 도시한다.
[0013] 도 2e는 하나 이상의 실시예들에 따른 디바이스의 단면도를 도시한다.
[0014] 도 2f는 하나 이상의 실시예들에 따른 디바이스의 단면도를 도시한다.
[0015] 도 2g는 하나 이상의 실시예들에 따른 디바이스의 단면도를 도시한다.
[0016] 도 2h는 하나 이상의 실시예들에 따른 디바이스의 단면도를 도시한다.
[0017] 도 2i는 하나 이상의 실시예들에 따른 디바이스의 단면도를 도시한다.
[0018] 도 2j는 하나 이상의 실시예들에 따른 디바이스의 단면도를 도시한다.
[0019] 도 2k는 하나 이상의 실시예들에 따른 디바이스의 단면도를 도시한다.
[0020] 도 2l은 하나 이상의 실시예들에 따른 디바이스의 단면도를 도시한다.
[0021] 도 2m은 하나 이상의 실시예들에 따른 디바이스의 단면도를 도시한다.
[0022] 도 2n은 하나 이상의 실시예들에 따른 디바이스의 단면도를 도시한다.
[0023] 도 3은 하나 이상의 실시예들에 따른 클러스터 도구(cluster tool)를 도시한다.
[0024] 이해를 용이하게 하기 위해, 도면들에 대해 공통인 동일한 엘리먼트들을 지정하기 위해 가능한 경우 동일한 참조 번호들이 사용되었다. 도면들은 실척대로 그려지지 않으며, 명확성을 위해 단순화될 수 있다. 일 실시예의 엘리먼트들 및 특징들은 추가의 언급없이 다른 실시예들에 유익하게 통합될 수 있다.
[0025] 본 개시내용의 여러 예시적인 실시예들을 설명하기 전에, 본 개시내용은 다음 설명에서 제시되는 구성 또는 프로세스 단계들의 세부사항들에 제한되지 않는다고 이해되어야 한다. 본 개시내용은 다른 실시예들이 가능하고 다양한 방식들로 실시 또는 실행될 수 있다.
[0026] 본 명세서 및 첨부된 청구항들에서 사용되는 바와 같이, "기판"이라는 용어는 프로세스가 작용하는 표면 또는 표면의 일부를 지칭한다. 또한, 기판에 대한 언급은, 맥락이 명백하게 달리 지시하지 않는 한, 기판의 일부만을 또한 지칭할 수 있다고 당업자들에 의해 이해될 것이다. 추가로, 기판 상의 증착에 대한 언급은 베어(bare) 기판, 및 하나 이상의 막들 또는 피처들이 상부에 증착 또는 형성된 기판 모두를 지칭할 수 있다.
[0027] 본 명세서에서 사용되는 "기판"은, 제작 프로세스 중에 막 프로세싱이 수행되는, 임의의 기판, 또는 기판 상에 형성된 재료 표면을 지칭한다. 예를 들어, 프로세싱이 수행될 수 있는 기판 표면은 애플리케이션에 따라, 실리콘, 실리콘 산화물, 변형된 실리콘, SOI(silicon on insulator), 탄소 도핑(dope)된 실리콘 산화물들, 실리콘 질화물, 도핑된 실리콘, 게르마늄, 갈륨 비소, 유리, 사파이어와 같은 재료들, 및 금속들, 금속 질화물들, 금속 합금들 및 다른 전도성 재료들과 같은 임의의 다른 재료들을 포함한다. 기판들은 제한 없이, 반도체 웨이퍼들을 포함한다. 기판들은 기판 표면을 연마, 에칭, 환원, 산화, 수산화(또는 그렇지 않으면 화학적 기능성을 부여하기 위해 표적 화학적 모이어티들(moieties)을 생성하거나 또는 그래프팅(graft)함), 어닐링 및/또는 베이크(bake)하기 위한 전처리 프로세스에 노출될 수 있다. 본 개시내용에서는, 기판의 표면 자체에 대해 직접 막을 프로세싱하는 것 외에도, 아래에서 보다 상세히 개시되는 바와 같이 기판 상에 형성된 하층에 대해서도, 개시된 막 프로세싱 단계들 중 임의의 단계가 또한 수행될 수 있으며, "기판 표면"이라는 용어는 맥락이 나타내는 것과 같은 그러한 하층을 포함하는 것으로 의도된다. 따라서 예를 들어, 막/층 또는 부분 막/층이 기판 표면 상에 증착된 경우, 새로 증착된 막/층의 노출된 표면이 기판 표면이 된다. 주어진 기판 표면이 포함하는 것은, 어떤 막들이 증착되어야 하는지 뿐만 아니라, 사용되는 특정 케미스트리에 따라서도 달라질 것이다.
[0028] 본 명세서 및 첨부된 청구항들에 사용되는 바와 같이, "전구체", "반응물", "반응 기체" 등의 용어들은 기판 표면과 반응할 수 있는 임의의 기체 종을 지칭하기 위해 상호 교환적으로 사용된다.
[0029] 트랜지스터들은 반도체 디바이스들 상에 종종 형성되는 회로 컴포넌트들 또는 요소들이다. 회로 설계에 따라, 커패시터들(capacitors), 인덕터들(inductors), 저항기들, 다이오드들(diodes), 전도성 라인들(lines), 또는 다른 요소들 외에도, 트랜지스터들이 반도체 디바이스 상에 형성된다. 일반적으로, 트랜지스터는 소스 영역과 드레인 영역 사이에 형성된 게이트를 포함한다. 하나 이상의 실시예들에서, 소스 및 드레인 영역들은 기판의 도핑된 영역을 포함하고, 특정 애플리케이션에 적합한 도핑 프로파일(doping profile)을 나타낸다. 게이트는 채널 영역 위에 포지셔닝되고, 기판의 게이트 전극과 채널 영역 사이에 개재된 게이트 유전체를 포함한다.
[0030] 본원에 사용되는 바와 같이, "전계 효과 트랜지스터" 또는 "FET"라는 용어는 디바이스의 전기적 거동을 제어하기 위해 전기장을 사용하는 트랜지스터를 지칭한다. 향상 모드 전계 효과 트랜지스터들은 일반적으로 저온에서 매우 높은 입력 임피던스(impedance)를 나타낸다. 드레인과 소스 단자들 사이의 전도도는 디바이스의 본체와 게이트 사이의 전압 차이에 의해 생성되는 디바이스의 전기장에 의해 제어된다. FET의 3개 단자들은 캐리어들(carriers)이 채널에 들어가는 소스(S); 캐리어들이 채널을 떠나는 드레인(D); 및 게이트(G)이고, 이 단자는 채널 전도도를 변조한다. 종래에는, 소스(S)에서 채널에 들어가는 전류는 IS로 지정되고, 드레인(D)에서 채널에 들어가는 전류는 ID로 지정된다. 드레인-소스 전압은 VDS로 지정된다. 게이트(G)에 전압을 인가함으로써, 드레인에서 채널에 들어가는 전류(즉, ID)가 제어될 수 있다.
[0031] 금속 산화물 반도체 전계 효과 트랜지스터(MOSFET)는 전계 효과 트랜지스터(FET)의 일종이다. 이것은 전압이 디바이스의 전도도를 결정하는 절연 게이트를 가지고 있다. 인가된 전압의 양에 따라 전도도를 변경할 수 있는 이 능력은 전자 신호들을 증폭하거나 또는 스위칭하기 위해 사용된다. MOSFET은, 본체 위에 위치되고 게이트 유전체 층에 의해 다른 모든 디바이스 영역들로부터 절연된 게이트 전극과 본체 전극 사이의 금속 산화물 반도체(MOS) 커패시턴스에 의한 전하 농도의 변조에 기초한다. MOS 커패시터와 비교하여, MOSFET에는 2개의 추가 단자들(소스 및 드레인)이 포함되어 있으며, 각각은 본체 영역에 의해 분리된 개별 고농도 도핑 영역들에 연결되어 있다. 이들 영역들은 p 또는 n 유형일 수 있지만, 그러나 이들은 둘 모두 동일한 유형이고, 본체 영역과 반대 유형이다. (본체와 달리) 소스 및 드레인은 도핑 유형 뒤에 "+" 기호로 표시되는 바와 같이 고도로 도핑된다.
[0032] MOSFET이 n-채널 또는 nMOS FET인 경우, 그러면 소스 및 드레인은 n+ 영역들이고 본체는 p 영역이다. MOSFET이 p-채널 또는 pMOS FET인 경우, 그러면 소스 및 드레인은 p+ 영역들이고 본체는 n 영역이다. 소스는 채널을 통해 흐르는 전하 캐리어들(n-채널의 경우 전자들, p-채널의 경우 정공들)의 소스이기 때문에 그렇게 명명되었다; 마찬가지로, 드레인은 전하 캐리어들이 채널을 떠나는 곳이다.
[0033] 본원에 사용되는 바와 같이, "핀 전계 효과 트랜지스터(finFET)"라는 용어는 게이트가 채널의 2개 또는 3개 면들 상에 배치되어 이중 또는 삼중 게이트 구조를 형성하는 기판 상에 구축된 MOSFET 트랜지스터를 지칭한다. 채널 영역이 기판 상에 "핀"을 형성하기 때문에 finFET 디바이스들에 일반 명칭 finFET들이 주어졌다. finFET 디바이스들은 빠른 스위칭 시간들 및 높은 전류 밀도를 갖는다.
[0034] 본원에 사용되는 바와 같이, "게이트-올-어라운드(GAA)"라는 용어는 게이트 재료가 모든 면들에서 채널 영역을 둘러싸는 전자 디바이스, 예를 들어, 트랜지스터를 지칭하기 위해 사용된다. GAA 트랜지스터의 채널 영역은 나노와이어들(nanowires) 또는 나노-슬래브들(nano-slabs) 또는 나노-시트들, 바 형상의 채널들(bar-shaped channels), 또는 당업자에게 알려진 다른 적절한 채널 구성들을 포함할 수 있다. 하나 이상의 실시예들에서, GAA 디바이스의 채널 영역은 수직으로 이격된 다수의 수평 나노와이어들 또는 수평 바들을 가지며, 이는 GAA 트랜지스터를 적층된 수평 게이트-올-어라운드(hGAA) 트랜지스터로 만든다.
[0035] 본원에 사용되는 바와 같이, 용어 "나노와이어"는 나노미터(10-9 미터) 정도의 직경을 갖는 나노구조를 지칭한다. 나노와이어들은 또한 길이 대 폭의 비가 1000 초과인 것으로 정의될 수도 있다. 대안적으로, 나노와이어들은 수십 나노미터 이하로 제한되는 두께 또는 직경 및 제한되지 않은 길이를 갖는 구조들로서 정의될 수 있다. 나노와이어들은 트랜지스터들 및 일부 레이저 애플리케이션들에 사용되며, 하나 이상의 실시예들에서, 반도체 재료들, 금속 재료들, 절연 재료들, 초전도 재료들, 또는 분자 재료들로 제조된다. 하나 이상의 실시예들에서, 나노와이어들은 로직 CPU, GPU, MPU, 및 휘발성(예를 들어, DRAM) 및 비휘발성(예를 들어, NAND) 디바이스들을 위한 트랜지스터들에 사용된다. 본원에 사용되는 바와 같이, 용어 "나노시트"는 약 0.1nm 내지 약 1000nm 범위의 스케일의 두께를 갖는 2차원 나노구조를 지칭한다.
[0036] 본 개시내용의 실시예들은 본 개시내용의 하나 이상의 실시예들에 따라 트랜지스터들을 형성하기 위한 프로세스들 및 디바이스들(예를 들어, 트랜지스터들)을 예시하는 도면들을 통해 설명된다. 도시된 프로세스들은 개시된 프로세스들에 대한 가능한 사용들을 예시할 뿐이며, 당업자는 개시된 프로세스들이 예시된 애플리케이션들에 제한되지 않는다는 것을 인식할 것이다.
[0037] 본 개시내용의 하나 이상의 실시예들이 도면들을 참조하여 설명된다. 하나 이상의 실시예들의 방법에서, 최하부 유전체 아이솔레이션(BDI) 층을 갖는 게이트-올-어라운드 트랜지스터들은 표준 프로세스 흐름을 사용하여 제조된다. 최하부 유전체 아이솔레이션(BDI) 층이 형성된 후, 내부 스페이서가 측방향으로 에칭되고, 비정질 템플릿 재료가 증착되고, 템플릿 재료가 그 후 에칭 및 결정화되고, 그리고 소스/드레인이 형성된다. 결정화된 템플릿 재료는 유리하게는 소스/드레인 트렌치의 최하부 상에서 그리고 측벽 상에서 에피택셜 성장을 허용한다. 하나 이상의 실시예들에서, 연속 측벽 비정질 실리콘 템플릿을 구현하는 것은 유리하게는 최하부 실리콘 템플릿의 필요성을 제거한다. 따라서, BDI는 디바이스 간 아이솔레이션을 제공하고 더 높은 하위 핀 도핑의 필요성을 제거하기 위해 사용될 수 있다. 이러한 방식으로, 이 접근방식은 쿨롱 산란(coulomb scattering)으로 인한 채널 이동도를 저하시키지 않으며, 랜덤 도펀트 분포(RDD)로 인한 가변성 성능을 저하시키지 않는다.
[0038] 일부 실시예들에서, 비정질 템플릿 재료는 소스/드레인 트렌치의 최하부 표면 및 소스/드레인 트렌치의 측벽 중 하나 이상에 증착된다. 일부 실시예들에서, 비정질 템플릿 재료는 컨포멀하게(conformally) 증착된다. 본원에 사용되는 바와 같이, "컨포멀"이라는 용어는, 층이 피처 또는 층의 윤곽들에 적응된다는 것을 의미한다. 층의 컨포멀리티(conformality)는 전형적으로 기판의 필드 또는 상부 표면 상의 동일한 증착된 층의 평균 두께에 대한 피처의 측벽들 상에 증착된 층의 평균 두께의 비에 의해 정량화된다. 하나 이상의 실시예들에서, 비정질 템플릿 재료는 급속 열처리(RTP: rapid thermal processing), 또는 레이저 어닐링에 의해 결정화된다. 소스 영역 및 드레인 영역을 형성하는 것은 에피택셜 층을 성장시키는 것을 포함한다.
[0039] 도 1은 본 개시내용의 일부 실시예들에 따른 반도체 디바이스를 형성하기 위한 방법(10)에 대한 프로세스 흐름도를 도시한다. 도 2a 내지 도 2n은 본 개시내용의 일부 실시예들에 따른 반도체 구조들의 제조 스테이지들(stages)을 도시한다. 방법(10)은 도 2a 내지 도 2n과 관련하여 아래에서 설명된다. 도 2a 내지 도 2n은 하나 이상의 실시예들에 따른 전자 디바이스(예를 들어, GAA)의 단면도들이다. 방법(10)은 반도체 디바이스의 다단계 제조 프로세스의 일부일 수 있다. 따라서, 방법(10)은 클러스터 도구에 결합된 임의의 적절한 프로세스 챔버(chamber)에서 수행될 수 있다. 클러스터 도구는 에칭, 증착, 물리 기상 증착(PVD), 화학 기상 증착(CVD), 산화를 위해 구성된 챔버들과 같은 반도체 디바이스를 제조하기 위한 프로세스 챔버들, 또는 반도체 디바이스의 제조에 사용되는 임의의 다른 적절한 챔버를 포함할 수 있다.
[0040] 도 2a 내지 도 2n은 도 1의 동작들(12 내지 36)의 제조 단계들이다. 도 1을 참조하면, 디바이스(100)를 형성하는 방법(10)은 기판(102)을 제공함으로써 동작(12)에서 시작된다. 일부 실시예들에서, 기판(102)은 벌크(bulk) 반도체 기판일 수 있다. 본원에서 사용되는 바와 같이, 용어 "벌크 반도체 기판"은 기판 전체가 반도체 재료로 구성된 기판을 지칭한다. 벌크 반도체 기판은 반도체 구조를 형성하기 위한 임의의 적합한 반도체 재료 및/또는 반도체 재료들의 조합들을 포함할 수 있다. 예를 들어, 반도체 층은 결정질 실리콘(예를 들어, Si<100> 또는 Si<111>), 실리콘 산화물, 변형 실리콘, 실리콘 게르마늄, 도핑된 또는 도핑되지 않은 폴리실리콘, 도핑된 또는 도핑되지 않은 실리콘 웨이퍼들, 패터닝된 또는 패터닝되지 않은 웨이퍼들, 도핑된 실리콘, 게르마늄, 갈륨 비소, 또는 다른 적절한 반도전성 재료들과 같은 하나 이상의 재료들을 포함할 수 있다. 일부 실시예들에서, 반도체 재료는 실리콘(Si)이다. 하나 이상의 실시예들에서, 반도체 기판(102)은 반도체 재료, 예를 들어, 실리콘(Si), 탄소(C), 게르마늄(Ge), 실리콘 게르마늄(SiGe), 게르마늄 주석(GeSn), 다른 반도체 재료들, 또는 이들의 임의의 조합을 포함한다. 하나 이상의 실시예들에서, 기판(102)은 실리콘(Si), 게르마늄(Ge), 갈륨(Ga), 비소(As), 또는 인(P) 중 하나 이상을 포함한다. 기판이 형성될 수 있는 재료들의 몇 가지 예들이 여기에 설명되어 있지만, 수동 및 능동 전자 디바이스들(예를 들어, 트랜지스터들, 메모리들, 커패시터들, 인덕터들, 저항기들, 스위치들, 집적 회로들, 증폭기들, 광전자 디바이스들, 또는 임의의 다른 전자 디바이스들)이 구축될 수 있는 기초로서의 역할을 할 수 있는 임의의 재료가 본 개시내용의 사상 및 범위 내에 속한다.
[0041] 일부 실시예들에서, 반도체 재료는 n-도핑된 실리콘(n-Si), 또는 p-도핑된 실리콘(p-Si)과 같은 도핑된 재료일 수 있다. 일부 실시예들에서, 기판은 이온 주입 프로세스와 같은 임의의 적절한 프로세스를 사용하여 도핑될 수 있다. 본원에 사용되는 바와 같이, "n-형"이라는 용어는 제조 중에 진성 반도체를 전자 공여체 원소로 도핑함으로써 생성되는 반도체들을 지칭한다. n-형이라는 용어는 전자의 음전하에서 나온다. n-형 반도체들에서, 전자들은 다수 캐리어들이고, 정공들은 소수 캐리어들이다. 본원에 사용되는 바와 같이, 용어 "p-형"은 웰(well)(또는 정공)의 양전하를 지칭한다. n-형 반도체들과 달리, p-형 반도체들은 전자 농도보다 더 큰 정공 농도를 갖는다. p-형 반도체들에서, 정공들은 다수 캐리어들이고, 전자들은 소수 캐리어들이다. 하나 이상의 실시예들에서, 도펀트는 붕소(B), 갈륨(Ga), 인(P), 비소(As), 다른 반도체 도펀트들, 또는 이들의 조합들 중 하나 이상으로부터 선택된다.
[0042] 도 1 및 도 2a를 참조하면, 하나 이상의 실시예들에서, 동작(14)에서, 적어도 하나의 초격자 구조(101)가 기판(102)의 최상부 표면 위에 형성된다. 초격자 구조(101)는 복수의 적층된 쌍들로 교대로 배열된 복수의 반도체 재료 층들(106) 및 대응하는 복수의 수평 채널 층들(104)을 포함한다. 일부 실시예들에서, 층들의 복수의 적층된 그룹들은 실리콘(Si) 및 실리콘 게르마늄(SiGe) 그룹을 포함한다. 일부 실시예들에서, 복수의 반도체 재료 층들(106)은 실리콘 게르마늄(SiGe)을 포함하고, 복수의 수평 채널 층들(104)은 실리콘(Si)을 포함한다. 다른 실시예들에서, 복수의 수평 채널 층들(104)은 실리콘 게르마늄(SiGe)을 포함하고, 복수의 반도체 재료 층들(106)은 실리콘(Si)을 포함한다.
[0043] 일부 실시예들에서, 복수의 반도체 재료 층들(106) 및 대응하는 복수의 수평 채널 층들(104)은 초격자 구조(204)를 형성하기에 적합한 임의의 개수의 격자 정합 재료 쌍들을 포함할 수 있다. 일부 실시예들에서, 복수의 반도체 재료 층들(106) 및 대응하는 복수의 수평 채널 층들(104)은 약 2 내지 약 50 쌍들의 격자 정합 재료들을 포함한다.
[0044] 하나 이상의 실시예들에서, 복수의 반도체 재료 층들(106) 및 복수의 수평 채널 층들(104)의 두께는 약 2nm 내지 약 50nm의 범위, 약 3nm 내지 약 20nm 범위, 또는 약 2nm 내지 약 15nm 범위이다.
[0001] 도 1 및 도 2b를 참조하면, 하나 이상의 실시예들에서, 동작(16)에서, 초격자 구조(101)는 인접한 스택들(105) 사이에 개구(108)를 형성하도록 패터닝된다. 패터닝은 당업자에게 알려진 임의의 적절한 수단에 의해 수행될 수 있다. 이와 관련하여 사용되는 바와 같이, 용어 "개구"는 임의의 의도적인 표면 불규칙성을 의미한다. 개구들의 적절한 예들은 최상부, 2개의 측벽들 및 최하부를 갖는 트렌치들을 포함한다(그러나 이에 제한되지 않음). 개구들은 임의의 적절한 종횡비(피처의 폭에 대한 피처의 깊이의 비)를 가질 수 있다. 일부 실시예들에서, 종횡비는 약 5:1, 약 10:1, 약 15:1, 약 20:1, 약 25:1, 약 30:1, 약 35:1 또는 약 40:1 보다 크거나 같다.
[0045] 도 1 및 도 2c를 참조하면, 동작(18)에서, STI(shallow trench isolation)(110)가 형성된다. 본원에서 사용되는 바와 같이, "STI(shallow trench isolation)"라는 용어는 전류 누설을 방지하는 집적 회로 피처를 지칭한다. 하나 이상의 실시예들에서, STI는 트렌치 또는 개구(108)를 채우기 위해 (실리콘 이산화물과 같은) 하나 이상의 유전체 재료들을 증착하고 화학 기계적 평탄화와 같은 기술을 사용하여 과잉 유전체를 제거함으로써 생성된다.
[0046] 도 1 및 도 2d를 참조하면, 일부 실시예들에서, 대체 게이트 구조(113)(예를 들어, 더미 게이트 구조)가 초격자 구조(101) 위에 그리고 이에 인접하게 형성된다. 더미 게이트 구조(113)는 트랜지스터 디바이스의 채널 영역을 정의한다. 더미 게이트 구조(113)는 당업계에 알려진 임의의 적절한 통상적인 증착 및 패터닝 프로세스를 사용하여 형성될 수 있다.
[0047] 하나 이상의 실시예들에서, 더미 게이트 구조는 게이트(114) 및 폴리-실리콘 층(112) 중 하나 이상을 포함한다. 하나 이상의 실시예들에서, 더미 게이트 구조는 텅스텐(W), 코발트(Co), 몰리브덴(Mo), 루테늄(Ru), 티타늄 질화물(TiN), 탄탈륨 질화물(TaN), 티타늄 알루미늄(TiAl) 및 N 도핑된 폴리실리콘 중 하나 이상을 포함한다.
[0048] 도 1 및 도 2e를 참조하면, 일부 실시예들에서, 동작(22)에서, 측벽 스페이서들(116)이 초격자(101) 상의 더미 게이트 구조(113a)의 외부 측벽들을 따라 형성된다. 측벽 스페이서들(116)은 예를 들어, 실리콘 질화물, 실리콘 산화물, 실리콘 산질화물, 실리콘 탄화물 등 당업계에 알려진 임의의 적절한 절연 재료들을 포함할 수 있다. 일부 실시예들에서, 측벽 스페이서들은 원자층 증착, 플라즈마 강화 원자층 증착, 플라즈마 강화 화학 기상 증착, 저압 화학 기상 증착, 또는 등방성 증착과 같은 당업계에 알려진 임의의 적합한 통상적인 증착 및 패터닝 프로세스를 사용하여 형성된다.
[0049] 도 2f를 참조하면, 스페이서(116)는 초격자 구조(101)를 노출시키기 위해 에칭된다. 채널 영역(108)은 초격자 구조(101)를 인접한 초격자 구조(101)로부터 분리한다. 스페이서들(116)은 당업자에게 알려진 임의의 적절한 수단에 의해 초격자 구조(101)로부터 제거될 수 있다.
[0050] 도 1 및 도 2g를 참조하면, 동작(24)에서, 하나 이상의 실시예들에서, 소스/드레인 트렌치들(118)이 초격자 구조(101)에 인접하게(즉, 양측에) 형성된다.
[0051] 도 1 및 도 2h를 참조하면, 동작(26)에서, 하나 이상의 실시예들에서, 최하부 유전체 아이솔레이션(BDI) 층(120)이 기판(102) 상에 형성될 수 있다. 최하부 유전체 아이솔레이션(BDI) 층(120)은 당업자에게 알려진 임의의 적절한 재료를 포함할 수 있다. 하나 이상의 실시예들에서, 최하부 유전체 아이솔레이션(BDI) 층(120)은 실리콘 산화물(SiOx), 실리콘 질화물(SiN), 실리콘 탄화물(SiC), 또는 고-ĸ(high-ĸ) 재료 중 하나 이상을 포함한다. 일부 실시예들에서, 고-ĸ 재료는 산화알루미늄(Al2O3), 산화하프늄(HfO2) 등 중 하나 이상으로부터 선택된다. 하나 이상의 특정 실시예들에서, 최하부 유전체 아이솔레이션(BDI) 층(120)은 실리콘 산화물을 포함한다.
[0052] 일부 실시예들에서, 최하부 유전체 아이솔레이션(BDI) 층(120)은 종래의 화학 기상 증착 방법들을 사용하여 기판(102) 상에 증착된다. 일부 실시예들에서, 최하부 유전체 아이솔레이션(BDI) 층(120)은 초격자 구조(101)의 최하부 부분이 기판(102)으로부터 형성되도록 기판(102)의 최상부 표면 아래에 리세스된다.
[0053] 도 1 및 도 2i를 참조하면, 동작(28)에서, 내부 스페이서 층(122)이 수평 채널 층들(104) 각각 상에 형성된다. 내부 스페이서 층(122)은 당업자에게 알려진 임의의 적합한 재료를 포함할 수 있다. 하나 이상의 실시예들에서, 내부 스페이서 층(122)은 질화물 재료를 포함한다. 특정 실시예들에서, 내부 스페이서 층(122)은 실리콘 질화물을 포함한다.
[0054] 도 2j에 도시된 바와 같이, 동작(28)에서, 내부 스페이서 층(122)은 리세스되어 리세스된 영역(124)을 형성한다. 하나 이상의 실시예들에서, 내부 스페이서 층(122)이 리세스될 때, 반도체 재료 층(106)은 내부 스페이서 층(122)을 넘어 연장된다.
[0055] 도 2k 및 도 1을 참조하면, 동작(30)에서, 비정질 템플릿 재료(126)가 채널 영역(108)에 그리고 소스/드레인 트렌치들(118)의 최하부 표면 상으로 그리고 더미 게이트 구조(113) 위에 증착된다. 비정질 템플릿 재료(126)는 당업자에게 알려진 임의의 적합한 재료를 포함할 수 있다. 일부 실시예들에서, 비정질 템플릿 재료(126)는 비정질이다. 하나 이상의 실시예들에서, 비정질 템플릿 재료(126)는 실리콘(Si), 게르마늄(Ge), 및 실리콘 게르마늄(SiGe) 중 하나 이상을 포함한다.
[0056] 비정질 템플릿 재료(126)는 원자층 증착, 플라즈마 강화 원자층 증착, 플라즈마 강화 화학 기상 증착, 또는 저압 화학 기상 증착과 같은 당업계에 알려진 임의의 적합한 통상적인 증착 프로세스를 사용하여 증착될 수 있다.
[0057] 하나 이상의 실시예들에서, 비정질 템플릿 재료(126)의 두께는 약 2nm 내지 약 50nm 범위, 약 3nm 내지 약 20nm 범위, 또는 약 2nm 내지 약 15nm 범위이다.
[0058] 일부 실시예들에서, 비정질 템플릿 재료(126)는 채널 영역(108)에 그리고 소스/드레인 트렌치들(118)의 최하부 표면 상으로 그리고 초격자 구조(101)의 측벽들 상에 증착될 수 있다.
[0059] 동작(32)에서, 도 2l에 도시된 바와 같이, 비정질 템플릿 재료(126)는 제거되어 스페이서들(116) 및 반도체 재료 층들(106)을 노출시킨다. 비정질 템플릿 재료(126)는 당업자에게 알려진 임의의 적절한 수단을 사용하여 제거될 수 있다. 하나 이상의 실시예들에서, 비정질 템플릿 재료(126)는 방향성 에칭에 의해 제거된다. 하나 이상의 실시예들에서, 비정질 템플릿 재료(126)는 내부 스페이서 층(122) 상에 남아 있다.
[0060] 동작(32)의 에칭 프로세스는 스페이서 재료(116)에 대해 선택적인 임의의 적절한 에칭 프로세스를 포함할 수 있다. 일부 실시예들에서, 동작(32)의 에칭 프로세스는 습식 에칭 프로세스 또는 건식 에칭 프로세스 중 하나 이상을 포함한다.
[0061] 일부 실시예들에서, 건식 에칭 프로세스는 종래의 플라즈마 에칭, 또는 캘리포니아 산타클라라에 위치된 Applied Materials, Inc.로부터 입수 가능한 SiCoNiTM 에칭 프로세스와 같은 원격 플라즈마 보조 건식 에칭 프로세스를 포함할 수 있다. SiCoNiTM 에칭 프로세스에서, 디바이스는 H2, NF3 및/또는 NH3 플라즈마 종, 예를 들어 플라즈마 여기 수소 및 불소 종에 노출된다. 예를 들어, 일부 실시예들에서, 디바이스는 H2, NF3, 및 NH3 플라즈마에 동시 노출을 겪을 수 있다. SiCoNiTM 에칭 프로세스는 Applied Materials®로부터 입수 가능한 Centura®, Dual ACP, Producer® GT 및 Endura® 플랫폼을 포함하는 다양한 다중 프로세싱 플랫폼들 중 하나에 통합될 수 있는 SiCoNiTM Preclean 챔버에서 수행될 수 있다. 습식 에칭 프로세스는 불화수소(HF) 산 지속 프로세스(last process), 즉, 표면의 HF 에칭이 수행되어 표면을 수소-종결된 상태로 유지하는 소위 "HF 지속" 프로세스를 포함할 수 있다. 대안적으로, 임의의 다른 액체 기반 사전 에피택셜 사전 세정 프로세스가 사용될 수 있다. 일부 실시예들에서, 프로세스는 천연 산화물 제거를 위한 승화 에칭을 포함한다. 에칭 프로세스는 플라즈마 또는 열 기반일 수 있다. 플라즈마 프로세스들은 임의의 적절한 플라즈마(예를 들어, 전도성 결합 플라즈마, 유도 결합 플라즈마, 마이크로파 플라즈마)일 수 있다.
[0062] 도 1 및 도 2m을 참조하면, 동작(34)에서, 비정질 템플릿 재료(126)가 결정화되어 결정질 템플릿 재료(128)를 형성한다.
[0063] 비정질 템플릿 재료(126)는 당업자에게 알려진 임의의 적절한 수단에 의해 결정화될 수 있다. 하나 이상의 실시예들에서, 비정질 템플릿 재료(126)는 급속 열처리(RTP) 또는 레이저 어닐링에 의해 결정화된다.
[0064] 일부 실시예들에서, 급속 열처리(RTP) 또는 레이저 어닐링은 500℃ 내지 900℃ 범위, 또는 600℃ 내지 900℃ 범위, 또는 600℃ 내지 800℃ 범위의 온도에서 수행된다. 일부 실시예들에서, 급속 열처리(RTP) 또는 레이저 어닐링은 5Torr 내지 20Torr 범위의 압력에서 수행된다. 하나 이상의 실시예들에서, 급속 열처리 또는 레이저 어닐링은 주변 압력에서 수소(H2) 가스 및 산소(O2) 가스의 분위기에서 수행된다.
[0065] 도 1 및 도 2n을 참조하면, 동작(36)에서, 일부 실시예들에서, 매립된 소스/드레인 영역들(130)은 소스/드레인 트렌치(118)에 형성된다. 일부 실시예들에서, 소스 영역(130)은 초격자 구조(101)의 제1 단부에 인접하게 형성되고, 드레인 영역(130)은 초격자 구조(101)의 대향하는 제2 단부에 인접하게 형성된다. 일부 실시예들에서, 소스 영역 및/또는 드레인 영역(130)은 실리콘(Si), 게르마늄(Ge), 실리콘 게르마늄(SiGe), 실리콘 인(SiP), 실리콘 비소(SiAs) 등과 같은(그러나 이에 제한되지 않음) 임의의 적절한 반도체 재료로 형성된다. 일부 실시예들에서, 소스/드레인 영역들(130)은 에피택셜 증착 프로세스와 같은 임의의 적절한 증착 프로세스를 사용하여 형성될 수 있다. 일부 실시예들에서, 소스/드레인 영역들(130)은 인(P), 비소(As), 붕소(B) 및 갈륨(Ga) 중 하나 이상으로 독립적으로 도핑된다.
[0066] 일부 실시예들에서, 층간 유전체(inter-layer dielectric)(ILD) 층(도시되지 않음)이 소스/드레인 영역들(130), 더미 게이트 구조(113), 및 측벽 스페이서들(116)을 포함하는 기판(102) 위에 블랭킷 증착된다(blanket deposited). ILD 층은 종래의 화학 기상 증착 방법(예를 들어, 플라즈마 강화 화학 기상 증착 및 저압 화학 기상 증착)을 사용하여 증착될 수 있다. 하나 이상의 실시예들에서, ILD 층은 도핑되지 않은 실리콘 산화물, 도핑된 실리콘 산화물(예를 들어, BPSG, PSG), 실리콘 질화물, 및 실리콘 산질화물과 같은(그러나 이에 제한되지 않음) 임의의 적절한 유전체 재료로부터 형성된다. 하나 이상의 실시예들에서, ILD 층은 그 다음 더미 게이트 구조(113)의 최상부를 노출시키기 위해 종래의 화학적 기계적 평탄화 방법을 사용하여 다시 연마된다. 일부 실시예들에서, ILD 층은 더미 게이트 구조(113)의 최상부 및 측벽 스페이서들(116)의 최상부를 노출시키도록 연마된다.
[0067] 더미 게이트 구조(101)는 초격자 구조(101)의 채널 영역(108)을 노출시키기 위해 제거될 수 있다. ILD 층은 더미 게이트 구조(113)를 제거하는 동안 소스/드레인 영역들(130)을 보호한다. 더미 게이트 구조(113)는 플라즈마 건식 에칭 또는 습식 에칭과 같은 임의의 통상적인 에칭 방법을 사용하여 제거될 수 있다. 일부 실시예들에서, 더미 게이트 구조(113)는 폴리실리콘을 포함하고, 더미 게이트 구조(113)는 선택적 에칭 프로세스에 의해 제거된다. 일부 실시예들에서, 더미 게이트 구조(113)는 폴리실리콘을 포함하고, 초격자 구조(101)는 실리콘(Si) 및 실리콘 게르마늄(SiGe)의 교대하는 층들을 포함한다.
[0068] 도 1을 참조하면, 동작들(38 및 40)에서, 반도체 디바이스, 예를 들어 GAA의 형성은 나노시트 박리(release) 및 대체 금속 게이트 형성과 함께 전통적인 절차들에 따라 계속된다. 구체적으로, 하나 이상의 도시되지 않은 실시예들에서, 복수의 반도체 재료 층들(106)은 초격자 구조(101)에서 복수의 수평 채널 층들(104) 사이에서 선택적으로 에칭된다. 예를 들어, 초격자 구조(101)가 실리콘(Si) 층들 및 실리콘 게르마늄(SiGe) 층들로 구성된 경우, 실리콘 게르마늄(SiGe)은 선택적으로 에칭되어 채널 나노와이어들을 형성한다. 복수의 반도체 재료 층들(106), 예를 들어 실리콘 게르마늄(SiGe)은 복수의 수평 채널 층들(104)에 대해 선택적인 임의의 잘 알려진 에칭제를 사용하여 제거될 수 있고, 여기서 에칭제는 복수의 수평 채널 층들(104)보다 훨씬 더 높은 속도로 복수의 반도체 재료 층들(106)을 에칭한다. 일부 실시예들에서, 선택적 건식 에칭 또는 습식 에칭 프로세스가 사용될 수 있다. 일부 실시예들에서, 복수의 수평 채널 층들(104)이 실리콘(Si)이고 복수의 반도체 재료 층들(106)이 실리콘 게르마늄(SiGe)인 경우, 실리콘 게르마늄의 층들은 카르복실산/질산/HF 수용액 및 시트르산/질산/HF 수용액과 같은(그러나 이에 제한되지 않음) 습식 에칭제를 사용하여 선택적으로 제거될 수 있다. 복수의 반도체 재료 층들(106)의 제거는 복수의 수평 채널 층들(104) 사이에 공극들을 남긴다. 복수의 수평 채널 층들(104) 사이의 공극들은 약 3nm 내지 약 20nm의 두께를 갖는다. 나머지 수평 채널 층들(104)은 소스/드레인 영역들(130)에 결합된 채널 나노와이어들의 수직 어레이(array)를 형성한다. 채널 나노와이어들은 기판(102)의 최상부 표면에 평행하게 진행하고, 채널 나노와이어들의 단일 컬럼(column)을 형성하도록 서로 정렬된다.
[0069] 하나 이상의 실시예들에서, 방법(10)의 동작(40)은 하나 이상의 후-프로세싱 동작들을 나타낸다. 하나 이상의 후-프로세스들은 디바이스의 완성을 위해 당업자에게 알려진 프로세스들 중 임의의 것, 예를 들어, 대체 금속 게이트 형성에 의해 수행될 수 있다. 예를 들어, 하나 이상의 도시되지 않은 실시예들에서, 고-ĸ 유전체가 형성된다. 고-ĸ 유전체는 당업자에게 알려진 임의의 적절한 증착 기술에 의해 증착된 임의의 적절한 고-ĸ 유전체 재료일 수 있다. 일부 실시예들의 고-ĸ 유전체는 하프늄 산화물을 포함한다. 일부 실시예들에서, 티타늄 질화물(TiN), 텅스텐(W), 코발트(Co), 알루미늄(Al) 등과 같은 전도성 재료가 고-ĸ 유전체 상에 증착된다. 전도성 재료는 복수의 채널 층들 각각 주위에 균일한 두께를 갖는 층의 형성을 보장하기 위해 원자층 증착(ALD)과 같은(그러나 이에 제한되지 않음) 임의의 적절한 증착 프로세스를 사용하여 형성될 수 있다.
[0070] 일부 실시예들에서, 방법(10)은 진공 파괴가 없도록 통합된다. 하나 이상의 실시예들에서, 템플릿 재료의 증착(동작(30)), 템플릿 재료의 방향 에칭(동작(32)), 템플릿 재료의 결정화(동작(34)), 및 소스/드레인 에피택셜 성장(동작(36))은, 동작들 사이에 진공 파괴가 없도록 통합될 수 있다.
[0071] 일부 실시예들에서, 장치 또는 프로세스 도구는 비정질 템플릿 재료(126)의 증착 후에 산화물 층의 형성을 방지하기 위해 진공 조건들 하에서 기판을 유지하도록 구성된다. 이러한 종류의 실시예들에서, 프로세스 도구는 기판을 대기 조건들에 노출시키지 않고 동작(34)(즉, 결정화)을 위해 기판을 표면 처리 챔버(예를 들어, 어닐링 챔버)로부터 급속 열처리(RTP) 챔버로 이동시키도록 구성된다.
[0072] 본 개시내용의 하나 이상의 실시예들은 반도체 디바이스를 형성하는 방법들에 관한 것이다. 하나 이상의 실시예들에서, 반도체 디바이스를 형성하는 방법은: 기판의 최상부 표면 상에 초격자 구조를 형성하는 단계 ― 초격자 구조는 복수의 적층된 쌍들로 교대로 배열된 복수의 수평 채널 층들 및 대응하는 복수의 반도체 재료 층들을 포함함 ―; 초격자 구조를 패터닝하여 트렌치에 의해 분리된 복수의 나노시트들을 형성하는 단계; 트렌치에 STI(shallow trench isolation) 층을 형성하는 단계; 초격자 구조에 인접하게 그리고 STI 층 상에 더미 게이트를 형성하는 단계; 더미 게이트 상에 스페이서 층을 증착하는 단계; 초격자 구조에 인접하게 소스 트렌치 및 드레인 트렌치를 형성하는 단계; 소스 트렌치 및 드레인 트렌치에 최하부 유전체 아이솔레이션 층을 형성하는 단계; 복수의 반도체 재료 층들 각각에 내부 스페이서를 형성하는 단계; 내부 스페이서를 리세스하여 리세스된 영역을 형성하는 단계; 리세스된 영역에 그리고 초격자 구조 상에 그리고 더미 게이트 상에 비정질 층을 증착하는 단계; 복수의 수평 채널 층들을 노출시키기 위해 비정질 층을 에칭하는 단계; 비정질 층을 결정화하는 단계; 및 소스 영역 및 드레인 영역을 형성하는 단계를 포함한다.
[0073] 본 개시내용의 추가 실시예들은, 도 3에 도시된 바와 같이, 설명된 방법들 및 GAA 디바이스들의 형성을 위한 프로세싱 도구들(300)에 관한 것이다. Applied Materials®로부터 입수 가능한 Centura®, Dual ACP, Producer® GT, 및 Endura® 플랫폼을 포함하는 다양한 다중 프로세싱 플랫폼들뿐만 아니라 다른 프로세싱 시스템들도 사용될 수 있다. 클러스터 도구(300)는 복수의 측면들을 갖는 적어도 하나의 중앙 이송 스테이션(314)을 포함한다. 로봇(316)이 중앙 이송 스테이션(314) 내에 포지셔닝되고, 로봇 블레이드(robot blade) 및 웨이퍼를 복수의 측면들 각각으로 이동시키도록 구성된다.
[0074] 클러스터 도구(300)는 중앙 이송 스테이션에 연결된 복수의 프로세싱 챔버들(308, 310, 312)(프로세스 스테이션들로도 지칭됨)을 포함한다. 다양한 프로세싱 챔버들은 인접한 프로세스 스테이션들과 격리된 별도의 프로세싱 영역들을 제공한다. 프로세싱 챔버는 사전 세정 챔버, 증착 챔버, 어닐링 챔버(즉, 템플릿 결정화 챔버), 에칭 챔버 등을 포함하는(그러나 이에 제한되지 않음) 임의의 적절한 챔버일 수 있다. 프로세스 챔버들 및 컴포넌트들의 특정 배열은 클러스터 도구에 따라 변경될 수 있으며, 본 개시내용의 범위를 제한하는 것으로 간주되어서는 안 된다.
[0075] 도 3에 도시된 실시예에서, 클러스터 도구(300)의 전면에는 팩토리 인터페이스(factory interface)(318)가 연결되어 있다. 팩토리 인터페이스(318)는 팩토리 인터페이스(318)의 전면(319)에 로딩 및 언로딩을 위한 챔버들(302)을 포함한다.
[0076] 로딩 챔버 및 언로딩 챔버(302)의 크기 및 형상은 예를 들어 클러스터 도구(300)에서 프로세싱되는 기판들에 따라 변할 수 있다. 도시된 실시예에서, 로딩 챔버 및 언로딩 챔버(302)는 복수의 웨이퍼들이 카세트(cassette) 내에 포지셔닝된 상태로 웨이퍼 카세트를 유지하도록 크기가 정해진다.
[0077] 로봇들(304)은 팩토리 인터페이스(318) 내에 있고, 로딩 및 언로딩 챔버들(302) 사이에서 이동할 수 있다. 로봇들(304)은 웨이퍼를 로딩 챔버(302)의 카세트로부터 팩토리 인터페이스(318)를 통해 로드록 챔버(320)로 이송할 수 있다. 로봇들(304)은 또한 웨이퍼를 로드록 챔버(320)로부터 팩토리 인터페이스(318)를 통해 언로딩 챔버(302)의 카세트로 이송할 수 있다.
[0078] 일부 실시예들의 로봇(316)은 한 번에 하나 초과의 웨이퍼를 독립적으로 이동시킬 수 있는 다중 암(multi-arm) 로봇이다. 로봇(316)은 이송 챔버(314) 주위의 챔버들 사이에서 웨이퍼들을 이동시키도록 구성된다. 개별 웨이퍼들은 제1 로봇 기구의 원위 단부에 위치된 웨이퍼 수송 블레이드 상에서 운반된다.
[0079] 시스템 제어기(357)가 로봇(316) 및 복수의 프로세싱 챔버들(308, 310, 312)과 통신한다. 시스템 제어기(357)는 프로세싱 챔버들 및 로봇들을 제어할 수 있는 임의의 적절한 컴포넌트일 수 있다. 예를 들어, 시스템 제어기(357)는 중앙 처리 유닛(CPU)(392), 메모리(394), 입력들/출력들(396), 적절한 회로들(398), 및 스토리지(storage)를 포함하는 컴퓨터일 수 있다.
[0080] 프로세스들은 일반적으로, 프로세서에 의해 실행될 때, 프로세스 챔버가 본 개시내용의 프로세스들을 수행하게 하는 소프트웨어 루틴(software routine)으로서 시스템 제어기(357)의 메모리에 저장될 수 있다. 소프트웨어 루틴은 또한 프로세서에 의해 제어되는 하드웨어(hardware)로부터 원격으로 위치된 제2 프로세서(도시되지 않음)에 의해 저장되고 및/또는 실행될 수 있다. 본 개시내용의 방법 중 일부 또는 전부는 또한 하드웨어에서 수행될 수 있다. 이에 따라, 프로세스는 소프트웨어로 구현되어 컴퓨터 시스템을 사용하여 실행될 수 있거나, 또는 예컨대 주문형 집적 회로로서 또는 다른 유형의 하드웨어 구현으로서 하드웨어로 구현될 수 있거나, 또는 소프트웨어와 하드웨어의 조합으로서 구현될 수 있다. 소프트웨어 루틴은, 프로세서에 의해 실행될 때, 프로세스들이 수행되도록 챔버 동작을 제어하는 특정 목적 컴퓨터(제어기)로 범용 컴퓨터를 변환시킨다.
[0081] 일부 실시예들에서, 시스템 제어기(357)는 템플릿 재료를 결정화하기 위해 급속 열처리 챔버를 제어하는 구성을 갖는다.
[0082] 하나 이상의 실시예들에서, 프로세싱 도구는: 웨이퍼를 이동시키도록 구성된 로봇을 포함하는 중앙 이송 스테이션; 복수의 프로세스 스테이션들 ― 각 프로세스 스테이션은 중앙 이송 스테이션에 연결되고, 인접한 프로세스 스테이션들의 프로세싱 영역들과 분리된 프로세싱 영역을 제공하며, 복수의 프로세스 스테이션들은 템플릿 증착 챔버 및 템플릿 결정화 챔버를 포함함 ―; 및 중앙 이송 스테이션 및 복수의 프로세스 스테이션들에 연결된 제어기 ― 제어기는 로봇을 활성화하여 프로세스 스테이션들 사이에서 웨이퍼를 이동시키고, 프로세스 스테이션들 각각에서 발생하는 프로세스를 제어하도록 구성됨 ―를 포함한다.
[0083] 본원에서 논의된 재료들 및 방법들을 설명하는 맥락에서(특히 아래의 청구항들의 맥락에서) 단수표현 용어들 및 유사한 지시어들의 사용은, 본원에서 달리 지시되거나 또는 문맥상 명백히 모순되지 않는 한, 단수 및 복수를 모두 포함하는 것으로 해석되어야 한다. 본원에서 값들의 범위들을 언급하는 것은, 본원에서 달리 지시되지 않는 한, 범위 내에 속하는 각각의 개별 값을 개별적으로 참조하는 간단한 방법으로서만 기능하도록 의도되고, 각각의 개별 값은 본원에서 개별적으로 인용된 것처럼 본 명세서에 통합된다. 본원에서 설명된 모든 방법들은, 본원에서 달리 지시되거나 또는 문맥상 달리 명백히 모순되지 않는 한, 임의의 적합한 순서로 수행될 수 있다. 본원에서 제공된 임의의 및 모든 예들, 또는 예시적인 언어(예를 들어, "와 같은")의 사용은 단지 재료들 및 방법들을 더 잘 설명하기 위한 것이며, 달리 청구되지 않는 한 해당 범위에 제한을 두지 않는다. 본 명세서의 어떤 언어도 임의의 청구되지 않은 요소가 개시된 재료들 및 방법들의 실시에 필수적인 것을 나타내는 것으로 해석되어서는 안 된다.
[0084] 본 명세서 전반에 걸쳐 "일 실시예", "특정 실시예들", "하나 이상의 실시예들" 또는 "실시예"에 대한 언급은, 실시예와 관련하여 설명된 특정 특징, 구조, 재료, 또는 특성이 본 개시내용의 적어도 하나의 실시예에 포함된다는 것을 의미한다. 따라서, 본 명세서 전반에 걸쳐 다양한 위치들에서 "하나 이상의 실시예들에서", "특정 실시예들에서", "일 실시예에서" 또는 "실시예에서"와 같은 문구들의 출현들이 반드시 본 개시내용의 동일한 실시예를 지칭하는 것은 아니다. 더욱이, 특정 특징들, 구조들, 재료들, 또는 특성들은 하나 이상의 실시예들에서 임의의 적절한 방식으로 조합될 수 있다.
[0085] 본원의 개시내용이 특정 실시예들을 참조하여 설명되었지만, 당업자들은 설명된 실시예들이 단지 본 개시내용의 원리들 및 애플리케이션들을 예시한다는 것을 이해할 것이다. 본 개시내용의 사상 및 범위를 벗어나지 않으면서 본 개시내용의 방법 및 장치에 대해 다양한 수정들 및 변형들이 행해질 수 있다는 것이 당업자들에게 자명할 것이다. 따라서, 본 개시내용은 첨부된 청구항들 및 이들의 등가물들의 범위 내에 있는 수정들 및 변형들을 포함할 수 있다.

Claims (20)

  1. 반도체 디바이스(device)를 형성하는 방법으로서,
    기판 상의 최하부 유전체 아이솔레이션 층(dielectric isolation layer)의 최상부 표면 상에 초격자 구조를 형성하는 단계 ― 상기 초격자 구조는 복수의 적층된 쌍들로 교대로 배열된 복수의 수평 채널(channel) 층들 및 대응하는 복수의 반도체 재료 층들을 포함함 ―;
    상기 기판 상의 최하부 유전체 아이솔레이션 층 상에 상기 초격자 구조에 인접하게 소스 트렌치(source trench) 및 드레인 트렌치(drain trench)를 형성하는 단계;
    상기 소스 트렌치 및 상기 드레인 트렌치에 템플릿(template) 재료를 증착하는 단계;
    상기 템플릿 재료를 결정화하는 단계; 및
    소스 영역 및 드레인 영역을 형성하는 단계를 포함하는,
    반도체 디바이스를 형성하는 방법.
  2. 제1 항에 있어서,
    상기 템플릿 재료는 비정질인,
    반도체 디바이스를 형성하는 방법.
  3. 제2 항에 있어서,
    상기 템플릿 재료는 실리콘(Si), 실리콘 게르마늄(SiGe), 티타늄(Ti), 지르코늄(Zr) 및 하프늄(Hf)을 포함하는,
    반도체 디바이스를 형성하는 방법.
  4. 제2 항에 있어서,
    상기 템플릿 재료는 2nm 내지 50nm 범위의 두께를 갖는,
    반도체 디바이스를 형성하는 방법.
  5. 제1 항에 있어서,
    상기 복수의 반도체 재료 층들 및 상기 복수의 수평 채널 층들은 독립적으로 실리콘 게르마늄(SiGe) 및 실리콘(Si) 중 하나 이상을 포함하는,
    반도체 디바이스를 형성하는 방법.
  6. 제1 항에 있어서,
    상기 템플릿 재료를 결정화하는 단계는 급속 열처리(RTP: rapid thermal processing) 어닐링(anneal) 또는 레이저 어닐링(laser anneal) 중 하나 이상을 포함하는,
    반도체 디바이스를 형성하는 방법.
  7. 제1 항에 있어서,
    상기 소스 영역 및 상기 드레인 영역을 형성하는 단계는 에피택셜(epitaxial) 층을 성장시키는 단계를 포함하는,
    반도체 디바이스를 형성하는 방법.
  8. 제1 항에 있어서,
    상기 소스 영역 및 상기 드레인 영역은 인(P), 비소(As), 붕소(B) 및 갈륨(Ga) 중 하나 이상으로 독립적으로 도핑(dope)되는,
    반도체 디바이스를 형성하는 방법.
  9. 제1 항에 있어서,
    상기 최하부 유전체 아이솔레이션 층은 실리콘 산화물(SiOx), 실리콘 질화물(SiN), 실리콘 탄화물(SiC) 및 고-ĸ(high-ĸ) 재료 중 하나 이상을 포함하는,
    반도체 디바이스를 형성하는 방법.
  10. 제1 항에 있어서,
    상기 초격자 구조의 최상부 표면 상에 게이트(gate) 구조를 형성하는 단계를 더 포함하는,
    반도체 디바이스를 형성하는 방법.
  11. 제10 항에 있어서,
    상기 게이트 구조 상에 그리고 상기 초격자 구조 상에 유전체 층을 형성하는 단계를 더 포함하는,
    반도체 디바이스를 형성하는 방법.
  12. 제11 항에 있어서,
    상기 게이트 구조는 텅스텐(W), 코발트(Co), 몰리브덴(Mo), 루테늄(Ru), 티타늄 질화물(TiN), 탄탈륨 질화물(TaN), 티타늄 알루미늄(TiAl) 및 N 도핑된 폴리실리콘(polysilicon) 중 하나 이상을 포함하는,
    반도체 디바이스를 형성하는 방법.
  13. 반도체 디바이스를 형성하는 방법으로서,
    기판 상의 최하부 유전체 아이솔레이션 층의 최상부 표면 상에 초격자 구조를 형성하는 단계 ― 상기 초격자 구조는 복수의 적층된 쌍들로 교대로 배열된 복수의 수평 채널 층들 및 대응하는 복수의 반도체 재료 층들을 포함함 ―;
    상기 초격자 구조의 최상부 표면 상에 게이트 구조를 형성하는 단계;
    상기 게이트 구조 상에 그리고 상기 초격자 구조 상에 유전체 층을 형성하는 단계;
    상기 기판 상의 최하부 유전체 아이솔레이션 층 상에 상기 초격자 구조에 인접하게 소스 트렌치 및 드레인 트렌치를 형성하는 단계;
    상기 소스 트렌치 및 상기 드레인 트렌치에 템플릿 재료를 증착하는 단계;
    상기 템플릿 재료를 결정화하기 위해 상기 기판을 어닐링하는 단계; 및
    소스 영역 및 드레인 영역을 형성하는 단계를 포함하는,
    반도체 디바이스를 형성하는 방법.
  14. 제13 항에 있어서,
    상기 템플릿 재료는 비정질이고, 2nm 내지 50nm 범위의 두께를 갖는,
    반도체 디바이스를 형성하는 방법.
  15. 제14 항에 있어서,
    상기 템플릿 재료는 실리콘(Si), 실리콘 게르마늄(SiGe), 티타늄(Ti), 지르코늄(Zr) 및 하프늄(Hf)을 포함하는,
    반도체 디바이스를 형성하는 방법.
  16. 제13 항에 있어서,
    상기 복수의 반도체 재료 층들 및 상기 복수의 수평 채널 층들은 독립적으로 실리콘 게르마늄(SiGe) 및 실리콘(Si) 중 하나 이상을 포함하는,
    반도체 디바이스를 형성하는 방법.
  17. 제13 항에 있어서,
    어닐링은 급속 열처리(RTP) 어닐링 또는 레이저 어닐링 중 하나 이상을 포함하는,
    반도체 디바이스를 형성하는 방법.
  18. 제13 항에 있어서,
    상기 소스 영역 및 상기 드레인 영역을 형성하는 단계는 에피택셜 층을 성장시키는 단계를 포함하는,
    반도체 디바이스를 형성하는 방법.
  19. 제13 항에 있어서,
    상기 소스 영역 및 상기 드레인 영역은 인(P), 비소(As), 붕소(B) 및 갈륨(Ga) 중 하나 이상으로 독립적으로 도핑되는,
    반도체 디바이스를 형성하는 방법.
  20. 제13 항에 있어서,
    상기 최하부 유전체 아이솔레이션 층은 실리콘 산화물(SiOx), 실리콘 질화물(SiN), 실리콘 탄화물(SiC) 및 고-ĸ 재료 중 하나 이상을 포함하는,
    반도체 디바이스를 형성하는 방법.
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