TW202310066A - 環繞式閘極電晶體中的源極汲極形成 - Google Patents

環繞式閘極電晶體中的源極汲極形成 Download PDF

Info

Publication number
TW202310066A
TW202310066A TW111126968A TW111126968A TW202310066A TW 202310066 A TW202310066 A TW 202310066A TW 111126968 A TW111126968 A TW 111126968A TW 111126968 A TW111126968 A TW 111126968A TW 202310066 A TW202310066 A TW 202310066A
Authority
TW
Taiwan
Prior art keywords
silicon
forming
superlattice structure
source
layer
Prior art date
Application number
TW111126968A
Other languages
English (en)
Inventor
阿希什 帕爾
艾爾梅蒂 巴吉吉
班傑明 哥倫布
Original Assignee
美商應用材料股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 美商應用材料股份有限公司 filed Critical 美商應用材料股份有限公司
Publication of TW202310066A publication Critical patent/TW202310066A/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
    • H01L29/0653—Dielectric regions, e.g. SiO2 regions, air gaps adjoining the input or output region of a field-effect device, e.g. the source or drain region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H01L29/0665—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body the shape of the body defining a nanostructure
    • H01L29/0669—Nanowires or nanotubes
    • H01L29/0673—Nanowires or nanotubes oriented parallel to a substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/15—Structures with periodic or quasi periodic potential variation, e.g. multiple quantum wells, superlattices
    • H01L29/151—Compositional structures
    • H01L29/152—Compositional structures with quantum effects only in vertical direction, i.e. layered structures with quantum effects solely resulting from vertical potential variation
    • H01L29/154—Compositional structures with quantum effects only in vertical direction, i.e. layered structures with quantum effects solely resulting from vertical potential variation comprising at least one long range structurally disordered material, e.g. one-dimensional vertical amorphous superlattices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66439—Unipolar field-effect transistors with a one- or zero-dimensional channel, e.g. quantum wire FET, in-plane gate transistor [IPG], single electron transistor [SET], striped channel transistor, Coulomb blockade transistor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66636—Lateral single gate silicon transistors with source or drain recessed by etching or first recessed by etching and then refilled
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B82—NANOTECHNOLOGY
    • B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y10/00—Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42384—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor
    • H01L29/42392—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor fully surrounding the channel, e.g. gate-all-around
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/775—Field effect transistors with one dimensional charge carrier gas channel, e.g. quantum wire FET

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Nanotechnology (AREA)
  • Materials Engineering (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Element Separation (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

描述了半導體設備和其製造方法。該方法包括以下步驟：在基板上形成底部介電隔離（BDI）層，並且在源極/汲極溝槽中沉積模板材料。對該模板材料進行蝕刻，然後使其結晶。然後進行源極和汲極區域的磊晶生長，生長有利地發生在源極和汲極區域的底部和側壁上。

Description

環繞式閘極電晶體中的源極汲極形成
本揭示內容的實施例大致與半導體設備相關。更詳細而言，本揭示內容的實施例涉及具有連續側壁矽模板的環繞式閘極（gate all around；GAA）設備。
電晶體是大多數積體電路的關鍵部件。由於電晶體的驅動電流，也就是速度，與電晶體的閘極寬度成正比，因此更快的電晶體通常需要更大的閘極寬度。因此，在電晶體的尺寸與速度之間存在取捨，「鰭式」場效電晶體（finFET）已經被開發出來，以解決具有最大驅動電流和最小尺寸的電晶體的衝突目標。FinFET的特點是有鰭狀通道區域，它大大增加了電晶體的尺寸，而沒有明顯增加電晶體的佔地面積，現在已被應用於許多積體電路。然而，finFET也有自己的缺點。
隨著電晶體設備的特徵尺寸不斷縮小，以實現更大的電路密度和更高的效能，有必要改進電晶體的設備結構，以改進靜電耦合並減少寄生電容和關斷狀態漏電等負面效應。電晶體設備結構的例子包括平面結構、鰭式場效電晶體（FinFET）結構和水平環繞式閘極（hGAA）結構。hGAA設備結構包括幾個晶格匹配的通道，它們以堆疊的配置懸浮並由源極/汲極區域連接。hGAA結構提供了良好的靜電控制，並且可以在互補金屬氧化物半導體（CMOS）晶圓製造中找到廣泛的應用。
底部介電隔離層的存在正在成為奈米片設備的主要效能增強層。然而，如果在源極/汲極下面有底部介電隔離（BDI）層，磊晶的源極/汲極只能從側壁生長，而不能從底部生長，導致源極和汲極區域的生長/形成期間出現許多缺陷。因此，需要有改進的方法來形成環繞式閘極（gate-all-around）設備。
本揭示內容的一個或多個實施例涉及形成半導體設備的方法。在一個或多個實施例中，一種形成半導體設備的方法包括以下步驟：在基板上的頂表面上形成超晶格結構，該超晶格結構包括複數個水平通道層和對應的複數個半導體材料層，該複數個水平通道層和對應的該複數個半導體材料層交錯地佈置成複數個堆疊對；將該超晶格結構圖案化，以形成由溝槽分開的複數個奈米片；在該溝槽中形成淺溝槽隔離（STI）層；在該超晶格結構附近和在該STI層上形成虛設閘極；在該虛設閘極上沉積間隔層；在該超晶格結構附近形成源極溝槽和汲極溝槽；在該源極溝槽和該汲極溝槽中形成底部介電隔離層；在該複數個半導體材料層中的每一者上形成內部間隔件；使該內部間隔件凹陷以形成凹陷區域；在該凹陷區域中以及在該超晶格結構上和在該虛設閘極上沉積非晶層；蝕刻該非晶層以暴露該複數個水平通道層；使該非晶層結晶；以及形成源極區域和汲極區域。
本揭示內容的其他實施例涉及形成半導體設備的方法。在一個或多個實施例中，一種形成半導體設備的方法包括以下步驟：在閘極結構的超晶格結構附近形成源極溝槽和汲極溝槽，該超晶格結構包括複數個水平通道層和對應的複數個半導體材料層，該複數個水平通道層和對應的該複數個半導體材料層在基板的頂表面上交錯地佈置成複數個堆疊對；在該源極溝槽和該汲極溝槽中形成底部介電隔離層；在該複數個半導體材料層中的每一者上形成內部間隔件；使該內部間隔件凹陷以形成凹陷區域；在該凹陷區域中以及在該超晶格結構上和在該閘極結構上沉積模板材料；使該模板材料結晶；以及形成源極區域和汲極區域。
在描述本揭示內容的幾個示例性實施例之前，要理解，本揭示內容不限於以下描述中所闡述的構造或製程步驟的細節。本揭示內容能夠有其他的實施例和以各種方式實行或實現。
如本說明書和所附請求項中所使用的，術語「基板」指的是製程在其上作用的表面或表面部分。本領域的技術人員也將理解，除非上下文另有明確表明，否則對基板的指稱也可以僅指基板的一部分。此外，對沉積在基板上的指稱可以意味著裸基板和上面沉積或形成有一個或多個膜或特徵的基板。
如本文中所使用的「基板」指的是任何基板或形成於基板上的材料表面，膜處理在製造製程期間在該基板或材料表面上執行。例如，取決於應用，可以在上面執行處理的基板表面包括諸如矽、氧化矽、應變矽、絕緣體上矽結構（SOI）、碳摻雜氧化矽、氮化矽、摻雜矽、鍺、砷化鎵、玻璃、藍寶石和任何其他材料（例如金屬、金屬氮化物、金屬合金和其他導電材料）之類的材料。基板包括但不限於半導體晶圓。可以將基板暴露於預處理製程以拋光、蝕刻、還原、氧化、羥基化（或以其他方式產生或移植目標化學部分以賦予化學功能性）、退火和/或烘烤基板表面。除了直接在基板本身的表面上進行膜處理以外，在本揭示內容中，也可以如下面更詳細揭露地將所揭露的任何膜處理步驟執行於形成在基板上的底層上，並且術語「基板表面」旨在包括上下文所示的此類底層。因此，例如，如果已經將膜/層或部分的膜/層沉積到基板表面上，那麼新沉積的膜/層的暴露表面就變成基板表面。給定的基板表面所包括的內容將取決於要沉積的膜以及所使用的特定化學物質。
如本說明書和所附請求項中所使用的，術語「前驅物」、「反應物」、「反應氣體」等可互換使用，以指稱可以與基板表面反應的任何氣態物種。
電晶體是通常形成於半導體設備上的電路部件或元件。取決於電路設計，除了電容器、電感器、電阻器、二極體、導線或其他元件以外，也將電晶體形成於半導體設備上。一般而言，電晶體包括形成於源極區域與汲極區域之間的閘極。在一個或多個實施例中，源極區域和汲極區域包括基板的摻雜區域，並且展現適合於特定應用的摻雜分佈。閘極定位在通道區域上方，並且包括介於閘極電極與基板中的通道區域之間的閘極介電體。
如本文所使用的，術語「場效電晶體」或「FET」指的是使用電場來控制設備的電氣行為的電晶體。增強模式場效電晶體通常在低溫下顯示出非常高的輸入阻抗。汲極端子與源極端子之間的導電率是由設備中的電場所控制的，該電場是由設備的主體與閘極之間的電壓差所產生的。FET的三個端子是：源極（S），載子通過源極進入通道；汲極（D），載子通過汲極離開通道；以及閘極（G），為調變通道導電率的端子。傳統上，將在源極（S）處進入通道的電流指定為I S，將在汲極（D）處進入通道的電流指定為I D。將汲極到源極的電壓指定為V DS。藉由向閘極（G）施加電壓，可以控制在汲極處進入通道的電流（即I D）。
金屬氧化物半導體場效電晶體（MOSFET）是一種場效電晶體（FET）。它具有絕緣的閘極，該閘極的電壓決定設備的導電率。用施加的電壓量來改變導電率的這種能力用於放大或切換電子訊號。MOSFET基於藉由主體電極與閘極電極之間的金屬氧化物半導體（MOS）電容來調變電荷濃度，該閘極電極位在主體上方且藉由閘極介電層與所有其他設備區域絕緣。與MOS電容器相比，MOSFET包括兩個額外的端子（源極和汲極），每個端子與由主體區域分開的單獨的高度摻雜區域連接。這些區域可以是p型或n型中的任一者，但是它們都是相同的類型，並且與主體區域的類型相反。源極和汲極（與主體不同）是高度摻雜的，由摻雜類型後面的「+」號所表示。
如果MOSFET是n通道或nMOS FET，那麼源極和汲極是n+區域，主體是p區域。如果MOSFET是p通道或pMOS FET，那麼源極和汲極是p+區域，主體是n區域。之所以命名為源極，是因為它是通過通道流動的電荷載子的來源（對於n通道而言是電子，對於p通道而言是電洞）；類似地，汲極是電荷載子離開通道之處。
如本文所使用的，術語「鰭式場效電晶體（FinFET）」指的是建造在基板上的MOSFET電晶體，其中閘極被放置在通道的兩個或三個側面，形成雙閘極或三閘極結構。由於通道區域在基板上形成了「鰭」，所以FinFET設備被賦予了通用名稱「FinFET」。FinFET設備具有快速的切換時間和高的電流密度。
如本文所用，術語「環繞式閘極（GAA）」用來指一種電子設備，例如電晶體，其中閘極材料在所有側面都環繞著通道區域。GAA電晶體的通道區域可以包括奈米線或奈米板或奈米片，條形通道，或本領域技術人員已知的其他合適的通道配置。在一個或多個實施例中，GAA設備的通道區域具有多個垂直間隔的水平奈米線或水平條，使GAA電晶體成為堆疊的水平環繞式閘極（hGAA）電晶體。
如本文所使用的，術語「奈米線」指的是具有奈米（10 − 9米）數量級的直徑的奈米結構。也可以將奈米線定義為長度與寬度的比率大於1000。或者，可以將奈米線定義為厚度或直徑限制在數十奈米或更小且長度不限的結構。奈米線用於電晶體和某些雷射應用，並且在一個或多個實施例中是由半導電材料、金屬材料、絕緣材料、超導材料或分子材料製成的。在一個或多個實施例中，奈米線被用在邏輯CPU、GPU、MPU和易失性（例如DRAM）和非易失性（例如NAND）設備的電晶體中。如本文所使用的，術語「奈米片」指的是具有在範圍從約0.1 nm至約1000 nm的尺度中的厚度的二維奈米結構。
本揭示內容的實施例藉由圖式來描述，該等圖式說明了依據本揭示內容的一個或多個實施例的設備（例如電晶體）和用於形成電晶體的製程。所示的製程僅是所揭露的製程的說明性可能用途，並且技術人員將認識到，所揭露的製程不限於所說明的應用。
參考圖式描述了本揭示內容的一個或多個實施例。在一個或多個實施例的方法中，具有底部介電隔離（BDI）層的環繞式閘極電晶體是使用標準製程流程來製造的。在底部介電隔離（BDI）層形成後，對內部間隔件進行橫向蝕刻，沉積非晶模板材料，然後對模板材料進行蝕刻和結晶化，並形成源極/汲極。結晶的模板材料有利地允許在源極/汲極溝槽的底部上以及側壁上進行磊晶生長。在一個或多個實施例中，實施連續側壁非晶矽模板有利地消除了對底部矽模板的需求。因此，BDI可以用於提供設備與設備之間的隔離，並消除了對更高的子鰭（sub-fin）摻雜的需要。這樣一來，該方法就不會因為庫侖散射而降低通道遷移率，也不會因為隨機摻雜物分佈（RDD）而降低變異效能。
在一些實施例中，非晶模板材料被沉積在源極/汲極溝槽的底表面和源極/汲極溝槽的側壁中的一者或多者上。在一些實施例中，非晶模板材料是保形沉積的。如本文所使用的，術語「保形」是指層適應特徵或層的輪廓。層的保形性通常是藉由沉積在特徵側壁上的層的平均厚度與基板的場或上表面上的同一沉積層的平均厚度的比率來量化的。在一個或多個實施例中，非晶模板材料是藉由快速熱處理（RTP）或雷射退火來結晶化的。形成源極區域和汲極區域包括生長磊晶層。
圖1說明了依據本揭示內容的一些實施例，用於形成半導體設備的方法10的製程流程圖。圖2A-2N描繪了依據本揭示內容的一些實施例的半導體結構的製造階段。下面就圖2A-2N對方法10進行描述。圖2A-2N是依據一個或多個實施例的電子設備（例如GAA）的橫截面圖。方法10可以是半導體設備的多步驟製造製程的一部分。因此，方法10可以在與集群工具耦合的任何合適的製程腔室中執行。集群工具可以包括用於製造半導體設備的製程腔室，例如配置為用於蝕刻、沉積、物理氣相沉積（PVD）、化學氣相沉積（CVD）、氧化的腔室，或用於製造半導體設備的任何其他合適的腔室。
圖2A-2N是圖1中的操作12至36的製造步驟。參考圖1，形成設備100的方法10在操作12處，以提供基板102開始。在一些實施例中，基板102可以是塊狀半導體基板。如本文所使用的，術語「塊狀半導體基板」指的是一種基板，該基板的全部由半導體材料組成。塊狀半導體基板可以包括任何合適的半導體材料，和/或用於形成半導體結構的半導體材料的組合。例如，半導體層可以包括一種或多種材料，如結晶矽（如Si＜100＞或Si＜111＞）、氧化矽、應變矽、矽鍺、摻雜或未摻雜多晶矽、摻雜或未摻雜矽晶圓、圖案化或非圖案化晶圓、摻雜矽、鍺、砷化鎵或其他合適的半導體材料。在一些實施例中，半導體材料是矽（Si）。在一個或多個實施例中，半導體基板102包括半導體材料，例如矽（Si）、碳（C）、鍺（Ge）、矽鍺（SiGe）、鍺錫（GeSn）、其他半導體材料，或其任何組合。在一個或多個實施例中，基板102包括矽（Si）、鍺（Ge）、鎵（Ga）、砷（As）或磷（P）中的一者或多者。雖然本文中描述了幾種可以用來形成基板的材料例子，但可以用作上面可以建造無源和有源電子設備（例如電晶體、記憶體、電容器、電感器、電阻器、開關、積體電路、放大器、光電子設備或任何其他的電子設備）的基礎的任何材料都落在本揭示內容的精神和範圍之內。
在一些實施例中，半導體材料可以是摻雜的材料，如n摻雜的矽（n-Si），或p摻雜的矽（p-Si）。在一些實施例中，可以使用任何合適的製程，如離子植入製程，對基板進行摻雜。如本文所使用的，術語「n型」指的是藉由在製造期間對固有半導體摻雜電子供體元素來產生的半導體。術語n型來自電子的負電荷。在n型半導體中，電子是多數載子，電洞是少數載子。如本文所使用的，術語「p型」指的是井（或電洞）的正電荷。與n型半導體相反，p型半導體具有比電子濃度更大的電洞濃度。在p型半導體中，電洞是多數載子，電子是少數載子。在一個或多個實施例中，摻雜物選自硼（B）、鎵（Ga）、磷（P）、砷（As）、其他半導體摻雜物中的一者或多者，或上述項目的組合。
參考圖1和圖2A，在一個或多個實施例中，在操作14處，在基板102的頂表面的頂部上形成至少一個超晶格結構101。超晶格結構101包括複數個半導體材料層106和對應的複數個水平通道層104，這些層交錯地佈置成複數個堆疊對。在一些實施例中，該複數個堆疊的層群組包括矽（Si）和矽鍺（SiGe）群組。在一些實施例中，該複數個半導體材料層106包括矽鍺（SiGe），該複數個水平通道層104包括矽（Si）。在其他的實施例中，該複數個水平通道層104包括矽鍺（SiGe），該複數個半導體材料層106包括矽（Si）。
在一些實施例中，該複數個半導體材料層106和對應的該複數個水平通道層104可以包括適合形成超晶格結構204的任何數量的晶格匹配材料對。在一些實施例中，該複數個半導體材料層106和對應的該複數個水平通道層104包括從約2個至約50個晶格匹配材料對。
在一個或多個實施例中，該複數個半導體材料層106和該複數個水平通道層104的厚度是在從約2 nm至約50 nm的範圍中，從約3 nm至約20 nm的範圍中，或從約2 nm至約15 nm的範圍中。
參考圖1和圖2B，在一個或多個實施例中，在操作16處，將超晶格結構101圖案化，以在相鄰的堆疊105之間形成開口108。圖案化可以藉由技術人員已知的任何合適的手段來完成。如在這方面所使用的，術語「開口」是指任何有意的表面不規則。開口的合適例子包括但不限於具有頂部、兩個側壁和底部的溝槽。開口可以有任何合適的縱橫比（特徵的深度與特徵的寬度的比率）。在一些實施例中，縱橫比大於或等於約5:1、約10:1、約15:1、約20:1、約25:1、約30:1、約35:1或約40:1。
參考圖1和圖2C，在操作18處，形成淺溝槽隔離（STI）110。如本文所使用的，術語「淺溝槽隔離（STI）」指的是防止漏電流的積體電路特徵。在一個或多個實施例中，STI是藉由以下步驟來產生的：沉積一種或多種介電材料（例如二氧化矽）以填充溝槽或開口108，以及使用諸如化學機械平坦化之類的技術來移除多餘的介電體。
參考圖1和圖2D，在一些實施例中，在超晶格結構101上方和附近形成替換閘極結構113（例如虛設閘極結構）。虛設閘極結構113界定了電晶體設備的通道區域。虛設閘極結構113可以使用本領域中已知的任何合適的傳統沉積和圖案化製程來形成。
在一個或多個實施例中，虛設閘極結構包括閘極114和多晶矽層112中的一者或多者。在一個或多個實施例中，虛設閘極結構包括鎢（W）、鈷（Co）、鉬（Mo）、釕（Ru）、氮化鈦（TiN）、氮化鉭（TaN）、鈦鋁（TiAl）和N摻雜多晶矽中的一者或多者。
參考圖1和圖2E，在一些實施例中，在操作22處，沿著虛設閘極結構113的外側壁和在超晶格101上形成側壁間隔件116。側壁間隔件116可以包括本領域中已知的任何合適的絕緣材料，例如氮化矽、氧化矽、氮氧化矽、碳化矽等。在一些實施例中，側壁間隔件是使用本領域已知的任何合適的傳統沉積和圖案化製程形成的，如原子層沉積、電漿增強原子層沉積、電漿增強化學氣相沉積、低壓化學氣相沉積或各向同性沉積。
參考圖2F，間隔件116被蝕刻掉，暴露出超晶格結構101。通道區域108將超晶格結構101與相鄰的超晶格結構101分開。間隔件116可以藉由技術人員已知的任何合適的手段從超晶格結構101移除。
參考圖1和圖2G，在操作24處，在一個或多個實施例中，在超晶格結構101附近（即兩側）形成源極/汲極溝槽118。
參考圖1和圖2H，在操作26處，在一個或多個實施例中，可以在基板102上形成底部介電隔離（BDI）層120。底部介電隔離（BDI）層120可以包括技術人員已知的任何合適的材料。在一個或多個實施例中，底部介電隔離（BDI）層120包括氧化矽（SiO x）、氮化矽（SiN）、碳化矽（SiC）或高ĸ材料中的一者或多者。在一些實施例中，高ĸ材料選自氧化鋁（Al 2O 3）、氧化鉿（HfO 2）等中的一者或多者。在一個或多個具體實施例中，底部介電隔離（BDI）層120包括氧化矽。
在一些實施例中，底層介電隔離（BDI）層120使用傳統的化學氣相沉積方法沉積在基板102上。在一些實施例中，底部介電隔離（BDI）層120凹陷在基板102的頂表面以下，使得超晶格結構101的底部部分由基板102形成。
參考圖1和圖2I，在操作28處，在水平通道層104中的每一者上形成內部間隔層122。內部間隔層122可以包括技術人員已知的任何合適的材料。在一個或多個實施例中，內部間隔層122包括氮化物材料。在具體的實施例中，內部間隔層122包括氮化矽。
如圖2J所描繪的，在操作28處，使內部間隔層122凹陷，以形成凹陷區域124。在一個或多個實施例中，當內部間隔層122凹陷時，半導體材料層106延伸到內部間隔層122之外。
參考圖2K和圖1，在操作30處，將非晶模板材料126沉積在通道區域108中並沉積到源極/汲極溝槽118的底面上和虛設閘極結構113上方。非晶模板材料126可以包括技術人員已知的任何合適的材料。在一些實施例中，非晶模板材料126是非晶的。在一個或多個實施例中，非晶模板材料126包括矽（Si）、鍺（Ge）和矽鍺（SiGe）中的一者或多者。
非晶模板材料126可以使用本領域中已知的任何合適的傳統沉積製程來沉積，例如原子層沉積、電漿增強原子層沉積、電漿增強化學氣相沉積或低壓化學氣相沉積。
在一個或多個實施例中，非晶模板材料126的厚度是在從約2 nm至約50 nm的範圍中，從約3 nm至約20 nm的範圍中，或從約2 nm至約15 nm的範圍中。
在一些實施例中，非晶模板材料126可以沉積在通道區域108中，並且沉積到源極/汲極溝槽118的底表面上和超晶格結構101的側壁上。
在操作32處，如圖2L所示，非晶模板材料126被移除，暴露出間隔件116和半導體材料層106。非晶模板材料126可以使用技術人員已知的任何合適的手段來移除。在一個或多個實施例中，非晶模板材料126是藉由定向蝕刻來移除的。在一個或多個實施例中，非晶模板材料126仍然留在內部間隔層122上。
操作32的蝕刻製程可以包括對間隔材料116有選擇性的任何合適的蝕刻製程。在一些實施例中，操作32的蝕刻製程包括濕式蝕刻製程或乾式蝕刻製程中的一者或多者。
在一些實施例中，乾式蝕刻製程可以包括傳統的電漿蝕刻，或遠端電漿輔助乾式蝕刻製程，例如可從位於加州聖克拉拉市的應用材料公司取得的SiCoNi TM蝕刻製程。在SiCoNi TM蝕刻製程中，設備暴露於H 2、NF 3和/或NH 3電漿物種，例如電漿激發的氫和氟物種。例如，在一些實施例中，設備可以同時暴露於H 2、NF 3和NH 3電漿。SiCoNi TM蝕刻製程可以在SiCoNi TM預清潔腔室中執行，該預清潔腔室可以整合到各種多處理平台中的一者中，包括可從Applied Materials ®公司取得的Centura ®、Dual ACP、Producer ®GT和Endura ®平台。濕式蝕刻製程可以包括氫氟酸（HF）最後製程，即所謂的「HF最後」製程，在該製程中，對表面進行HF蝕刻，留下表面氫端化。或者，可以採用任何其他基於液體的預磊晶預清潔製程。在一些實施例中，製程包括用於移除原生氧化物的升華蝕刻。蝕刻製程可以是基於電漿或熱力的。電漿製程可以是任何合適的電漿（例如導電耦合電漿、感應耦合電漿、微波電漿）。
參考圖1和圖2M，在操作34處，使非晶模板材料126結晶，以形成結晶模板材料128。
非晶模板材料126可以使用技術人員已知的任何合適的手段來結晶化。在一個或多個實施例中，非晶模板材料126是藉由快速熱處理（RTP）或雷射退火來結晶化的。
在一些實施例中，快速熱處理（RTP）或雷射退火是在以下範圍中的溫度下進行的：從500℃至900℃，從600℃至900℃，或從600℃至800℃。在一些實施例中，快速熱處理（RTP）或雷射退火是在從5托至20托的範圍中的壓力下進行的。在一個或多個實施例中，快速熱處理或雷射退火是在大氣壓力下的氫（H 2）氣或氧（O 2）氣的大氣中進行的。
參考圖1和圖2N，在操作36處，在一些實施例中，嵌入的源極/汲極區域130形成在源極/汲極溝槽118中。在一些實施例中，源極區域130形成在超晶格結構101的第一端附近，汲極區域130形成在超晶格結構101的相對的第二端附近。在一些實施例中，源極區域和/或汲極區域130是由任何合適的半導體材料所形成的，例如但不限於矽（Si）、鍺（Ge）、矽鍺（SiGe）、矽磷（SiP）、矽砷（SiAs）等。在一些實施例中，源極/汲極區域130可以使用任何合適的沉積製程來形成，例如磊晶沉積製程。在一些實施例中，源極/汲極區域130獨立地摻雜有磷（P）、砷（As）、硼（B）和鎵（Ga）中的一者或多者。
在一些實施例中，層間介電（ILD）層（未示出）被毯狀沉積在基板102上方，包括源極/汲極區域130、虛設閘極結構113和側壁間隔件116。ILD層可以使用傳統的化學氣相沉積法（例如電漿增強化學氣相沉積和低壓化學氣相沉積）來沉積。在一個或多個實施例中，ILD層是由任何合適的介電材料所形成的，例如但不限於未摻雜的氧化矽、摻雜的氧化矽（例如BPSG、PSG）、氮化矽和氮氧化矽。在一個或多個實施例中，接著使用傳統的化學機械平坦化方法來對ILD層進行拋光，以暴露虛設閘極結構113的頂部。在一些實施例中，ILD層被拋光，以暴露虛設閘極結構113的頂部和側壁間隔件116的頂部。
虛設閘極結構101可以被移除，以暴露超晶格結構101的通道區域108。ILD層在虛設閘極結構113的移除期間保護源極/汲極區域130。虛設閘極結構113可以使用任何傳統的蝕刻方法來移除，例如電漿乾式蝕刻或濕式蝕刻。在一些實施例中，虛設閘極結構113包括多晶矽，並且虛設閘極結構113是藉由選擇性蝕刻製程來移除的。在一些實施例中，虛設閘極結構113包括多晶矽，並且超晶格結構101包括矽（Si）和矽鍺（SiGe）的交錯層。
參考圖1，在操作38和40處，半導體設備（例如GAA）的形成繼續按照傳統程序進行奈米片釋放和替換金屬閘極形成。具體而言，在一個或多個未示出的實施例中，該複數個半導體材料層106在超晶格結構101中的該複數個水平通道層104之間被選擇性地蝕刻。例如，在超晶格結構101由矽（Si）層和矽鍺（SiGe）層組成的情況下，矽鍺（SiGe）被選擇性地蝕刻，以形成通道奈米線。該複數個半導體材料層106（例如矽鍺（SiGe））可以使用對該複數個水平通道層104有選擇性的任何眾所周知的蝕刻劑來移除，其中該蝕刻劑對該複數個半導體材料層106的蝕刻速度明顯高於該複數個水平通道層104。在一些實施例中，可以使用選擇性的乾式蝕刻或濕式蝕刻製程。在一些實施例中，如果該複數個水平通道層104是矽（Si），並且該複數個半導體材料層106是矽鍺（SiGe），那麼可以使用濕式蝕刻劑（例如但不限於羧酸/硝酸/HF水溶液和檸檬酸/硝酸/HF水溶液）選擇性地移除矽鍺層。該複數個半導體材料層106的移除在該複數個水平通道層104之間留下空隙。該複數個水平通道層104之間的空隙的厚度為約3 nm至約20 nm。其餘的水平通道層104形成垂直的通道奈米線陣列，與源極/汲極區域130耦合。通道奈米線與基板102的頂表面平行運行，並且彼此對準，以形成單行的通道奈米線。
在一個或多個實施例中，方法10的操作40代表一個或多個後處理操作。一個或多個後製程可以是技術人員已知的用於完成設備的任何製程，例如替換金屬閘極形成。例如，在一個或多個未示出的實施例中，形成了高k介電體。高k介電體可以是藉由技術人員已知的任何合適的沉積技術來沉積的任何合適的高k介電材料。一些實施例的高k介電體包括氧化鉿。在一些實施例中，諸如氮化鈦（TiN）、鎢（W）、鈷（Co）、鋁（Al）等之類的導電材料被沉積在高k介電體上。導電材料可以使用任何合適的沉積製程形成，例如但不限於原子層沉積（ALD），以確保在該複數個通道層中的每一者周圍形成具有均勻厚度的層。
在一些實施例中，方法10被整合，使得沒有真空中斷。在一個或多個實施例中，模板材料的沉積（操作30）、模板材料的定向蝕刻（操作32）、模板材料的結晶化（操作34）和源極/汲極的磊晶生長（操作36）可以被整合，使得在這些操作之間沒有真空中斷。
在一些實施例中，裝置或製程工具被配置為將基板維持在真空條件下，以防止在沉積非晶模板材料126之後形成氧化物層。在這種實施例中，製程工具被配置為將基板從表面處理腔室（例如退火腔室）移動到快速熱處理（RTP）腔室進行操作34（即結晶化），而不將基板暴露於大氣條件。
本揭示內容的一個或多個實施例涉及形成半導體設備的方法。在一個或多個實施例中，一種形成半導體設備的方法包括以下步驟：在基板上的頂表面上形成超晶格結構，該超晶格結構包括複數個水平通道層和對應的複數個半導體材料層，該複數個水平通道層和對應的該複數個半導體材料層交錯地佈置成複數個堆疊對；將該超晶格結構圖案化，以形成由溝槽分開的複數個奈米片；在該溝槽中形成淺溝槽隔離（STI）層；在該超晶格結構附近和在該STI層上形成虛設閘極；在該虛設閘極上沉積間隔層；在該超晶格結構附近形成源極溝槽和汲極溝槽；在該源極溝槽和該汲極溝槽中形成底部介電隔離層；在該複數個半導體材料層中的每一者上形成內部間隔件；使該內部間隔件凹陷以形成凹陷區域；在該凹陷區域中以及在該超晶格結構上和在該虛設閘極上沉積非晶層；蝕刻該非晶層以暴露該複數個水平通道層；使該非晶層結晶；以及形成源極區域和汲極區域。
本揭示內容的其他實施例涉及用於GAA設備的形成和所述方法的處理工具300，如圖3所示。可以利用各種多處理平臺，包括可從Applied Materials ®公司取得的Centura ®、Dual ACP、Producer ®GT和Endura ®平台，以及其他處理系統。集群工具300包括具有複數個側面的至少一個中央轉運站314。機器手316定位在中央轉運站314內，並且被配置為向該複數個側面中的每一者移動機器手葉片和晶圓。
集群工具300包括與中央轉運站連接的複數個處理腔室308、310和312（也稱為製程站）。各種處理腔室提供了與相鄰的製程站隔離的單獨處理區域。處理腔室可以是任何合適的腔室，包括但不限於預清潔腔室、沉積腔室、退火腔室（即模板結晶化腔室）、蝕刻腔室等。製程腔室和部件的特定佈置可以取決於集群工具而變化，並且不應被視為對本揭示內容的範圍的限制。
在圖3所示的實施例中，工廠介面318與集群工具300的前部連接。工廠介面318包括用於在工廠介面318的前部319上進行裝載和卸載的腔室302。
裝載腔室和卸載腔室302的尺寸和形狀可以取決於例如在集群工具300中被處理的基板而變化。在所示的實施例中，裝載腔室和卸載腔室302的尺寸可以容納晶圓盒，其中有複數個晶圓定位在晶圓盒內。
機器手304位在工廠介面318內，並且可以在裝載和卸載腔室302之間移動。機器手304能夠將晶圓從裝載腔室302中的晶圓盒通過工廠介面318傳輸到裝載閘腔室320。機器手304也能夠將晶圓從裝載閘腔室320通過工廠介面318傳輸到卸載腔室302中的晶圓盒。
一些實施例的機器手316是多臂機器手，能夠一次獨立移動超過一個晶圓。機器手316被配置為在傳輸腔室314周圍的腔室之間移動晶圓。單獨的晶圓被承載在位於第一機器手機構的遠端的晶圓運輸葉片上。
系統控制器357與機器手316以及複數個處理腔室308、310和312通訊。系統控制器357可以是可以控制處理腔室和機器手的任何合適的部件。例如，系統控制器357可以是電腦，包括中央處理單元（CPU）392、記憶體394、輸入/輸出396、合適的電路398和儲存器。
製程一般可以作為軟體常式儲存在系統控制器357的記憶體中，該軟體常式當由處理器執行時，使製程腔室執行本揭示內容的製程。也可以由第二處理器（未示出）儲存和/或執行軟體常式，該第二處理器位在被處理器控制的硬體的遠端。也可以以硬體執行本揭示內容的方法中的一些或全部。因此，製程可以以軟體實施並且使用電腦系統來執行，以硬體實施為例如特定應用積體電路或其他類型的硬體實施方式，或者實施為軟體與硬體的組合。軟體常式當由處理器執行時，將通用電腦變換成控制腔室操作使得製程被執行的特殊用途電腦（控制器）。
在一些實施例中，系統控制器357具有控制快速熱處理腔室以使模板材料結晶的配置。
在一個或多個實施例中，一種處理工具包括：中央轉運站，包括配置為移動晶圓的機器手；複數個製程站，每個製程站與該中央轉運站連接，並且提供與相鄰製程站的處理區域分開的處理區域，該複數個製程站包括模板沉積腔室和模板結晶化腔室；以及控制器，與該中央轉運站和該複數個製程站連接，該控制器被配置為啟動該機器手以在製程站之間移動該晶圓，並且控制在該等製程站中的每一者中發生的製程。
除非在本文中另有表明或明顯抵觸上下文，否則要將用語「一（a）」、「一（an）」和「該」以及在描述本文中所論述的材料和方法的背景脈絡下（特別是在以下請求項的背景脈絡下）的類似指稱的使用解釋為涵蓋單數和複數。除非在本文中另有表明，否則本文中對值的範圍的敘述僅旨在用作單獨指稱落在該範圍之內的每個單獨的值的速記法，並且每個單獨的值均被納入到本說明書中，好像該值被單獨記載在本文中一樣。除非在本文中另有表明或明顯抵觸上下文，否則本文所述的所有方法都可以以任何合適的順序執行。除非另有主張，否則本文所提供的任何的和所有的例子或示例性語言（例如「例如」）的使用僅旨在更好地說明材料和方法，並且不對範圍構成限制。本說明書中的所有語言都不應被解釋為表明任何未主張的元件對於所揭露的材料和方法的實行來說是必要的。
整個本說明書內提到的「一個實施例」、「某些實施例」、「一個或多個實施例」或「實施例」意味著，與該實施例結合描述的特定特徵、結構或特性被包括在本揭示內容的至少一個實施例中。因此，整個本說明書內各種地方中諸如「在一個或多個實施例中」、「在某些實施例中」、「在一個實施例中」、或「在實施例中」之類的語句的出現不一定是指本揭示內容的同一實施例。並且，可以在一個或多個實施例中以任何合適的方式組合特定的特徵、結構、材料或特性。
雖然已經參考特定的實施例來描述本文中的揭示內容，但本領域的技術人員將瞭解，所述的實施例僅是在說明本揭示內容的原理和應用。本領域的技術人員將理解，可以在不脫離本揭示內容的精神和範圍的情況下對本揭示內容的方法和裝置作出各種修改和變化。因此，本揭示內容可以包括所附請求項和它們等效物的範圍內的修改和變化。
10:方法 12:操作 14:操作 16:操作 18:操作 20:操作 22:操作 24:操作 26:操作 28:操作 30:操作 32:操作 34:操作 36:操作 38:操作 40:操作 100:形成設備 101:超晶格結構 102:基板 104:水平通道層 105:堆疊 106:半導體材料層 108:通道區域 110:淺溝槽隔離（STI） 112:多晶矽層 113:虛設閘極結構 114:閘極 116:側壁間隔件 118:源極/汲極溝槽 120:底部介電隔離（BDI）層 122:內部間隔層 124:凹陷區域 126:非晶模板材料 128:結晶模板材料 130:源極/汲極區域 300:集群工具 302:腔室 304:機器手 308:處理腔室 310:處理腔室 312:處理腔室 314:中央轉運站 316:機器手 318:工廠介面 319:前部 320:裝載閘腔室 355:氣體處理系統 357:系統控制器 392:中央處理單元（CPU） 394:記憶體 396:輸入/輸出 398:電路
為了能夠詳細理解本揭示內容的上述特徵，可以藉由參考實施例獲得上文簡要概述的本揭示內容的更詳細的描述，其中一些實施例在附圖中得到說明。然而，要注意，附圖僅示出本揭示內容的典型實施例，因此不要將該等附圖視為對本揭示內容的範圍的限制，因為本揭示內容可以接受其他同等有效的實施例。
圖1是依據一個或多個實施例的方法的製程流程圖；
圖2A說明了依據一個或多個實施例的設備的橫截面圖；
圖2B說明了依據一個或多個實施例的設備的橫截面圖；
圖2C說明了依據一個或多個實施例的設備的橫截面圖；
圖2D說明了依據一個或多個實施例的設備的橫截面圖；
圖2E說明了依據一個或多個實施例的設備的橫截面圖；
圖2F說明了依據一個或多個實施例的設備的橫截面圖；
圖2G說明了依據一個或多個實施例的設備的橫截面圖；
圖2H說明了依據一個或多個實施例的設備的橫截面圖；
圖2I說明了依據一個或多個實施例的設備的橫截面圖；
圖2J說明了依據一個或多個實施例的設備的橫截面圖；
圖2K說明了依據一個或多個實施例的設備的橫截面圖；
圖2L說明了依據一個或多個實施例的設備的橫截面圖；
圖2M說明了依據一個或多個實施例的設備的橫截面圖；
圖2N說明了依據一個或多個實施例的設備的橫截面圖；以及
圖3說明了依據一個或多個實施例的集群工具。
為了便於理解，在可能的情況下，使用了相同的附圖標記來指明圖式中共同的相同元素。這些圖式不是按比例繪製的，並且為了明確起見可能會有所簡化。一個實施例的元素和特徵可以有益地併入其他實施例，而無需進一步敘述。
國內寄存資訊 (請依寄存機構、日期、號碼順序註記) 無
國外寄存資訊 (請依寄存國家、機構、日期、號碼順序註記) 無
100:形成設備
102:基板
112:多晶矽層
114:閘極
116:側壁間隔件
126:非晶模板材料

Claims (20)

  1. 一種形成一半導體設備的方法，該方法包括以下步驟： 在一基板上的一底部介電隔離層的一頂表面上形成一超晶格結構，該超晶格結構包括複數個水平通道層和對應的複數個半導體材料層，該複數個水平通道層和對應的該複數個半導體材料層交錯地佈置成複數個堆疊對； 在該基板上的該底部介電隔離層上的該超晶格結構附近形成一源極溝槽和一汲極溝槽； 在該源極溝槽中和在該汲極溝槽中沉積一模板材料； 使該模板材料結晶；以及 形成一源極區域和一汲極區域。
  2. 如請求項1所述的方法，其中該模板材料是非晶的。
  3. 如請求項2所述的方法，其中該模板材料包括矽（Si）、矽鍺（SiGe）、鈦（Ti）、鋯（Zr）和鉿（Hf）。
  4. 如請求項2所述的方法，其中該模板材料具有從2 nm至50 nm的範圍中的一厚度。
  5. 如請求項1所述的方法，其中該複數個半導體材料層和該複數個水平通道層獨立地包括矽鍺（SiGe）和矽（Si）中的一者或多者。
  6. 如請求項1所述的方法，其中使該模板材料結晶的步驟包括快速熱處理（RTP）退火或雷射退火中的一者或多者。
  7. 如請求項1所述的方法，其中形成該源極區域和該汲極區域的步驟包括以下步驟：在其上生長一磊晶層。
  8. 如請求項1所述的方法，其中該源極區域和該汲極區域獨立地摻雜了磷（P）、砷（As）、硼（B）和鎵（Ga）中的一者或多者。
  9. 如請求項1所述的方法，其中該底部介電隔離層包括氧化矽（SiOx）、氮化矽（SiN）、碳化矽（SiC）和高ĸ材料中的一者或多者。
  10. 如請求項1所述的方法，進一步包括以下步驟：在該超晶格結構的一頂表面上形成一閘極結構。
  11. 如請求項10所述的方法，進一步包括以下步驟：在該閘極結構上和在該超晶格結構上形成一介電層。
  12. 如請求項11所述的方法，其中該閘極結構包括鎢（W）、鈷（Co）、鉬（Mo）、釕（Ru）、氮化鈦（TiN）、氮化鉭（TaN）、鈦鋁（TiAl）和N摻雜多晶矽中的一者或多者。
  13. 一種形成一半導體設備的方法，該方法包括以下步驟： 在一基板上的一底部介電隔離層的一頂表面上形成一超晶格結構，該超晶格結構包括複數個水平通道層和對應的複數個半導體材料層，該複數個水平通道層和對應的該複數個半導體材料層交錯地佈置成複數個堆疊對； 在該超晶格結構的一頂表面上形成一閘極結構； 在該閘極結構上和在該超晶格結構上形成一介電層； 在該基板上的該底部介電隔離層上的該超晶格結構附近形成一源極溝槽和一汲極溝槽； 在該源極溝槽中和在該汲極溝槽中沉積一模板材料； 對該基板進行退火，以使該模板材料結晶；以及 形成一源極區域和一汲極區域。
  14. 如請求項13所述的方法，其中該模板材料是非晶的，並且具有從2 nm至50 nm的範圍中的一厚度。
  15. 如請求項14所述的方法，其中該模板材料包括矽（Si）、矽鍺（SiGe）、鈦（Ti）、鋯（Zr）和鉿（Hf）。
  16. 如請求項13所述的方法，其中該複數個半導體材料層和該複數個水平通道層獨立地包括矽鍺（SiGe）和矽（Si）中的一者或多者。
  17. 如請求項13所述的方法，其中退火的步驟包括快速熱處理（RTP）退火或雷射退火中的一者或多者。
  18. 如請求項13所述的方法，其中形成該源極區域和該汲極區域的步驟包括以下步驟：在其上生長一磊晶層。
  19. 如請求項13所述的方法，其中該源極區域和該汲極區域獨立地摻雜了磷（P）、砷（As）、硼（B）和鎵（Ga）中的一者或多者。
  20. 如請求項13所述的方法，其中該底部介電隔離層包括氧化矽（SiOx）、氮化矽（SiN）、碳化矽（SiC）和高ĸ材料中的一者或多者。
TW111126968A 2021-08-30 2022-07-19 環繞式閘極電晶體中的源極汲極形成 TW202310066A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US202163238270P 2021-08-30 2021-08-30
US63/238,270 2021-08-30

Publications (1)

Publication Number Publication Date
TW202310066A true TW202310066A (zh) 2023-03-01

Family

ID=85288581

Family Applications (1)

Application Number Title Priority Date Filing Date
TW111126968A TW202310066A (zh) 2021-08-30 2022-07-19 環繞式閘極電晶體中的源極汲極形成

Country Status (6)

Country Link
US (1) US20230067331A1 (zh)
JP (1) JP2024532269A (zh)
KR (1) KR20230032967A (zh)
CN (1) CN117836948A (zh)
TW (1) TW202310066A (zh)
WO (1) WO2023034168A1 (zh)

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9941405B2 (en) * 2016-03-21 2018-04-10 Samsung Electronics Co., Ltd. Nanosheet and nanowire devices having source/drain stressors and methods of manufacturing the same
FR3064815B1 (fr) * 2017-03-31 2019-11-08 Commissariat A L'energie Atomique Et Aux Energies Alternatives Procede de fabrication d'un transistor a effet de champ a grille enrobante
US11348803B2 (en) * 2019-05-20 2022-05-31 Applied Materials, Inc. Formation of bottom isolation
US11282935B2 (en) * 2019-09-26 2022-03-22 Taiwan Semiconductor Manufacturing Co., Ltd. Gate-all-around device with protective dielectric layer and method of forming the same
US11164792B2 (en) * 2020-01-08 2021-11-02 International Business Machines Corporation Complementary field-effect transistors

Also Published As

Publication number Publication date
CN117836948A (zh) 2024-04-05
KR20230032967A (ko) 2023-03-07
JP2024532269A (ja) 2024-09-05
US20230067331A1 (en) 2023-03-02
WO2023034168A1 (en) 2023-03-09

Similar Documents

Publication Publication Date Title
US12062708B2 (en) Selective silicon etch for gate all around transistors
US20230260908A1 (en) Gate all around backside power rail formation with multi-color backside dielectric isolation scheme
JP2024102121A (ja) 水平ゲートオールアラウンド（ｈＧＡＡ）ナノワイヤ及びナノスラブトランジスタ
JP7545583B2 (ja) ゲートオールアラウンドデバイスの形成
US20220037529A1 (en) Conformal oxidation for gate all around nanosheet i/o device
US20230067331A1 (en) Source drain formation in gate all around transistor
US20230040606A1 (en) Template for nanosheet source drain formation with bottom dielectric
US20240194757A1 (en) Multilayer inner spacer for gate-all-around device
US20220246742A1 (en) Gate all around device with fully-depleted silicon-on-insulator
US20240234531A1 (en) Inner spacer liner for gate-all-around device
US20240128355A1 (en) Sacrificial source/drain for metallic source/drain horizontal gate all around architecture
US20230170400A1 (en) Gate all around transistor architecture with fill-in dielectric material
US20230260909A1 (en) Gate all around backside power rail with diffusion break
KR20230034171A (ko) 웨이퍼의 초박화 방법