TWI819327B - 用於環繞式閘極電晶體的選擇性矽蝕刻 - Google Patents

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Abstract

本案描述了水平環繞式閘極元件及其製造方法。hGAA元件包含此元件之源極區與汲極區之間的經修整半導體材料。此方法包括選擇性各向同性蝕刻電子元件之源極區與汲極區之間的半導體材料層。

Description

用於環繞式閘極電晶體的選擇性矽蝕刻
本揭示案的實施例大體上係關於半導體元件，且更特定言之，係關於水平環繞式閘極元件結構以及用於形成水平環繞式閘極元件結構的方法及裝置。
電晶體為大多數積體電路的關鍵部件。由於電晶體的驅動電流及因而其速度與電晶體的閘極寬度成比例，因此更快的電晶體大體需要更大的閘極寬度。因此，電晶體尺寸與速度之間存在折衷，且已開發了「鰭式」場效電晶體(「fin」field-effect transistor, finFET)來解決具有最大驅動電流及最小尺寸之電晶體的衝突目標。finFET的特徵在於鰭形通道區域，此鰭形通道區域在不顯著增加電晶體之佔地面積的情況下，大大增加電晶體的尺寸，且現在應用於許多積體電路中。然而，finFET有其自身的缺點。
隨著電晶體元件的特徵尺寸不斷縮小以達成更大的電路密度及更高的效能，需要改進電晶體元件結構以改善靜電耦合且減少諸如寄生電容及關斷狀態漏電流的負面影響。電晶體元件結構的實例包括平面結構、鰭式場效電晶體(FinFET)結構及水平環繞式閘極(horizontal gate all around, hGAA)結構。hGAA元件結構包括以堆疊配置懸吊且由源極區/汲極區連接的若干晶格匹配通道。hGAA結構提供良好的靜電控制，且可在互補金屬氧化物半導體(complementary metal oxide semiconductor, CMOS)晶圓製造中得到廣泛採用。
邏輯閘效能與所用材料的特性以及結構層的厚度及面積有關。然而，隨著一些閘極特性經調整以適應元件縮放，挑戰出現了。此外，水平環繞式閘極(hGAA)元件上之線之間的空間侷限限制了用於I/O電晶體之閘極介電材料的厚度。
需要將互補金屬氧化物半導體(CMOS)元件製造為具有多個用於邏輯應用的臨限電壓。通常藉由在閘極介電層上沉積且蝕刻不同金屬膜來進行臨限電壓調諧。此外，隨著環繞式閘極設計之元件尺寸的縮小及元件架構的變化，用於膜沉積及蝕刻的實體空間越來越小。
因此，需要用於形成水平環繞式閘極元件的改進方法。
本揭示案的一或多個實施例係關於形成半導體元件的方法。在一或多個實施例中，形成半導體元件的方法包含：預清洗複數個半導體材料層以移除原生氧化物及/或殘留物；以及修整此些半導體材料層以形成經修整半導體材料層。
本揭示案的附加實施例係關於水平環繞式閘極元件。在一或多個實施例中，水平環繞式閘極元件包含源極區與汲極區之間的複數個水平的經修整半導體材料層。
本揭示案的進一步實施例係關於電腦可讀媒體。在一或多個實施例中，一種非暫時性電腦可讀媒體包括當由處理腔室的控制器執行時使處理腔室進行以下操作的指令：預清洗複數個半導體材料層以移除原生氧化物及/或殘留物；以及修整此些半導體材料層以形成經修整半導體材料層。
在描述本揭示案的若干例示性實施例之前，應當理解，本揭示案不限於以下描述中闡述之構造或製程步驟的細節。本揭示案能夠有其他實施例且能夠以各種方式實踐或執行。
如本說明書及隨附發明申請專利範圍中所用，術語「基板」係指製程作用於其上的表面或表面的部分。熟習此項技術者亦將理解，提及基板亦可僅指基板的部分，除非上下文另有明確指示。此外，提及沉積在基板上可意謂裸基板及在其上沉積或形成一或多個膜或特徵的基板兩者。
如本文所用，「基板」係指在製造製程期間在其上進行膜處理的任何基板或形成在基板上的材料表面。例如，可在其上進行處理的基板表面包括諸如矽、氧化矽、應變矽、絕緣體上矽(silicon on insulator, SOI)、碳摻雜氧化矽、非晶矽、摻雜矽、鍺、砷化鎵、玻璃、藍寶石的材料，以及諸如金屬、金屬氮化物、金屬合金及其他導電材料的任何其他材料，這視應用而定。基板包括但不限於半導體晶圓。基板可暴露於預處理製程以拋光、蝕刻、還原、氧化、羥基化、退火及/或烘烤基板表面。除了直接在基板本身的表面上進行膜處理外，在本揭示案中，亦可對形成在基板上的底層進行任何所揭示膜處理步驟，如下文更詳細揭示的，且術語「基板表面」旨在包括如上下文指示的此類底層。因此，例如，當膜/層或部分膜/層沉積到基板表面上時，新沉積的膜/層的暴露表面成為基板表面。
如本說明書及隨附發明申請專利範圍中所用，術語「前驅物」、「反應物」、「反應氣體」及其類似者可互換使用以代表可與基板表面反應的任何氣體物種。
電晶體為通常形成在半導體元件上的電路部件或元件。視電路設計而定，除了電容器、電感器、電阻器、二極體、導線或其他元件外，電晶體亦形成在半導體元件上。大體上，電晶體包括形成在源極區與汲極區之間的閘極。在一或多個實施例中，源極區及汲極區包括基板的摻雜區且表現出適於特定應用的摻雜分佈。閘極位於通道區域上方且包括插入在基板中的閘電極與通道區域之間的閘極介電層。
如本文所用，術語「場效電晶體」或「FET」係指使用電場來控制元件之電行為的電晶體。增強型場效電晶體大體在低溫下顯示出極高的輸入阻抗。汲極與源極端子之間的導電性由元件中的電場控制，此電場由元件主體與閘極之間的電壓差產生。FET的三個端子為源極(source, S)，載子經由其進入通道；汲極(drain, D)，載子經由其離開通道；以及閘極(gate, G)，其為調變通道導電性的端子。習知將在源極(S)處進入通道的電流指定為Is且將在汲極(D)處進入通道的電流指定為ID 。將汲極源極電壓指定為VDS 。藉由向閘極(G)施加電壓，可控制在汲極處進入通道的電流（亦即ID ）。
金屬氧化物半導體場效電晶體(metal-oxide-semiconductor field-effect transistor, MOSFET)為一種場效電晶體(field-effect transistor, FET)。其具有絕緣閘，此絕緣閘的電壓決定了元件的導電性。這種隨施加電壓的量改變導電性的能力用於放大或切換電子訊號。MOSFET基於由主體電極及位於主體上方的閘電極之間的金屬氧化物半導體(metal-oxide-semiconductor, MOS)電容對電荷濃度進行調變且由閘極介電層與所有其他元件區域絕緣。與MOS電容器相比，MOSFET包括兩個附加端子（源極及汲極），每個端子均連接到由主體區分隔的個別高摻雜區。這些區域可為p型或n型，但其均為相同類型，且為與主體區相反的類型。源極及汲極（與主體不同）為高度摻雜的，如摻雜類型後的「+」號所示。
若MOSFET為n通道或nMOS FET，則源極及汲極為n+區，而主體為p區。若MOSFET為p通道或pMOS FET，則源極及汲極為p+區，而主體為n區。源極之所以如此命名，係因為其為流經通道之電荷載子（電子針對n通道，電洞針對p通道）的來源；類似地，汲極為電荷載子離開通道的地方。
如本文所用，術語「鰭式場效電晶體 (FinFET)」係指建構在基板上的 MOSFET電晶體，此處閘極位於通道的兩側或三側，形成雙閘極或三閘極結構。FinFET元件被賦予通用名稱FinFET，此係因為通道區域在基板上形成「鰭」。FinFET元件具有快速切換時間及高電流密度。
如本文所用，術語「環繞式閘極(GAA)」用於代表電子元件，例如電晶體，其中閘極材料圍繞著所有側面上的通道區域。GAA電晶體的通道區域可包括奈米線或奈米板、條形通道或熟習此項技術者已知的其他適合通道配置。在一或多個實施例中，GAA元件的通道區域具有多個垂直間隔的水平奈米線或水平條，使得GAA電晶體成為堆疊的水平環繞式閘極(hGAA)電晶體。
如本文所用，術語「奈米線」係指具有奈米級(10-9 米)直徑的奈米結構。奈米線亦可定義為長寬比大於1000。或者，奈米線可定義為厚度或直徑限制為幾十奈米或更小且長度不受限制的結構。奈米線用於電晶體及一些雷射應用中，且在一或多個實施例中，由半導體材料、金屬材料、絕緣材料、超導材料或分子材料製成。在一或多個實施例中，奈米線用於邏輯CPU、GPU、MPU以及揮發性（例如DRAM）及非揮發性（例如NAND）元件的電晶體中。
在一或多個實施例中，水平環繞式閘極(hGAA)電晶體包含具有頂表面的基板；具有源極及源極觸點的源極區，此源極區位於基板的頂表面上；具有汲極及汲極觸點的汲極區，此汲極區位於基板的頂表面上；位於源極與汲極之間且具有與基板的頂表面實質上平行之軸的通道；包圍源極區及汲極區之間的通道的閘極；覆蓋且接觸閘極、源極觸點或汲極觸點中之一或多者的介電層，以及覆蓋介電層的閘極間隔物。在一或多個實施例中，間隔物層具有小於約8 nm的厚度。
本揭示案的一或多個實施例係關於形成水平環繞式閘極元件的方法。一些實施例有利地提供了無需沉積及蝕刻金屬膜來調整元件之臨限電壓的方法。在一些實施例中，有利地減小用作GAA電晶體之通道之矽奈米板的厚度及寬度。一或多個實施例的方法包括在不破壞真空的情況下預清洗矽表面以及進行矽蝕刻。
一或多個實施例的方法有利地不需要沉積及蝕刻來調整臨限電壓。此外，在一或多個實施例的方法中不需要矽的氧化及氧化矽的移除，這可能會增加周圍間隔物材料的介電常數（k值）且降低元件效能。在一些實施例中，若使用Si/SiGe超晶格形成環繞式閘極電晶體，則在後續處理期間，由於Ge擴散到矽中，降低起始矽層厚度可能導致製程失控。因此，在一或多個實施例的方法中，不需要改變製造GAA電晶體所需之Si/SiGe超晶格中之沉積矽層的厚度。
在一或多個實施例的方法中，使用標準製程流程製造環繞式閘極電晶體。在將犧牲矽鍺(SiGe)磊晶層移除以暴露矽奈米板之所有側面的通道釋放之後，將基板遮蔽以僅暴露基板的某些部分以用於選擇性奈米板修整。在一或多個實施例中，基板經歷任選的第一預清洗以移除有機殘留物。隨後，對基板進行第二預清洗以移除位於矽奈米板介面處的原生氧化物，例如氧化矽(SiOx)。隨後對基板進行矽蝕刻以減小奈米板的厚度及寬度。
藉助於附圖來描述本揭示案的實施例，此些附圖示出根據本揭示案的一或多個實施例之元件（例如電晶體）及用於形成電晶體的製程。所示製程僅為所揭示製程的說明性可能用途，且熟習此項技術者將認識到所揭示製程不限於所示應用。
第1圖示出根據本揭示案的一些實施例，用於形成半導體元件之方法100的製程流程圖。下文關於第2A-2I圖描述方法100，第2A-2I圖描繪根據本揭示案的一些實施例，半導體結構的製造階段。第2A-2I圖為根據一或多個實施例之電子元件（例如hGAA）的橫截面圖。方法100可為半導體元件之多步製造製程的部分。因此，方法100可在耦合至群集工具的任何適合處理腔室中進行。群集工具可包括用於製造半導體元件的處理腔室，諸如配置用於蝕刻、沉積、物理氣相沉積(physical vapor deposition, PVD)、化學氣相沉積(chemical vapor deposition, CVD)、氧化的腔室，或用於製造半導體元件的任何其他適合腔室。
方法100於操作102藉由提供具有頂表面202的基板200（如第2A圖所示）開始。在一些實施例中，基板200可為體半導體基板。如本文所用，術語「體半導體基板」係指其中整個基板由半導體材料構成的基板。體半導體基板可包含用於形成半導體結構的任何適合半導體材料及/或半導體材料的組合。例如，半導體層可包含一或多種材料，諸如結晶矽（例如Si＜100＞或Si＜111＞）、氧化矽、應變矽、矽鍺、摻雜或未摻雜多晶矽、摻雜或未摻雜矽晶圓、圖案化或非圖案化晶圓、摻雜矽、鍺、砷化鎵或其他適合半導體材料。在一些實施例中，半導體材料為矽(Si)。在一或多個實施例中，半導體基板200包含半導體材料，例如矽(Si)、碳(C)、鍺(Ge)、矽鍺(SiGe)、鍺錫(GeSn)、其他半導體材料或其任何組合。在一或多個實施例中，基板200包含矽(Si)、鍺(Ge)、鎵(Ga)、砷(As)或磷(P)中的一或多者。儘管本文描述了可形成基板之材料的幾個實例，但可用作可建構被動及主動電子元件（例如，電晶體、記憶體、電容器、電感器、電阻器、開關、積體電路、放大器、光電元件或任何其他電子元件）之基礎的任何材料均落入本揭示案的精神及範疇內。
在一些實施例中，半導體材料可為摻雜材料，諸如n摻雜矽(n-Si)或p摻雜矽(p-Si)。在一些實施例中，可使用諸如離子植入製程的任何適合製程來摻雜基板。如本文所用，術語「n型」係指在製造期間藉由用電子施體元素摻雜本質半導體而產生的半導體。術語n型來自電子的負電荷。在n型半導體中，電子為多數載子，且電洞為少數載子。如本文所用，術語「p型」係指井（或電洞）的正電荷。與n型半導體相反，p型半導體具有濃度大於電子濃度的電洞。在p型半導體中，電洞為多數載子，且電子為少數載子。在一或多個實施例中，摻雜劑係選自硼(B)、鎵(Ga)、磷(P)、砷(As)、其他半導體摻雜劑或其組合中的一或多者。在一些實施例中，基板可經摻雜以在基板200之表面的第一位置處提供高劑量的摻雜劑以防止寄生底部元件開啟。在一或多個實施例中，超晶格結構204形成在第一位置的頂上。例如，在一些實施例中，基板的表面可具有約1018 個原子/cm3 至約1019 個原子/cm3 的摻雜劑密度。
至少一個超晶格結構204形成在基板200的頂表面202頂上（如第2A圖所示）。超晶格結構204包含交替排列成複數個堆疊對的複數個半導體材料層224及對應複數個釋放層226。在一些實施例中，此些堆疊的層組包含矽(Si)及矽鍺(SiGe)組。在一些實施例中，此些半導體材料層224及對應此些釋放層226可包含適於形成超晶格結構204之任意數量的晶格匹配材料對。在一些實施例中，此些半導體材料層224及對應的此些釋放層226包含約2至約50對晶格匹配材料。
通常，寄生元件將存在於超晶格結構204的底部。在一些實施例中，如上所述，在基板中植入摻雜劑用於抑制寄生元件的開啟。在一些實施例中，蝕刻基板200使得超晶格結構204的底部部分包括未經移除的基板部分，從而允許基板部分充當超晶格結構204的底部釋放層。
在一或多個實施例中，在一些實施例中，半導體材料層224及釋放層226的厚度處於約2 nm至約50 nm的範圍內，處於約3 nm至約20 nm的範圍內，或處於約2 nm至約15 nm的範圍內。在一些實施例中，半導體材料層224的平均厚度處於釋放層226之平均厚度的0.5至2倍之內。
在一些實施例中，使用習知化學氣相沉積方法將介電材料246沉積在基板200上。在一些實施例中，介電材料246凹陷至基板200的頂表面202下方，使得超晶格結構204的底部部分由基板200形成。
在一些實施例中，替換閘極結構（例如，虛設閘極結構208）形成在超晶格結構204之上且與其相鄰。虛設閘極結構208定義電晶體元件的通道區域。可使用此項技術中已知的任何適合習知沉積及圖案化製程來形成虛設閘極結構208。
在一些實施例中，側壁間隔物210沿著虛設閘極結構208的外側壁形成。一些實施例的側壁間隔物210包含此項技術中已知的適合絕緣材料，例如氮化矽、氧化矽、氧氮化矽、碳化矽或其類似物。在一些實施例中，使用此項技術中已知的任何適合習知沉積及圖案化製程形成側壁間隔物210，諸如原子層沉積、電漿增強原子層沉積、電漿增強化學氣相沉積或低壓化學氣相沉積。
在一些實施例中，嵌入式源極區232及汲極區234分別形成在源極溝槽及汲極溝槽中。在一些實施例中，源極區232鄰近超晶格結構204的第一端形成，而汲極區234鄰近超晶格結構的第二相對端形成。在第2A圖所示的實施例中，源極區232或汲極區234中的一者未在超晶格結構204的正面顯示。超晶格結構204的另一端具有源極區232或汲極區234中的另一者。在一些實施例中，源極區232及/或汲極區234由任何適合半導體材料形成，諸如但不限於矽、鍺、矽鍺或其類似物。在一些實施例中，可使用任何適合沉積製程形成源極區232及汲極區234，諸如磊晶沉積製程。
在一些實施例中，層間介電(inter-layer dielectric, ILD)層220毯覆沉積在基板200之上，包括源極區/汲極區232、234，虛設閘極結構208及側壁間隔物210。可使用習知化學氣相沉積方法（例如，電漿增強化學氣相沉積及低壓化學氣相沉積）沉積ILD層220。在一或多個實施例中，ILD層220由任何適合介電材料形成，諸如但不限於未摻雜氧化矽、摻雜氧化矽（例如，BPSG、PSG）、氮化矽及氧氮化矽。在一或多個實施例中，隨後使用習知化學機械平坦化方法對ILD層220進行回拋光以暴露虛設閘極結構208的頂部。在一些實施例中，ILD層220經拋光以暴露虛設閘極結構208的頂部及側壁間隔物210的頂部。
在操作104中，如第2B圖所示，移除虛設閘極結構208以暴露超晶格結構204的通道區域214。ILD層220在移除虛設閘極結構208期間保護源極區/汲極區232、234。可使用諸如電漿乾式蝕刻或濕式蝕刻的任何習知蝕刻方法移除虛設閘極結構208。在一些實施例中，虛設閘極結構208包含多晶矽且由選擇性蝕刻製程移除虛設閘極結構208。在一些實施例中，虛設閘極結構208包含多晶矽且超晶格結構204包含矽(Si)及矽鍺(SiGe)的交替層。
在操作106中，如第2C圖所示，在超晶格結構204中的半導體材料層224之間選擇性地蝕刻釋放層226。在一或多個實施例中，對釋放層226進行各向同性蝕刻以在半導體材料層224之間形成一或多個空腔228。如第2C圖所示，每個空腔228具有表面229。此外，每個空腔228佈置在元件的現有結構（亦即側壁間隔物210中之一者）與半導體基板200的體半導體部分之間。因此，空腔228的各部分均處於符號線離子植入技術不可及的區域中。
可選擇操作106的各向同性蝕刻製程以自超晶格結構204移除足夠的材料，使得空腔228具有任何適合目標寬度228a。例如，在一些實施例中，進行操作106的各向同性蝕刻製程，使得空腔228具有約2 nm至約10 nm的目標寬度228a。在其他實施例中，由表面229界定的空腔228可具有大於10 nm或小於2 nm的目標寬度228a，這視側壁間隔物210的幾何形狀、重摻雜區域中之n-摻雜劑或p-摻雜劑的濃度及其他因素而定。例如，在一些實施例中，可選擇目標寬度228a，使得空腔228具有比側壁間隔物210的寬度小不超過約1 nm的目標寬度228a。
操作106的各向同性蝕刻製程可包括對釋放層226的半導體材料具有選擇性的任何適合蝕刻製程。在一些實施例中，操作106的各向同性蝕刻製程包含濕式蝕刻製程或乾式蝕刻製程中的一或多者。在一些實施例中，操作106的各向同性蝕刻製程包含乾式蝕刻製程。
在一或多個實施例中，其中超晶格結構204由矽層及矽鍺層構成，矽鍺經選擇性地蝕刻以形成通道奈米線240。可使用對半導體材料層224的層具有選擇性的任何公知蝕刻劑移除釋放層226，例如矽鍺，其中蝕刻劑以比半導體材料層224的層顯著更高的速率蝕刻釋放層226的層。在一些實施例中，可使用選擇性乾式蝕刻或濕式蝕刻製程。釋放層226的移除在半導體材料層224之間留下空隙228。半導體材料層224之間的空隙228具有約3nm至約20nm的厚度。剩餘的半導體材料層224形成耦合至源極區/汲極區232、234之通道奈米線240的垂直陣列。通道奈米線240平行於基板200的頂表面202延伸且彼此對齊以形成通道奈米線240的單行。源極區232及汲極區234的形成以及任選的橫向蝕刻停止層(未示出)的形成有利地在通道結構的形成中提供自對齊及結構完整性。
在操作108中，如第2D圖所示，基板200的區域經遮罩245以僅在基板的某些部分或區域中留下暴露的半導體材料層224以用於選擇性矽通道修整。可使用熟習此項技術者已知的任何適合技術來遮蔽基板。可用熟習此項技術者已知的任何適合遮罩材料來遮蔽基板。
在一些實施例中，在空腔228的表面229上進行任選的操作預修整清洗製程或其他表面製備製程。可在操作110中進行的製程之前進行表面製備製程以移除表面229上的原生氧化物且以其他方式製備表面229。表面製備製程可包括乾式蝕刻製程、濕式蝕刻製程或兩者的組合。
在此類實施例中，乾式蝕刻製程可包括習知電漿蝕刻或遠端電漿輔助乾式蝕刻製程，諸如可獲自位於加利福尼亞州聖克拉拉之應用材料(Applied Materials)公司的SiCoNi™蝕刻製程。在SiCoNi™蝕刻製程中，表面229暴露於H2 、NF3 及/或NH3 電漿物種，例如電漿激發的氫及氟物種。例如，在一些實施例中，表面229可同時暴露於H2 、NF3 及NH3 電漿。SiCoNi™蝕刻製程可在SiCoNi™預清洗腔室中進行，此腔室可整合至各種多處理平台中的一者，包括可獲自Applied Materials® 的Centura® 、Dual ACP、Producer® GT及Endura® 平台。濕式蝕刻製程可包括氫氟酸(HF)後製程，亦即所謂的「HF後」製程，其中進行表面229的HF蝕刻而留下氫終止的表面229。或者，可採用任何其他基於液體的預磊晶預清洗製程。在一些實施例中，此製程包含用於原生氧化物移除的昇華蝕刻。蝕刻製程可為基於電漿的或基於熱的。電漿製程可為任何適合的電漿（例如，傳導耦合電漿、電感耦合電漿、微波電漿）。
在一些實施例中，裝置或製程工具經配置為將基板保持在真空條件下以防止在預修整清洗製程之後形成氧化層。在此類實施例中，製程工具經配置為將基板自預修整清洗腔室移動至蝕刻製程腔室而不將基板暴露於大氣條件。
在一或多個實施例中，在操作110中，經由在半導體材料層224上進行的各向同性蝕刻製程來修整通道奈米線240。多個實施例中之一者的各向同性蝕刻製程增加空腔228的垂直厚度/寬度且減少半導體材料層224的水平寬度。如第2C圖所示，每個空腔228具有表面229。此外，每個空腔228佈置在元件的現有結構（亦即側壁間隔物210中之一者）與半導體基板200的體半導體部分之間。
可選擇操作110的各向同性蝕刻製程以自半導體材料層224移除足夠的材料，使得空腔228的尺寸增加且具有適合目標厚度T2 。例如，在一些實施例中，進行操作110的各向同性蝕刻製程，使得空腔228自第一厚度T1 （在第2D及2E圖中）增加至第二厚度T2 （在第2F及2G圖中）。如本文所用，術語「厚度」係指由兩個半導體材料層224定義之空腔228的垂直距離。在一或多個實施例中，空腔228的第一厚度T1 處於約5 nm至約15 nm的範圍內，且修整之前的半導體材料層224的寬度W1 處於約3 nm至約20 nm的範圍內。
在一或多個實施例中，在操作110處的修整之後，空腔228的厚度增加至處於約6 nm至約20 nm之範圍內的第二厚度T2 。在操作110處的修整之後，半導體材料層224的寬度W2 處於約3 nm至約10 nm的範圍內。因此，在一或多個實施例中，修整增加了空腔228的厚度且減小了半導體材料層224的寬度。
操作110的各向同性蝕刻製程可包括對半導體材料層224具有選擇性的任何適合蝕刻製程。例如，可使用可獲自Applied Materials®的SelectraTM蝕刻腔室完成修整製程。在一些實例中，修整製程包括三氟化氮(NF3)、三氟化氮及氦氣(He)的混合物或類似製程化學物質。
在一或多個實施例中，在操作112處，移除遮罩245。可使用熟習此項技術者已知的任何適合技術移除遮罩。
在一或多個實施例中，方法100的操作112代表一或多個修整後處理操作。一或多個修整後製程可為由熟習此項技術者已知之用於完成hGAA元件的任何製程。參考第2H及2I圖，在一些實施例中，在經修整半導體材料層225上形成或生長氧化層252。氧化層252可為由熟習此項技術者已知的任何適合技術形成的任何適合氧化物。
在所示實施例中，高k介電質254形成在氧化層252上。高k介電質254可為由熟習此項技術者已知的任何適合沉積技術沉積的任何適合高k介電材料。一些實施例的高k介電質254包含氧化鉿。在一些實施例中，諸如氮化鈦(TiN)、鎢(W)、鈷(Co)、鋁(Al)或其類似者的導電材料256沉積在高k介電質254上。可使用任何適合沉積製程形成導電材料256，諸如但不限於原子層沉積(atomic layer deposition,ALD)，以確保在每個摻雜半導體材料層224周圍形成具有均勻厚度的層。
在一些實施例中，閘電極242形成在基板200上且圍繞每個經修整半導體材料層225。閘電極242可由此項技術中已知的任何適合閘電極材料形成。使用諸如原子層沉積(ALD)的任何適合沉積製程來沉積閘電極材料以確保閘電極242形成在每個經修整半導體材料層225的周圍及之間。根據本揭示案的實施例，使用本文描述的方法形成的所得元件為水平環繞式閘極元件。本揭示案的一些實施例係關於水平環繞式閘極元件，其包含在源極區與汲極區之間的通道中作為奈米線或奈米板的經修整半導體材料層225。
本揭示案的一或多個實施例係關於形成半導體元件的方法。在一或多個實施例中，一種形成半導體元件的方法包含：選擇性蝕刻包含交替排列成複數個堆疊對之複數個半導體材料層及對應複數個釋放層的超晶格結構，以移除此些半導體材料層中的每一者或此些釋放層中的每一者以形成此超晶格結構中的複數個空隙以及在源極區與汲極區之間延伸的複數個半導體材料層；以及修整此些半導體材料層以形成經修整半導體材料層。
本揭示案的附加實施例係關於用於形成GAA元件及所描述方法的處理工具300，如第3圖所示。可利用各種多處理平台，包括可獲自Applied  Materials® 的Centura® 、Dual ACP、Producer® GT及Endura® 平台以及其他處理系統。群集工具300包括至少一個具有複數個側面的中央轉運站314。機器人316定位在中央轉運站314內且經配置為將機器人葉片及晶圓移動到此些側面中的每一者。
群集工具300包含連接到中央轉運站的複數個處理腔室308、310及312，此些處理腔室亦稱為製程站。各個處理腔室提供與相鄰製程站隔離的單獨處理區域。處理腔室可為任何適合腔室，包括但不限於預清洗腔室、沉積腔室、退火腔室、蝕刻腔室、選擇性蝕刻腔室及其類似者。處理腔室及部件的特定配置可視群集工具而變化且不應被視為限製本揭示案的範疇。
在一些實施例中，群集工具300包括用於選擇性蝕刻/修整半導體材料層224的各向同性蝕刻腔室。一些實施例的各向同性蝕刻腔室包含一或多個基於氟的乾式蝕刻腔室。在一些實施例中，群集工具300包括連接到中央轉運站的預清洗腔室。
在第3圖所示的實施例中，工廠介面318連接到群集工具300的前部。工廠介面318包括用於在工廠介面318的前部319上裝載及卸載的腔室302。
裝載腔室及卸載腔室302的尺寸及形狀可視例如群集工具300中處理的基板而變化。在所示實施例中，裝載腔室及卸載腔室302的尺寸經設計成容納晶圓盒，其中複數個晶圓定位在盒內。
機器人304處於工廠介面318內且可在裝載及卸載腔室302之間移動。機器人304能夠將晶圓自裝載腔室302中的盒藉由工廠介面318移送到裝載閘腔室320。機器人304亦能夠將晶圓自裝載閘腔室320藉由工廠介面318移送到卸載腔室302中的盒。
一些實施例的機器人316為能夠一次獨立地移動超過一個晶圓的多臂機器人。機器人316經配置為在移送腔室314周圍的腔室之間移動晶圓。個別晶圓被承載在位於第一機器人機構遠端的晶圓傳送葉片上。
系統控制器357與機器人316以及複數個處理腔室308、310及312通信。系統控制器357可為可控制處理腔室及機器人的任何適合部件。例如，系統控制器357可為包括中央處理單元(central processing unit, CPU)392、記憶體394、輸入/輸出396、適合的電路398及儲存器的電腦。
製程大體可作為軟體常式儲存在系統控制器357的記憶體中，當由處理器執行時，此軟體常式使製程腔室進行本揭示案的製程。軟體常式亦可由遠離由處理器控制之硬體的第二處理器（未示出）儲存及/或執行。本揭示案的一些或全部方法亦可在硬體中進行。因此，製程可在軟體中實施且使用電腦系統在如例如特定應用積體電路或其他類型之硬體實現方案或如軟體及硬體之組合的硬體中執行。當由處理器執行時，軟體常式將通用電腦轉換為控制腔室操作的專用電腦（控制器），從而進行製程。
在一些實施例中，系統控制器357具有如下配置：控制選擇性各向同性蝕刻腔室以在約20℃至約300℃範圍內的溫度下，在含有三氟化氮(NF3 )、三氟化氮及氦氣(He)的混合物或類似製程化學物質的氛圍中，在約0.05托至約10托範圍內的壓力下，在晶圓上選擇性蝕刻半導體材料層224以形成經修整半導體材料層225。
在一或多個實施例中，一種處理工具包含：中央轉運站，其包含經配置為移動晶圓的機器人；複數個製程站，每個製程站連接到此中央轉運站且提供與相鄰製程站的處理區域分開的處理區域，此些製程站包含各向同性蝕刻腔室；以及控制器，其連接到此中央轉運站及此些製程站，此控制器經配置為起動此機器人以在製程站之間移動此晶圓，且控制在此些處理站中的每一者中發生的製程。
在描述本文所討論之材料及方法的上下文中（尤其在以下發明申請專利範圍的上下文中），除非本文另有指示或與上下文明顯矛盾，否則術語「一(a)」及「一(an)」及「此/該(the)」及類似代表的使用被解釋為涵蓋單數及複數兩者。除非本文另有指示，否則本文對數值範圍的引用僅旨在用作個別提及落入此範圍內之每個單獨值的簡寫方法，且將每個單獨值併入本說明書中，如同其在本文中經個別引用一般。除非本文另有指示或在其他方面與上下文明顯矛盾，否則本文所述的所有方法均可以任何適合次序進行。除非另有主張，否則本文提供之任何及所有實例或例示性語言（例如，「諸如」）的使用僅旨在更好地說明材料及方法且不對範疇構成限制。本說明書中的任何語言均不應被解釋為指示對於所揭示材料及方法的實踐必不可少的任何未主張元素。
在整個說明書中，對「一個實施例」、「某些實施例」、「一或多個實施例」或「一實施例」的提及意謂結合實施例描述的特定特徵、結構、材料或特性包含在本揭示案的至少一個實施例中。因此，諸如「在一或多個實施例中」、「在某些實施例中」、「在一個實施例中」或「在一實施例中」的片語在貫穿本說明書之各個地方的出現不一定係指本揭示案的相同實施例。此外，特定特徵、結構、材料或特性可在一或多個實施例中以任何適合方式組合。
儘管已參考特定實施例描述了本文的揭示案，但熟習此項技術者將理解所描述實施例僅為對本揭示案之原理及應用的說明。對於熟習此項技術者將顯而易見的是，在不脫離本揭示案的精神及範疇的情況下，可對本揭示案的方法及裝置進行各種修改及變化。因此，本揭示案可包括處於隨附發明申請專利範圍及其等效物之範疇內的修改及變化。
100:方法 102:操作 104:操作 106:操作 108:操作 110:操作 112:操作 114:操作 200:基板 202:頂表面 204:超晶格結構 208:虛設閘極結構 210:側壁間隔物 214:通道區域 220:層間介電層 224:半導體材料層 225:經修整半導體材料層 226:釋放層 228:空腔 228a:目標寬度 229:表面 232:源極區 234:汲極區 240:通道奈米線 242:閘電極 245:遮罩 246:介電材料 252:氧化層 254:高k介電質 256:導電材料 300:群集工具 302:裝載腔室及卸載腔室 304:機器人 308:處理腔室 310:處理腔室 312:處理腔室 314:中央轉運站 316:機器人 318:工廠介面 319:前部 320:裝載閘腔室 355:氣體處理系統 357:系統控制器 392:中央處理單元 394:記憶體 396:輸入/輸出 398:電路 T1 :第一厚度 T2 :目標厚度/第二厚度 W1 :寬度 W2 :寬度
為了能夠詳細理解本揭示案的上述特徵，可藉由參考實施例對以上簡要概述的本揭示案進行更具體的描述，此些實施例中的一些在隨附圖式中示出。然而，應當注意，隨附圖式僅示出本揭示案的典型實施例，且因此不應被認為係對其範疇的限制，此係因為本揭示案可允許其他同樣有效的實施例。
第1圖示出根據本揭示案的一些實施例，用於形成半導體元件之方法的製程流程圖；
第2A-2I圖示出根據本揭示案的一些實施例，形成半導體元件的方法期間之基板的製造階段；以及
第3圖示出根據一或多個實施例的群集工具。
為了便於理解，在可能的情況下使用相同的元件符號來指定附圖共有的相同元件。附圖未按比例繪製且為了清晰起見可能加以簡化。一個實施例的元件及特徵可有益地併入至其他實施例中而無需進一步敘述。
國內寄存資訊(請依寄存機構、日期、號碼順序註記) 無 國外寄存資訊(請依寄存國家、機構、日期、號碼順序註記) 無
200:基板
224:半導體材料層
225:經修整半導體材料層
228:空腔
245:遮罩
246:介電材料
T1:第一厚度
T2:目標厚度/第二厚度
W1:寬度
W2:寬度

Claims (14)

  1. 一種形成一半導體元件的方法，該方法包含以下步驟：選擇性蝕刻一基板上的一超晶格結構，該超晶格結構包含交替排列成複數個堆疊對之複數個半導體材料層及對應複數個釋放層，以移除該複數個半導體材料層中的每一者或該複數個釋放層中的每一者以在該超晶格結構中形成複數個空隙，該複數個半導體材料層在一源極區與一汲極區之間延伸；預清洗該複數個半導體材料層以移除原生氧化物及/或殘留物；以及修整該複數個半導體材料層以形成複數個經修整半導體材料層。
  2. 如請求項1所述之方法，其中修整該複數個半導體材料層之步驟包含以下步驟：各向同性蝕刻該複數個半導體材料層。
  3. 如請求項2所述之方法，其中該複數個經修整半導體材料層具有約3nm至約10nm之一範圍內的一寬度。
  4. 如請求項1所述之方法，其進一步包含以下步驟：形成鄰近該超晶格結構之一第一端的該源極區及鄰近該超晶格結構之一第二相對端的該汲極區。
  5. 如請求項1所述之方法，其中選擇性蝕刻該超晶格結構之步驟包含以下步驟：蝕刻該複數個半導體 材料層及留下該複數個釋放層。
  6. 如請求項1所述之方法，其中修整該複數個半導體材料層將該複數個空隙的一寬度自一第一空隙寬度增加至一第二空隙寬度。
  7. 如請求項6所述之方法，其中該第一空隙寬度處於約5nm至約15nm的一範圍內。
  8. 如請求項6所述之方法，其中該第二空隙寬度處於約6nm至約20nm的一範圍內。
  9. 如請求項1所述之方法，其進一步包含以下步驟：在修整之前在該基板上形成一遮罩以暴露該基板之一部分中的該複數個半導體材料層。
  10. 如請求項9所述之方法，其進一步包含以下步驟：在修整該複數個半導體材料層之後移除該遮罩。
  11. 如請求項1所述之方法，其中該複數個半導體材料層包含矽鍺(SiGe)且該複數個釋放層包含矽(Si)。
  12. 如請求項1所述之方法，其中在不破壞真空的情況下在一處理腔室中進行該方法。
  13. 一種非暫時性電腦可讀媒體，其包括當由一處理腔室的一控制器執行時，使該處理腔室進行以下操作的指令：選擇性蝕刻一基板上的一超晶格結構，該超晶格結構包含交替排列成複數個堆疊對之複數個半導體材料層及對應複數個釋放層，以移除該些半導體材料層中的每一 者或該些釋放層中的每一者以在該超晶格結構中形成複數個空隙，該複數個半導體材料層在一源極區與一汲極區之間延伸；預清洗該複數個半導體材料層以移除原生氧化物及/或殘留物；以及修整該複數個半導體材料層以形成經修整半導體材料層。
  14. 如請求項13所述之非暫時性電腦可讀媒體，其進一步包括當由一處理腔室的一控制器執行時，使該處理腔室進行以下進一步操作的指令：在修整之前，在該基板上形成一遮罩以暴露該基板之一部分中的複數個半導體材料層。
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