KR20220005402A - 게이트 올 어라운드 트랜지스터들에 대한 선택적 실리콘 에칭 - Google Patents

게이트 올 어라운드 트랜지스터들에 대한 선택적 실리콘 에칭 Download PDF

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KR20220005402A
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마이클 스톨피
명선 김
벤자민 콜롬보
산제이 나타라얀
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어플라이드 머티어리얼스, 인코포레이티드
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Abstract

수평 게이트-올-어라운드 디바이스들 및 이를 제조하는 방법들이 설명된다. hGAA 디바이스들은 디바이스의 소스 구역들과 드레인 구역들 사이에, 트리밍된 반도체 재료를 포함한다. 방법은 전자 디바이스의 소스 구역들과 드레인 구역들 사이에서 반도체 재료 층들을 선택적으로 등방성 에칭하는 단계를 포함한다.

Description

게이트 올 어라운드 트랜지스터들에 대한 선택적 실리콘 에칭{SELECTIVE SILICON ETCH FOR GATE ALL AROUND TRANSISTORS}
[0001] 본 개시내용의 실시예들은 일반적으로 반도체 디바이스들에 관한 것으로, 더 상세하게는 수평 게이트 올 어라운드 디바이스 구조(horizontal gate all around device structure)들, 및 수평 게이트 올 어라운드 디바이스 구조들을 형성하기 위한 방법들 및 장치에 관한 것이다.
[0002] 트랜지스터는 대부분의 집적 회로들의 핵심 컴포넌트이다. 트랜지스터의 구동 전류 및 그에 따른 속도가 트랜지스터의 게이트 폭에 비례하므로, 더 빠른 트랜지스터들은 일반적으로 더 큰 게이트 폭을 요구한다. 따라서, 트랜지스터 사이즈와 속도 사이의 트레이드-오프가 존재하며, 최대 구동 전류 및 최소 사이즈를 갖는 트랜지스터의 상충되는 목표들을 해결하기 위해 finFET("fin" field-effect transistor)들이 개발되었다. FinFET들은 트랜지스터의 풋프린트(footprint)를 상당히 증가시키지 않으면서 트랜지스터의 사이즈를 크게 증가시키는 핀-형상 채널 구역을 특징으로 하며, 현재 많은 집적 회로들에 적용되고 있다. 그러나, finFET들은 그들 자신의 단점들을 갖는다.
[0003] 더 큰 회로 밀도 및 더 높은 성능을 달성하기 위해 트랜지스터 디바이스들의 피처 사이즈들이 계속 축소됨에 따라, 정전식 커플링을 개선시키고 기생 커패시턴스 및 오프-상태 누설과 같은 부정적인 영향들을 감소시키기 위해 트랜지스터 디바이스 구조를 개선시킬 필요성이 존재한다. 트랜지스터 디바이스 구조들의 예들은 평면 구조, FinFET(fin field effect transistor) 구조, 및 hGAA(horizontal gate all around) 구조를 포함한다. hGAA 디바이스 구조는 적층된 구성으로 서스펜딩(suspend)되고 소스/드레인 구역들에 의해 연결된 여러 개의 격자 매칭된 채널들을 포함한다. hGAA 구조는 양호한 정전식 제어를 제공하며, CMOS(complementary metal oxide semiconductor) 웨이퍼 제조에서 광범위하게 채택될 수 있다.
[0004] 로직 게이트 성능은 사용되는 재료들의 특성들 뿐만 아니라 구조 층들의 두께 및 면적에 관련된다. 그러나, 디바이스 스케일링(scaling)을 수용하기 위해 일부 게이트 특성들이 조정됨에 따라, 난제들이 발생한다. 더욱이, hGAA(horizontal gate-all-around) 디바이스 상의 와이어들 사이의 공간 한정은 I/O 트랜지스터들에 대한 게이트 유전체 재료의 두께를 제한한다.
[0005] CMOS(complementary metal-oxide-semiconductor) 디바이스들은 로직 애플리케이션들에 대한 다수의 임계 전압들을 이용하여 제조될 필요가 있다. 임계 전압 튜닝(tuning)은 통상적으로 게이트 유전체 상에 상이한 금속 막들을 증착 및 에칭함으로써 수행된다. 부가적으로, 디바이스 치수가 축소되고 디바이스 아키텍처가 게이트 올 어라운드 설계로 변화됨에 따라, 막 증착 및 에칭을 위한 더 적은 물리적 공간이 존재한다.
[0006] 따라서, 수평 게이트-올-어라운드 디바이스들을 형성하기 위한 개선된 방법들에 대한 필요성이 존재한다.
[0007] 본 개시내용의 하나 이상의 실시예들은 반도체 디바이스를 형성하는 방법들에 관한 것이다. 하나 이상의 실시예들에서, 반도체 디바이스를 형성하는 방법은, 자연 산화물(native oxide) 및/또는 잔류물들을 제거하기 위해 복수의 반도체 재료 층들을 사전-세정하는 단계; 및 트리밍(trim)된 반도체 재료 층들을 형성하기 위해 복수의 반도체 재료 층들을 트리밍하는 단계를 포함한다.
[0008] 본 개시내용의 부가적인 실시예들은 수평 게이트-올-어라운드 디바이스들에 관한 것이다. 하나 이상의 실시예들에서, 수평 게이트-올-어라운드 디바이스는 소스 구역과 드레인 구역 사이에 복수의 수평 트리밍된 반도체 재료 층들을 포함한다.
[0009] 본 개시내용의 추가적인 실시예들은 컴퓨터 판독가능 매체에 관한 것이다. 하나 이상의 실시예들에서, 비-일시적인 컴퓨터 판독가능 매체는, 프로세싱 챔버의 제어기에 의해 실행될 때, 프로세싱 챔버로 하여금, 자연 산화물 및/또는 잔류물들을 제거하기 위해 복수의 반도체 재료 층들을 사전-세정하고; 그리고 트리밍된 반도체 재료 층들을 형성하기 위해 복수의 반도체 재료 층들을 트리밍하는 동작들을 수행하게 하는 명령들을 포함한다.
[0010] 본 개시내용의 위에서 언급된 특성들이 상세히 이해될 수 있는 방식으로, 위에서 간략하게 요약된 본 개시내용의 더 구체적인 설명이 실시예들을 참조하여 이루어질 수 있는데, 이러한 실시예들 중 일부는 첨부된 도면들에 예시되어 있다. 그러나, 첨부된 도면들이 본 개시내용의 통상적인 실시예들만을 예시하는 것이므로, 본 개시내용의 범위를 제한하는 것으로 간주되지 않아야 한다는 것이 주목되어야 하는데, 이는 상기 개시내용이 다른 균등하게 유효한 실시예들을 허용할 수 있기 때문이다.
[0011] 도 1은 본 개시내용의 일부 실시예들에 따른, 반도체 디바이스를 형성하기 위한 방법의 프로세스 흐름도를 예시한다.
[0012] 도 2a 내지 도 2i는 본 개시내용의 일부 실시예들에 따른, 반도체 디바이스를 형성하는 방법 동안의 기판의 제조 스테이지들을 예시한다.
[0013] 도 3은 하나 이상의 실시예들에 따른 클러스터 툴(cluster tool)을 예시한다.
[0014] 이해를 용이하게 하기 위하여, 도면들에 공통적인 동일한 엘리먼트들을 지정하기 위해 가능한 경우 동일한 참조 번호들이 사용되었다. 도면들은 실척대로 도시되지 않으며, 명확화를 위해 간략화될 수 있다. 일 실시예의 엘리먼트들 및 특징들은 추가적인 인용 없이 다른 실시예들에 유익하게 통합될 수 있다.
[0015] 본 개시내용의 여러 개의 예시적인 실시예들을 설명하기 전에, 본 개시내용이 다음의 설명에 기재되는 구성 또는 프로세스 단계들의 세부사항들로 제한되지 않는다는 것이 이해되어야 한다. 본 개시내용은 다른 실시예들이 가능하며, 다양한 방식들로 실시되거나 수행될 수 있다.
[0016] 본 명세서 및 첨부된 청구항들에서 사용되는 바와 같이, 용어 "기판"은 프로세스가 작용하는 표면 또는 표면의 일부를 지칭한다. 문맥상 명확하게 달리 표시되지 않는 한, 기판에 대한 언급이 또한 기판의 일부만을 지칭할 수 있다는 것이 당업자들에 의해 또한 이해될 것이다. 부가적으로, 기판 상에 증착하는 것에 대한 언급은 베어 기판(bare substrate), 및 하나 이상의 막들 또는 피처들이 상부에 증착되거나 형성되어 있는 기판 둘 모두를 의미할 수 있다.
[0017] 본 명세서에서 사용되는 바와 같은 "기판"은 막 프로세싱이 제조 프로세스 동안 수행되는 기판 상에 형성된 임의의 기판 또는 재료 표면을 지칭한다. 예컨대, 프로세싱이 수행될 수 있는 기판 표면은 애플리케이션에 따라, 재료들, 이를테면 실리콘, 실리콘 산화물, 변형된 실리콘(strained silicon), SOI(silicon on insulator), 탄소 도핑된 실리콘 산화물들, 비정질 실리콘, 도핑된 실리콘, 게르마늄, 갈륨 비소, 유리, 사파이어, 및 임의의 다른 재료들, 이를테면 금속들, 금속 질화물들, 금속 합금들, 및 다른 전도성 재료들을 포함한다. 기판들은 반도체 웨이퍼들을 제한 없이 포함한다. 기판들은, 기판 표면을 폴리싱, 에칭, 환원, 산화, 수산화, 어닐링 및/또는 베이킹하기 위해 전처리 프로세스에 노출될 수 있다. 기판의 표면 그 자체 상의 직접적인 막 프로세싱에 부가하여, 본 개시내용에서, 개시된 막 프로세싱 단계들 중 임의의 막 프로세싱 단계는 또한, 아래에서 더 상세히 개시되는 바와 같이, 기판 상에 형성된 하부 층에 대해 수행될 수 있으며, 용어 "기판 표면"은 문맥 상 표시되는 바와 같이 그러한 하부 층을 포함하도록 의도된다. 따라서, 예컨대, 막/층 또는 부분적인 막/층이 기판 표면 상에 증착된 경우, 새롭게 증착된 막/층의 노출된 표면은 기판 표면이 된다.
[0018] 본 명세서 및 첨부된 청구항들에서 사용되는 바와 같이, 용어들 "전구체", "반응물", "반응성 가스" 등은 기판 표면과 반응할 수 있는 임의의 가스 종들을 지칭하기 위해 상호교환가능하게 사용된다.
[0019] 트랜지스터들은 반도체 디바이스들 상에 종종 형성되는 회로 컴포넌트들 또는 엘리먼트들이다. 회로 설계에 따라, 커패시터들, 인덕터들, 저항기들, 다이오드들, 전도성 라인들, 또는 다른 엘리먼트들에 부가하여, 트랜지스터들이 반도체 디바이스 상에 형성된다. 일반적으로, 트랜지스터는 소스 구역과 드레인 구역 사이에 형성된 게이트를 포함한다. 하나 이상의 실시예들에서, 소스 및 드레인 구역들은 기판의 도핑된 구역을 포함하며, 특정한 애플리케이션에 적합한 도핑 프로파일을 나타낸다. 게이트는 채널 구역 위에 포지셔닝되며, 기판에서 게이트 전극과 채널 구역 사이에 개재된 게이트 유전체를 포함한다.
[0020] 본 명세서에서 사용되는 바와 같이, 용어 "전계 효과 트랜지스터" 또는 "FET"는 디바이스의 전기적 거동을 제어하기 위해 전기장을 사용하는 트랜지스터를 지칭한다. 향상 모드 전계 효과 트랜지스터들은 일반적으로 저온도들에서 매우 높은 입력 임피던스를 나타낸다. 드레인 단자와 소스 단자 사이의 전도율은 디바이스의 전기장에 의해 제어되며, 이는 디바이스의 몸체와 게이트 사이의 전압 차이에 의해 생성된다. FET의 3개의 단자들은, 캐리어들이 채널에 진입하게 하는 소스(S); 캐리어들이 채널을 떠나게 하는 드레인(D); 및 채널 전도율을 조절하는 단자인 게이트(G)이다. 전통적으로, 소스(S)에서 채널에 진입하는 전류는 IS로 지정되고, 드레인(D)에서 채널에 진입하는 전류는 ID로 지정된다. 드레인-소스 전압은 VDS로 지정된다. 게이트(G)에 전압을 인가함으로써, 드레인에서 채널에 진입하는 전류(즉, ID)가 제어될 수 있다.
[0021] MOSFET(metal-oxide-semiconductor field-effect transistor)는 일 타입의 FET(field-effect transistor)이다. 그것은 절연된 게이트를 가지며, 그 게이트의 전압은 디바이스의 전도율을 결정한다. 인가된 전압의 양에 따라 전도율을 변화시키기 위한 이러한 능력은 전자 신호들을 증폭시키거나 또는 스위칭하기 위해 사용된다. MOSFET는 본체 전극과 본체 위에 위치된 게이트 전극 사이의 MOS(metal-oxide-semiconductor) 커패시턴스에 의한 전하 농도의 조절에 기반하고, 게이트 유전체 층에 의해 모든 다른 디바이스 구역들로부터 절연된다. MOS 커패시터와 비교하여, MOSFET는 2개의 부가적인 단자들(소스 및 드레인)을 포함하며, 이들 각각은 본체 구역에 의해 분리된 개별적인 고도로 도핑된 구역들에 연결된다. 이들 구역들은 p 또는 n 타입 중 어느 하나일 수 있지만, 그들 둘 모두는 본체 구역과 반대 타입이고 동일한 타입이다. (본체와는 달리) 소스 및 드레인은 일 타입의 도핑 이후 "+" 부호에 의해 표기된 바와 같이 고도로 도핑된다.
[0022] MOSFET가 n-채널 또는 nMOS FET이면, 소스 및 드레인은 n+ 구역들이고 본체는 p 구역이다. MOSFET가 p-채널 또는 pMOS FET이면, 소스 및 드레인은 p+ 구역들이고, 본체는 n 구역이다. 소스는, 그 소스가 채널을 통해 유동하는 전하 캐리어들(n-채널의 경우에는 전자들, p-채널의 경우에는 정공들)의 소스이기 때문에 그렇게 명명되며; 유사하게, 드레인은 전하 캐리어들이 채널을 떠나는 곳이다.
[0023] 본 명세서에서 사용되는 바와 같이, 용어 "FinFET(fin field-effect transistor)"는, 게이트가 채널의 2개 또는 3개의 측들 상에 배치되어 이중- 또는 3중-게이트 구조를 형성하는, 기판 상에 구축된 MOSFET 트랜지스터를 지칭한다. 채널 구역이 기판 상에 "핀"을 형성하기 때문에 FinFET 디바이스들은 일반적인 명칭 FinFET들로 제공되었다. FinFET 디바이스들은 빠른 스위칭 시간들 및 높은 전류 밀도를 갖는다.
[0024] 본 명세서에서 사용되는 바와 같이, 용어 "GAA(gate all-around)"는, 게이트 재료가 채널 구역을 모든 측들 상에서 둘러싸는 전자 디바이스, 예컨대 트랜지스터를 지칭하는 데 사용된다. GAA 트랜지스터의 채널 구역은 나노-와이어들 또는 나노-슬래브들, 바-형상 채널들, 또는 당업자에게 알려져 있는 다른 적합한 채널 구성들을 포함할 수 있다. 하나 이상의 실시예들에서, GAA 디바이스의 채널 구역은 수직으로 이격된 다수의 수평 나노와이어들 또는 수평 바들을 가져서, GAA 트랜지스터를 적층된 hGAA(horizontal gate-all-around) 트랜지스터로 만든다.
[0025] 본 명세서에서 사용되는 바와 같이, 용어 "나노와이어"는 대략 나노미터(10-9 미터)의 직경을 갖는 나노구조를 지칭한다. 나노와이어들은 또한, 길이 대 폭의 비율이 1000보다 큰 것으로 정의될 수 있다. 대안적으로, 나노와이어들은 수십 나노미터 또는 그 미만으로 제한되는 두께 또는 직경 및 제한되지 않은 길이를 갖는 구조들로서 정의될 수 있다. 나노와이어들은 트랜지스터들 및 일부 레이저 애플리케이션들에서 사용되며, 하나 이상의 실시예들에서, 반도체 재료들, 금속성 재료들, 절연 재료들, 초전도 재료들, 또는 분자 재료들로 제조된다. 하나 이상의 실시예들에서, 나노와이어들은 로직 CPU, GPU, MPU 및 휘발성(예컨대, DRAM) 및 비-휘발성(예컨대, NAND) 디바이스들에 대한 트랜지스터들에서 사용된다.
[0026] 하나 이상의 실시예들에서, hGAA(horizontal gate-all-around) 트랜지스터는, 상단 표면을 갖는 기판; 소스 및 소스 콘택을 갖는 소스 구역 － 소스 구역은 기판의 상단 표면 상에 있음 －; 드레인 및 드레인 콘택을 갖는 드레인 구역 － 드레인 구역은 기판의 상단 표면 상에 있음 －; 소스와 드레인 사이에 위치되고 기판의 상단 표면에 실질적으로 평행한 축을 갖는 채널; 소스 구역과 드레인 구역 사이의 채널을 둘러싸는 게이트; 게이트, 소스 콘택 또는 드레인 콘택 중 하나 이상 위에 놓이고 그와 접촉하는 유전체 층, 및 유전체 층 위에 놓인 게이트 스페이서를 포함한다. 하나 이상의 실시예들에서, 스페이서 층은 약 8nm 미만의 두께를 갖는다.
[0027] 본 개시내용의 하나 이상의 실시예들은 수평 게이트-올-어라운드 디바이스들을 형성하는 방법들에 관한 것이다. 일부 실시예들은 유리하게, 금속 막들의 증착 및 에칭을 요구하지 않으면서 디바이스의 임계 전압을 조정하기 위한 방법들을 제공한다. 일부 실시예들에서, GAA 트랜지스터에 대한 채널로서 사용되는 실리콘 나노-슬래브들의 두께 및 폭이 유리하게 감소된다. 하나 이상의 실시예들의 방법은 진공을 파괴하지 않으면서 실리콘 표면의 사전-세정뿐만 아니라 실리콘 에칭을 포함한다.
[0028] 하나 이상의 실시예들의 방법은 유리하게, 임계 전압을 조정하기 위한 증착 및 에칭을 요구하지 않는다. 부가적으로, 하나 이상의 실시예들의 방법에서는, 주변 스페이서 재료들의 유전 상수(k 값)를 증가시키고 디바이스 성능을 저하시킬 수 있는, 실리콘의 산화, 및 산화된 실리콘의 제거가 요구되지 않는다. 일부 실시예들에서, 게이트 올-어라운드 트랜지스터들이 Si/SiGe 초격자(superlattice)를 사용하여 형성되면, 시작 실리콘 층 두께를 감소시키는 것은 후속 프로세싱 동안의 실리콘 내로의 Ge 확산으로 인한 프로세스 제어의 손실을 초래할 수 있다. 따라서, 하나 이상의 실시예들의 방법에서, GAA 트랜지스터들을 제조하기 위해 요구되는 Si/SiGe 초격자 내의 증착된 실리콘 층의 두께는 변화될 필요가 없다.
[0029] 하나 이상의 실시예들의 방법에서, 게이트 올-어라운드 트랜지스터들은 표준 프로세스 흐름을 사용하여 제조된다. 채널 릴리즈(release) 이후 － 희생 실리콘 게르마늄(SiGe) 에피택셜 층들이 제거되어, 실리콘 나노-슬래브의 모든 측들을 노출시킴 －, 기판은 선택적 나노-슬래브 트리밍을 위해 기판의 특정한 부분들만을 노출시키도록 마스킹된다. 하나 이상의 실시예들에서, 기판은 유기 잔류물들을 제거하기 위해 선택적인 제1 사전-세정이 이루어진다. 후속하여, 기판은 실리콘 나노-슬래브의 계면에서 자연 산화물들, 예컨대 실리콘 산화물(SiOx)을 제거하기 위해 제2 사전-세정을 겪는다. 이어서, 기판은 나노-슬래브 두께 및 폭을 감소시키기 위해 실리콘 에칭을 겪는다.
[0030] 본 개시내용의 실시예들은, 본 개시내용의 하나 이상의 실시예들에 따라 트랜지스터들을 형성하기 위한 디바이스들(예컨대, 트랜지스터들) 및 프로세스들을 예시하는 도면들에 의해 설명된다. 도시된 프로세스들은 단지 개시된 프로세스들에 대한 예시적인 가능한 사용들일 뿐이며, 당업자는 개시된 프로세스들이 예시된 애플리케이션들로 제한되지 않는다는 것을 인식할 것이다.
[0031] 도 1은 본 개시내용의 일부 실시예들에 따른, 반도체 디바이스를 형성하기 위한 방법(100)에 대한 프로세스 흐름도를 예시한다. 방법(100)은, 본 개시내용의 일부 실시예들에 따른 반도체 구조들의 제조 스테이지들을 도시하는 도 2a 내지 도 2i에 관해 아래에서 설명된다. 도 2a 내지 도 2i는 하나 이상의 실시예들에 따른 전자 디바이스(예컨대, hGAA)의 단면도들이다. 방법(100)은 반도체 디바이스의 멀티-단계 제조 프로세스의 일부일 수 있다. 따라서, 방법(100)은 클러스터 툴에 커플링된 임의의 적합한 프로세스 챔버에서 수행될 수 있다. 클러스터 툴은 반도체 디바이스를 제조하기 위한 프로세스 챔버들, 이를테면 에칭, 증착, PVD(physical vapor deposition), CVD(chemical vapor deposition), 산화를 위해 구성된 챔버들, 또는 반도체 디바이스의 제조를 위해 사용되는 임의의 다른 적합한 챔버를 포함할 수 있다.
[0032] 방법(100)은 동작(102)에서, (도 2a에 예시된 바와 같이) 상단 표면(202)을 갖는 기판(200)을 제공함으로써 시작된다. 일부 실시예들에서, 기판(200)은 벌크 반도체 기판일 수 있다. 본 명세서에서 사용되는 바와 같이, 용어 "벌크 반도체 기판"은 기판 전체가 반도체 재료로 구성된 기판을 지칭한다. 벌크 반도체 기판은 반도체 구조를 형성하기 위한 임의의 적합한 반도체 재료 및/또는 반도체 재료들의 조합들을 포함할 수 있다. 예컨대, 반도체 층은 하나 이상의 재료들, 이를테면 결정질 실리콘(예컨대, Si<100> 또는 Si<111>), 실리콘 산화물, 변형된 실리콘, 실리콘 게르마늄, 도핑된 또는 도핑되지 않은 폴리실리콘, 도핑된 또는 도핑되지 않은 실리콘 웨이퍼들, 패터닝된 또는 패터닝되지 않은 웨이퍼들, 도핑된 실리콘, 게르마늄, 갈륨 비소, 또는 다른 적합한 반도체 재료들을 포함할 수 있다. 일부 실시예들에서, 반도체 재료는 실리콘(Si)이다. 하나 이상의 실시예들에서, 반도체 기판(200)은 반도체 재료, 예컨대 실리콘(Si), 탄소(C), 게르마늄(Ge), 실리콘 게르마늄(SiGe), 게르마늄 주석(GeSn), 다른 반도체 재료들, 또는 이들의 임의의 조합을 포함한다. 하나 이상의 실시예들에서, 기판(200)은 실리콘(Si), 게르마늄(Ge), 갈륨(Ga), 비소(As), 또는 인(P) 중 하나 이상을 포함한다. 기판이 형성될 수 있는 재료들의 몇몇 예들이 본 명세서에서 설명되지만, 수동 및 능동 전자 디바이스들(예컨대, 트랜지스터들, 메모리들, 커패시터들,인덕터들, 저항기들, 스위치들, 집적 회로들, 증폭기들, 광전자 디바이스들, 또는 임의의 다른 전자 디바이스들)이 구축될 수 있는 토대의 역할을 할 수 있는 임의의 재료는 본 개시내용의 사상 및 범위 내에 속한다.
[0033] 일부 실시예들에서, 반도체 재료는 n-도핑된 실리콘(n-Si) 또는 p-도핑된 실리콘(p-Si)과 같은 도핑된 재료일 수 있다. 일부 실시예들에서, 기판은 이온 주입 프로세스와 같은 임의의 적합한 프로세스를 사용하여 도핑될 수 있다. 본 명세서에서 사용되는 바와 같이, 용어 "n-타입"은 제조 동안 전자 도너 엘리먼트를 이용하여 진성 반도체를 도핑함으로써 생성되는 반도체들을 지칭한다. 용어 n-타입은 전자의 음의 전하로부터 비롯된다. n-타입 반도체들에서, 전자들은 다수 캐리어들이고, 정공들은 소수 캐리어들이다. 본 명세서에서 사용되는 바와 같이, 용어 "p-타입"은 웰(well)(또는 정공)의 양의 전하를 지칭한다. n-타입 반도체들과 대조적으로, p-타입 반도체들은 전자 농도보다 큰 정공 농도를 갖는다. p-타입 반도체들에서, 정공들은 다수 캐리어들이고, 전자들은 소수 캐리어들이다. 하나 이상의 실시예들에서, 도펀트는 붕소(B), 갈륨(Ga), 인(P), 비소(As), 다른 반도체 도펀트들, 또는 이들의 조합들 중 하나 이상으로부터 선택된다. 일부 실시예들에서, 기판은 기생 하단 디바이스가 턴 온(turn on)되는 것을 방지하기 위해 기판(200)의 표면의 제1 위치에 높은 도즈(dose)의 도펀트를 제공하도록 도핑될 수 있다. 하나 이상의 실시예들에서, 초격자 구조(204)가 제1 위치의 정상에 형성된다. 예컨대, 일부 실시예들에서, 기판의 표면은 약 1018 원자/cm3 내지 약 1019 원자/cm3의 도펀트 밀도를 가질 수 있다.
[0034] 적어도 하나의 초격자 구조(204)는 (도 2a에 도시된 바와 같이) 기판(200)의 상단 표면(202)의 정상에 형성된다. 초격자 구조(204)는 복수의 반도체 재료 층들(224) 및 대응하는 복수의 릴리즈 층들(226)을 포함하며, 이들은 복수의 적층된 쌍들로 교대로 배열되어 있다. 일부 실시예들에서, 층들의 복수의 적층된 그룹들은 실리콘(Si) 및 실리콘 게르마늄(SiGe) 그룹을 포함한다. 일부 실시예들에서, 복수의 반도체 재료 층들(224) 및 대응하는 복수의 릴리즈 층들(226)은 초격자 구조(204)를 형성하기에 적합한 임의의 수의 격자 매칭된 재료 쌍들을 포함할 수 있다. 일부 실시예들에서, 복수의 반도체 재료 층들(224) 및 대응하는 복수의 릴리즈 층들(226)은 약 2개 내지 약 50개의 쌍들의 격자 매칭된 재료들을 포함한다.
[0035] 통상적으로, 기생 디바이스는 초격자 구조(204)의 하단에 존재할 것이다. 일부 실시예들에서, 위에서 논의된 바와 같이, 기판으로의 도펀트의 주입은 기생 디바이스의 턴 온을 억제하는 데 사용된다. 일부 실시예들에서, 기판(200)은 제거되지 않은 기판 부분을 초격자 구조(204)의 하단 부분이 포함하도록 에칭되어, 기판 부분이 초격자 구조(204)의 하단 릴리즈 층으로서 작용하게 허용한다.
[0036] 하나 이상의 실시예들에서, 일부 실시예들의 반도체 재료 층들(224) 및 릴리즈 층들(226)의 두께들은 약 2 nm 내지 약 50 nm의 범위, 약 3 nm 내지 약 20 nm의 범위, 또는 약 2 nm 내지 약 15 nm의 범위에 있다. 일부 실시예들에서, 반도체 재료 층들(224)의 평균 두께는 릴리즈 층들(226)의 평균 두께의 0.5 내지 2배 이내이다.
[0037] 일부 실시예들에서, 유전체 재료(246)는 종래의 화학 기상 증착 방법들을 사용하여 기판(200) 상에 증착된다. 일부 실시예들에서, 유전체 재료(246)는 초격자 구조(204)의 하단 부분이 기판(200)으로부터 형성되도록 기판(200)의 상단 표면(202) 아래에 리세스된다.
[0038] 일부 실시예들에서, 대체 게이트 구조(예컨대, 더미 게이트 구조(208))는 초격자 구조(204) 위에 그리고 그에 인접하게 형성된다. 더미 게이트 구조(208)는 트랜지스터 디바이스의 채널 구역을 정의한다. 더미 게이트 구조(208)는 당업계에 알려져 있는 임의의 적합한 종래의 증착 및 패터닝 프로세스를 사용하여 형성될 수 있다.
[0039] 일부 실시예들에서, 측벽 스페이서들(210)은 더미 게이트 구조(208)의 외측 측벽들을 따라 형성된다. 일부 실시예들의 측벽 스페이서들(210)은 당업계에 알려져 있는 적합한 절연 재료들, 예컨대, 실리콘 질화물, 실리콘 산화물, 실리콘 산질화물, 실리콘 탄화물 등을 포함한다. 일부 실시예들에서, 측벽 스페이서들(210)은 당업계에 알려져 있는 임의의 적합한 종래의 증착 및 패터닝 프로세스, 이를테면 원자 층 증착, 플라즈마 강화 원자 층 증착, 플라즈마 강화 화학 기상 증착 또는 저압 화학 기상 증착을 사용하여 형성된다.
[0040] 일부 실시예들에서, 임베딩된 소스 구역(232) 및 드레인 구역(234)은 각각 소스 트렌치 및 드레인 트렌치에 형성된다. 일부 실시예들에서, 소스 구역(232)은 초격자 구조(204)의 제1 단부에 인접하게 형성되고, 드레인 구역(234)은 초격자 구조의 제2 대향 단부에 인접하게 형성된다. 도 2a에 예시된 실시예에서, 소스 구역(232) 또는 드레인 구역(234) 중 하나는 초격자 구조(204)의 전면에 도시되지 않는다. 초격자 구조(204)의 다른 단부는 소스 구역(232) 또는 드레인 구역(234) 중 나머지 하나를 갖는다. 일부 실시예들에서, 소스 구역(232) 및/또는 드레인 구역(234)은 실리콘, 게르마늄, 실리콘 게르마늄 등과 같은(그러나 이에 제한되지 않음) 임의의 적합한 반도체 재료로 형성된다. 일부 실시예들에서, 소스 구역(232) 및 드레인 구역(234)은 임의의 적합한 증착 프로세스, 이를테면 에피택셜 증착 프로세스를 사용하여 형성될 수 있다.
[0041] 일부 실시예들에서, ILD(inter-layer dielectric) 층(220)이 소스/드레인 구역들(232, 234), 더미 게이트 구조(208), 및 측벽 스페이서들(210)을 포함하는 기판(200) 위에 블랭킷 증착(blanket deposit)된다. ILD 층(220)은 종래의 화학 기상 증착 방법(예컨대, 플라즈마 강화 화학 기상 증착 및 저압 화학 기상 증착)을 사용하여 증착될 수 있다. 하나 이상의 실시예들에서, ILD 층(220)은, 도핑되지 않은 실리콘 산화물, 도핑된 실리콘 산화물(예컨대, BPSG, PSG), 실리콘 질화물, 및 실리콘 산질화물과 같은(그러나 이에 제한되지 않음) 임의의 적합한 유전체 재료로 형성된다. 이어서, 하나 이상의 실시예들에서, ILD 층(220)은 더미 게이트 구조(208)의 상단을 노출시키기 위해 종래의 화학적 기계적 평탄화 방법을 사용하여 폴리싱 백(polish back)된다. 일부 실시예들에서, ILD 층(220)은 더미 게이트 구조(208)의 상단 및 측벽 스페이서들(210)의 상단을 노출시키도록 폴리싱된다.
[0042] 동작(104)에서, 도 2b에 도시된 바와 같이, 초격자 구조(204)의 채널 구역(214)을 노출시키기 위해 더미 게이트 구조(208)가 제거된다. ILD 층(220)은 더미 게이트 구조(208)의 제거 동안 소스/드레인 구역들(232, 234)을 보호한다. 더미 게이트 구조(208)는 임의의 종래의 에칭 방법, 이를테면 플라즈마 건식 에칭 또는 습식 에칭을 사용하여 제거될 수 있다. 일부 실시예들에서, 더미 게이트 구조(208)는 폴리-실리콘을 포함하며, 더미 게이트 구조(208)는 선택적 에칭 프로세스에 의해 제거된다. 일부 실시예들에서, 더미 게이트 구조(208)는 폴리-실리콘을 포함하며, 초격자 구조(204)는 실리콘(Si) 및 실리콘 게르마늄(SiGe)의 교번 층들을 포함한다.
[0043] 동작(106)에서, 도 2c에 도시된 바와 같이, 릴리즈 층들(226)은 초격자 구조(204)의 반도체 재료 층들(224) 사이에서 선택적으로 에칭된다. 하나 이상의 실시예들에서, 반도체 재료 층들(224) 사이에 하나 이상의 공동들(228)을 형성하기 위해 릴리즈 층들(226)에 대해 등방성 에칭이 수행된다. 도 2c에 도시된 바와 같이, 각각의 공동(228)은 표면(229)을 갖는다. 더욱이, 각각의 공동(228)은 디바이스의 기존의 구조(즉, 측벽 스페이서들(210) 중 하나)와 반도체 기판(200)의 벌크 반도체 부분 사이에 배치된다. 결과적으로, 공동들(228)의 부분들은 각각, 가시선(line-of-sign) 이온 주입 기법으로 접근할 수 없는 구역에 있다.
[0044] 동작(106)의 등방성 에칭 프로세스는, 공동(228)이 임의의 적합한 타겟 폭(228a)을 갖도록 초격자 구조(204)로부터 충분한 재료를 제거하도록 선택될 수 있다. 예컨대, 일부 실시예들에서, 동작(106)의 등방성 에칭 프로세스는, 공동(228)이 약 2 nm 내지 약 10 nm의 타겟 폭(228a)을 갖도록 수행된다. 다른 실시예들에서, 표면(229)에 의해 경계지어진 공동(228)은, 측벽 스페이서들(210)의 기하학적 구조, 고도로 도핑된 구역들 내의 n-도펀트들 또는 p-도펀트들의 농도, 및 다른 인자들에 따라, 10 nm 초과 또는 2 nm 미만의 타겟 폭(228a)을 가질 수 있다. 예컨대, 일부 실시예들에서, 타겟 폭(228a)은 공동들(228)이 측벽 스페이서들(210)의 폭보다 약 1 nm 이하로 작은 타겟 폭(228a)을 갖도록 선택될 수 있다.
[0045] 동작(106)의 등방성 에칭 프로세스는 릴리즈 층들(226)의 반도체 재료에 대해 선택적인 임의의 적합한 에칭 프로세스를 포함할 수 있다. 일부 실시예들에서, 동작(106)의 등방성 에칭 프로세스는 습식 에칭 프로세스 또는 건식 에칭 프로세스 중 하나 이상을 포함한다. 일부 실시예들에서, 동작(106)의 등방성 에칭 프로세스는 건식 에칭 프로세스를 포함한다.
[0046] 하나 이상의 실시예들에서, 초격자 구조(204)가 실리콘 층들 및 실리콘 게르마늄 층들로 구성되는 경우, 실리콘 게르마늄은 채널 나노와이어들(240)을 형성하도록 선택적으로 에칭된다. 릴리즈 층들(226), 예컨대 실리콘 게르마늄은 반도체 재료 층들(224)의 층들에 대해 선택적인 임의의 잘 알려진 에천트를 사용하여 제거될 수 있으며, 여기서, 에천트는 반도체 재료 층들(224)의 층들보다 상당히 높은 레이트로 릴리즈 층들(226)의 층들을 에칭한다. 일부 실시예들에서, 선택적 건식 에칭 또는 습식 에칭 프로세스가 사용될 수 있다. 릴리즈 층들(226)의 제거는 반도체 재료 층들(224) 사이에 공극들(228)을 남긴다. 반도체 재료 층들(224) 사이의 공극들(228)은 약 3 nm 내지 약 20 nm의 두께를 갖는다. 나머지 반도체 재료 층들(224)은 소스/드레인 구역들(232, 234)에 커플링된 채널 나노와이어들(240)의 수직 어레이를 형성한다. 채널 나노와이어들(240)은 기판(200)의 상단 표면(202)에 평행하게 이어지고, 채널 나노와이어들(240)의 단일 열(column)을 형성하도록 서로 정렬된다. 소스 구역(232) 및 드레인 구역(234)의 형성 및 선택적인 측방향 에칭 정지 층(도시되지 않음)의 형성은 유리하게, 채널 구조의 형성에서 자기-정렬 및 구조적 무결성을 제공한다.
[0047] 동작(108)에서, 도 2d에 예시된 바와 같이, 선택적 실리콘 채널 트리밍을 위해 기판의 특정한 부분들 또는 영역들에만, 노출된 반도체 재료 층들(224)을 남기도록 기판(200)의 구역들이 마스킹된다(245). 기판은 당업자에게 알려져 있는 임의의 적합한 기법을 사용하여 마스킹될 수 있다. 기판은 당업자에게 알려져 있는 임의의 적합한 마스크 재료를 이용하여 마스킹될 수 있다.
[0048] 일부 실시예들에서, 선택적인 동작 사전-트리밍 세정 프로세스 또는 다른 표면 준비 프로세스가 공동(228)의 표면(229)에 대해 수행된다. 표면 준비 프로세스는, 동작(110)에서 수행되는 프로세스 전에, 표면(229) 상의 자연 산화물을 제거하고 다른 방식으로 표면(229)을 준비하기 위해 수행될 수 있다. 표면 준비 프로세스는 건식 에칭 프로세스, 습식 에칭 프로세스, 또는 이 둘의 조합을 포함할 수 있다.
[0049] 그러한 실시예들에서, 건식 에칭 프로세스는 종래의 플라즈마 에칭, 또는 원격 플라즈마-보조 건식 에칭 프로세스, 이를테면 캘리포니아, 산타 클라라에 위치된 Applied Materials, Inc.로부터 입수가능한 SiCoNiTM 에칭 프로세스를 포함할 수 있다. SiCoNiTM 에칭 프로세스에서, 표면(229)은 H2, NF3 및/또는 NH3 플라즈마 종들, 예컨대, 플라즈마-여기된 수소 및 불소 종들에 노출된다. 예컨대, 일부 실시예들에서, 표면(229)은 H2, NF3, 및 NH3 플라즈마에 대한 동시 노출이 이루어질 수 있다. SiCoNiTM 에칭 프로세스는, Applied Materials®로부터 입수가능한 Centura®, Dual ACP, Producer® GT, 및 Endura® 플랫폼을 포함하는 다양한 멀티-프로세싱 플랫폼들 중 하나에 통합될 수 있는 SiCoNiTM 사전세정 챔버에서 수행될 수 있다. 습식 에칭 프로세스는 HF(hydrofluoric) 산 최종 프로세스, 즉 소위 "HF 최종" 프로세스를 포함할 수 있으며, 여기서 표면(229)이 수소-종결되게 유지하는 표면(229)의 HF 에칭이 수행된다. 대안적으로, 임의의 다른 액체-기반 사전-에피택셜 사전-세정 프로세스가 이용될 수 있다. 일부 실시예들에서, 프로세스는 자연 산화물 제거를 위한 승화(sublimation) 에칭을 포함한다. 에칭 프로세스는 플라즈마 또는 열적 기반일 수 있다. 플라즈마 프로세스들은 임의의 적합한 플라즈마(예컨대, 전도성 커플링 플라즈마, 유도성 커플링 플라즈마, 마이크로파 플라즈마)일 수 있다.
[0050] 일부 실시예들에서, 장치 또는 프로세스 툴은 사전-트리밍 세정 프로세스 이후 산화물 층의 형성을 방지하기 위해 진공 조건들 하에서 기판을 유지하도록 구성된다. 이러한 종류의 실시예들에서, 프로세스 툴은 기판을 대기 조건들에 노출시키지 않으면서 사전-트리밍 세정 챔버로부터 에칭 프로세스 챔버로 기판을 이동시키도록 구성된다.
[0051] 하나 이상의 실시예들에서, 동작(110)에서, 채널 나노와이어들(240)은 반도체 재료 층들(224)에 대해 수행되는 등방성 에칭 프로세스를 통해 트리밍된다. 하나 이상의 실시예들의 등방성 에칭 프로세스는 공동들(228)의 수직 두께/폭을 증가시키고, 반도체 재료 층들(224)의 수평 폭을 감소시킨다. 도 2c에 예시된 바와 같이, 각각의 공동(228)은 표면(229)을 갖는다. 더욱이, 각각의 공동(228)은 디바이스의 기존의 구조(즉, 측벽 스페이서들(210) 중 하나)와 반도체 기판(200)의 벌크 반도체 부분 사이에 배치된다.
[0052] 동작(110)의 등방성 에칭 프로세스는, 공동(228)이 사이즈가 증가하고 적합한 타겟 두께(T2)를 갖도록 반도체 재료 층들(224)로부터 충분한 재료를 제거하도록 선택될 수 있다. 예컨대, 일부 실시예들에서, 동작(110)의 등방성 에칭 프로세스는, 공동(228)이 (도 2d 및 도 2e의) 제1 두께(T1)로부터 (도 2f 및 도 2g의) 제2 두께(T2)로 증가하도록 수행된다. 본 명세서에서 사용되는 바와 같이, 용어 "두께"는 2개의 반도체 재료 층들(224)에 의해 정의되는 바와 같은 공동(228)의 수직 거리를 지칭한다. 하나 이상의 실시예들에서, 공동(228)의 제1 두께(T1)는 약 5 nm 내지 약 15 nm의 범위이고, 트리밍 전의 반도체 재료 층들(224)의 폭(W1)은 약 3 nm 내지 약 20 nm의 범위이다.
[0053] 하나 이상의 실시예들에서, 동작(110)에서의 트리밍 이후, 공동(228)의 두께는 약 6 nm 내지 약 20 nm의 범위의 제2 두께(T2)로 증가한다. 동작(110)에서의 트리밍 이후, 반도체 재료 층들(224)의 폭(W2)은 약 3 nm 내지 약 10 nm의 범위이다. 따라서, 하나 이상의 실시예들에서, 트리밍은 공동(228)의 두께를 증가시키고, 반도체 재료 층들(224)의 폭을 감소시킨다.
[0054] 동작(110)의 등방성 에칭 프로세스는 반도체 재료 층들(224)에 대해 선택적인 임의의 적합한 에칭 프로세스를 포함할 수 있다. 예컨대, 트리밍 프로세스는 Applied Materials®로부터 입수가능한 SelectraTM 에칭 챔버를 사용하여 완료될 수 있다. 일부 예들에서, 트리밍 프로세스는 질소 삼불화물(NF3), 질소 삼불화물과 헬륨(He)의 혼합물 또는 유사한 프로세스 케미스트리(chemistry)를 포함한다.
[0055] 하나 이상의 실시예들에서, 동작(112)에서, 마스크(245)가 제거된다. 마스크는 당업자에게 알려져 있는 임의의 적합한 기법을 사용하여 제거될 수 있다.
[0056] 하나 이상의 실시예들에서, 방법(100)의 동작(112)은 하나 이상의 트리밍-후(post-trimming) 프로세싱 동작들을 표현한다. 하나 이상의 트리밍-후 프로세스들은 hGAA 디바이스의 완성을 위해 당업자에게 알려져 있는 프로세스들 중 임의의 프로세스에 의해 이루어질 수 있다. 도 2h 및 도 2i를 참조하면, 일부 실시예들에서, 산화물 층(252)은 트리밍된 반도체 재료 층들(224) 상에 형성 또는 성장된다. 산화물 층(252)은 당업자에게 알려져 있는 임의의 적합한 기법에 의해 형성된 임의의 적합한 산화물일 수 있다.
[0057] 예시된 실시예에서, 하이-k(high-k) 유전체(254)가 산화물 층(252) 상에 형성된다. 하이-k 유전체(254)는 당업자에게 알려져 있는 임의의 적합한 증착 기법에 의해 증착된 임의의 적합한 하이-k 유전체 재료일 수 있다. 일부 실시예들의 하이-k 유전체(254)는 하프늄 산화물을 포함한다. 일부 실시예들에서, 전도성 재료(256), 이를테면 티타늄 질화물(TiN), 텅스텐(W), 코발트(Co), 알루미늄(Al) 등이 하이-k 유전체(254) 상에 증착된다. 전도성 재료(256)는, 도핑된 반도체 재료 층(245) 각각 주위에 균일한 두께를 갖는 층의 형성을 보장하기 위해, 원자 층 증착(ALD)과 같은(그러나 이에 제한되지는 않음) 임의의 적합한 증착 프로세스를 사용하여 형성될 수 있다.
[0058] 일부 실시예들에서, 게이트 전극(242)이 기판(200) 상에 형성되고, 트리밍된 반도체 재료 층(225) 각각을 둘러싼다. 게이트 전극(242)은 당업계에 알려져 있는 임의의 적합한 게이트 전극 재료로 형성될 수 있다. 게이트 전극 재료는, 게이트 전극(242)이 트리밍된 반도체 재료 층들(225) 각각의 주위에 그리고 그 사이에 형성되는 것을 보장하기 위해, 원자층 증착(ALD)과 같은 임의의 적합한 증착 프로세스를 사용하여 증착된다. 본 명세서에 설명된 방법을 사용하여 형성된 결과적인 디바이스는 본 개시내용의 일 실시예에 따른 수평 게이트 올 어라운드 디바이스이다. 본 개시내용의 일부 실시예들은, 소스 구역과 드레인 구역 사이의 채널에 트리밍된 반도체 재료 층(225)을 나노-와이어 또는 나노-슬래브로서 포함하는 수평 게이트-올-어라운드 디바이스들에 관한 것이다.
[0059] 본 개시내용의 하나 이상의 실시예들은 반도체 디바이스를 형성하는 방법들에 관한 것이다. 하나 이상의 실시예들에서, 반도체 디바이스를 형성하는 방법은, 복수의 적층된 쌍들로 교대로 배열되어 있는, 복수의 반도체 재료 층들 및 대응하는 복수의 릴리즈 층들을 포함하는 초격자 구조를 선택적으로 에칭하여, 반도체 재료 층들 각각 또는 릴리즈 층들 각각을 제거해서, 초격자 구조 내에 복수의 공극들, 및 소스 구역과 드레인 구역 사이에 연장되는 복수의 반도체 재료 층들을 형성하는 단계; 및 트리밍된 반도체 재료 층들을 형성하기 위해 복수의 반도체 재료 층들을 트리밍하는 단계를 포함한다.
[0060] 본 개시내용의 부가적인 실시예들은 도 3에 도시된 바와 같이, 설명된 GAA 디바이스들 및 방법들의 형성을 위한 프로세싱 툴들(300)에 관한 것이다. Applied Materials®로부터 입수가능한 Centura®, Dual ACP, Producer® GT 및 Endura® 플랫폼을 포함하는 다양한 멀티-프로세싱 플랫폼들 뿐만 아니라 다른 프로세싱 시스템들이 이용될 수 있다. 클러스터 툴(300)은 복수의 측들을 갖는 적어도 하나의 중앙 이송 스테이션(314)을 포함한다. 로봇(316)은 중앙 이송 스테이션(314) 내에 포지셔닝되며, 로봇 블레이드 및 웨이퍼를 복수의 측들 각각으로 이동시키도록 구성된다.
[0061] 클러스터 툴(300)은 중앙 이송 스테이션에 연결된 복수의 프로세싱 챔버들(308, 310, 및 312)(프로세스 스테이션들로 또한 지칭됨)을 포함한다. 다양한 프로세싱 챔버들은 인접한 프로세스 스테이션들로부터 격리된 별개의 프로세싱 구역들을 제공한다. 프로세싱 챔버는 사전세정 챔버, 증착 챔버, 어닐링 챔버, 에칭 챔버, 선택적 에칭 챔버 등을 포함하는(그러나 이에 제한되지 않음) 임의의 적합한 챔버일 수 있다. 프로세스 챔버들 및 컴포넌트들의 특정한 어레인지먼트(arrangement)는 클러스터 툴에 따라 변경될 수 있으며, 본 개시내용의 범위를 제한하는 것으로 취해지지 않아야 한다.
[0062] 일부 실시예들에서, 클러스터 툴(300)은 반도체 재료 층들(224)을 선택적으로 에칭/트리밍하기 위한 등방성 에칭 챔버를 포함한다. 일부 실시예들의 등방성 에칭 챔버는 하나 이상의 불소-계 건식 에칭 챔버를 포함한다. 일부 실시예들에서, 클러스터 툴(300)은 중앙 이송 스테이션에 연결된 사전-세정 챔버를 포함한다.
[0063] 도 3에 도시된 실시예에서, 팩토리 인터페이스(318)는 클러스터 툴(300)의 전면에 연결된다. 팩토리 인터페이스(318)는 팩토리 인터페이스(318)의 전면(319) 상에, 로딩 및 언로딩을 위한 챔버들(302)을 포함한다.
[0064] 로딩 챔버 및 언로딩 챔버(302)의 사이즈 및 형상은, 예컨대 클러스터 툴(300)에서 프로세싱되는 기판들에 따라 변할 수 있다. 도시된 실시예에서, 로딩 챔버 및 언로딩 챔버(302)는 웨이퍼 카세트를 홀딩하도록 사이징되며, 카세트 내에는 복수의 웨이퍼들이 포지셔닝되어 있다.
[0065] 로봇들(304)은 팩토리 인터페이스(318) 내에 있으며, 로딩 및 언로딩 챔버들(302) 사이에서 이동될 수 있다. 로봇들(304)은 로딩 챔버(302) 내의 카세트로부터 팩토리 인터페이스(318)를 통해 로드 록 챔버(load lock chamber)(320)로 웨이퍼를 이송할 수 있다. 로봇들(304)은 또한, 로드 록 챔버(320)로부터 팩토리 인터페이스(318)를 통해 언로딩 챔버(302) 내의 카세트로 웨이퍼를 이송할 수 있다.
[0066] 일부 실시예들의 로봇(316)은 한 번에 하나 초과의 웨이퍼를 독립적으로 이동시킬 수 있는 멀티-아암(multi-arm) 로봇이다. 로봇(316)은 이송 챔버(314) 주위의 챔버들 사이에서 웨이퍼들을 이동시키도록 구성된다. 개별적인 웨이퍼들은 제1 로봇 메커니즘의 원위 단부에 위치된 웨이퍼 운송 블레이드 상에서 운반된다.
[0067] 시스템 제어기(357)는 로봇(316) 및 복수의 프로세싱 챔버들(308, 310 및 312)과 통신한다. 시스템 제어기(357)는 프로세싱 챔버들 및 로봇들을 제어할 수 있는 임의의 적합한 컴포넌트일 수 있다. 예컨대, 시스템 제어기(357)는 CPU(central processing unit)(392), 메모리(394), 입력들/출력들(396), 적합한 회로들(398), 및 저장소를 포함하는 컴퓨터일 수 있다.
[0068] 프로세스들은 일반적으로, 프로세서에 의해 실행될 때, 프로세스 챔버로 하여금 본 개시내용의 프로세스들을 수행하게 하는 소프트웨어 루틴으로서 시스템 제어기(357)의 메모리에 저장될 수 있다. 소프트웨어 루틴은 또한, 프로세서에 의해 제어되는 하드웨어로부터 원격으로 위치된 제2 프로세서(도시되지 않음)에 의해 저장 및/또는 실행될 수 있다. 본 개시내용의 방법 중 일부 또는 전부는 또한 하드웨어로 수행될 수 있다. 그러므로, 프로세스는 소프트웨어로 구현되며, 컴퓨터 시스템을 사용하여, 하드웨어로, 예컨대 주문형 집적 회로 또는 다른 타입의 하드웨어 구현으로서 또는 소프트웨어와 하드웨어의 조합으로서 실행될 수 있다. 소프트웨어 루틴은, 프로세서에 의해 실행될 때, 프로세스들이 수행되도록 챔버 동작을 제어하는 특정 목적 컴퓨터(제어기)로 범용 컴퓨터를 변환한다.
[0069] 일부 실시예들에서, 시스템 제어기(357)는, 약 0.05 Torr 내지 약 10 Torr의 범위의 압력으로 질소 삼불화물(NF3), 질소 삼불화물과 헬륨(He)의 혼합물 또는 유사한 프로세스 케미스트리를 포함하는 분위기에서 약 20℃ 내지 약 300℃의 범위의 온도로 웨이퍼 상에, 트리밍된 반도체 재료 층(225)을 형성하기 위해 반도체 재료 층(224)을 선택적으로 에칭하도록 선택적 등방성 에칭 챔버를 제어하기 위한 구성을 갖는다.
[0070] 하나 이상의 실시예들에서, 프로세싱 툴은, 웨이퍼를 이동시키도록 구성된 로봇을 포함하는 중앙 이송 스테이션; 복수의 프로세스 스테이션들 － 각각의 프로세스 스테이션은 중앙 이송 스테이션에 연결되고, 인접한 프로세스 스테이션들의 프로세싱 구역들로부터 분리된 프로세싱 구역을 제공하며, 복수의 프로세스 스테이션들은 등방성 에칭 챔버를 포함함 －; 및 중앙 이송 스테이션 및 복수의 프로세스 스테이션들에 연결된 제어기를 포함하며, 제어기는 프로세스 스테이션들 사이에서 웨이퍼를 이동시키기 위해 로봇을 활성화시키고, 프로세스 스테이션들 각각에서 발생하는 프로세스를 제어하도록 구성된다.
[0071] 본 명세서에서 논의된 재료들 및 방법들을 설명하는 문맥에서(특히 다음의 청구항들의 문맥에서) 단수 표현들 및 유사한 지시대상들의 사용은, 본 명세서에서 달리 표시되지 않거나 문맥에 의해 명확하게 모순되지 않는 한, 단수형 및 복수형 둘 모두를 커버하는 것으로 해석되어야 한다. 본 명세서에서 달리 표시되지 않는 한, 본 명세서에서의 값들의 범위들의 언급은 단지, 범위 내에 속하는 각각의 별개의 값을 개별적으로 지칭하는 약칭 방법으로서의 역할을 하는 것으로 의도되며, 각각의 별개의 값은, 그것이 본 명세서에서 개별적으로 언급된 것처럼 본 명세서에 통합된다. 본 명세서에 설명된 모든 방법들은 본 명세서에서 달리 표시되지 않거나 문맥에 의해 명확하게 모순되지 않는 한, 임의의 적합한 순서로 수행될 수 있다. 본 명세서에서 제공되는 임의의 그리고 모든 예들, 또는 예시적인 언어(예컨대, "이를테면")의 사용은 단지 재료들 및 방법들을 더 양호하게 규명(illuminate)하도록 의도될 뿐이며, 달리 청구되지 않는 한, 범위에 대한 제한을 제기하지 않는다. 본 명세서의 어떠한 언어도, 개시된 재료들 및 방법들의 실시에 필수적인 것으로서 임의의 청구되지 않은 엘리먼트를 표시하는 것으로 해석되지 않아야 한다.
[0072] 본 명세서 전반에 걸쳐 "하나의 실시예", "특정한 실시예들", "하나 이상의 실시예들" 또는 "일 실시예"에 대한 참조는, 실시예와 관련하여 설명된 특정한 피처, 구조, 재료, 또는 특성이 본 개시내용의 적어도 하나의 실시예에 포함된다는 것을 의미한다. 따라서, 본 명세서 전반에 걸친 다양한 장소들에서의 "하나 이상의 실시예들에서", "특정한 실시예들에서", "하나의 실시예에서" 또는 "일 실시예에서"와 같은 어구들의 출현들은 반드시 본 개시내용의 동일한 실시예를 지칭하는 것은 아니다. 더욱이, 특정한 피처들, 구조들, 재료들, 또는 특성들은 하나 이상의 실시예들에서 임의의 적합한 방식으로 조합될 수 있다.
[0073] 본 명세서의 개시내용이 특정한 실시예들을 참조하여 설명되었지만, 당업자들은, 설명된 실시예들이 단지 본 개시내용의 원리들 및 애플리케이션들의 예시일 뿐이라는 것을 이해할 것이다. 본 개시내용의 사상 및 범위를 벗어나지 않으면서 본 개시내용의 방법 및 장치에 대해 다양한 수정들 및 변형들이 이루어질 수 있다는 것이 당업자들에게 명백할 것이다. 따라서, 본 개시내용은 첨부된 청구항들 및 이들의 등가물들의 범위 내에 있는 수정들 및 변형들을 포함할 수 있다.

Claims (20)

  1. 반도체 디바이스를 형성하는 방법으로서,
    자연 산화물(native oxide) 및/또는 잔류물들을 제거하기 위해 복수의 반도체 재료 층들을 사전-세정하는 단계; 및
    트리밍(trim)된 반도체 재료 층들을 형성하기 위해 상기 복수의 반도체 재료 층들을 트리밍하는 단계를 포함하는, 반도체 디바이스를 형성하는 방법.
  2. 제1항에 있어서,
    상기 복수의 반도체 재료 층들을 트리밍하는 단계는 상기 반도체 재료 층들을 등방성 에칭하는 단계를 포함하는, 반도체 디바이스를 형성하는 방법.
  3. 제2항에 있어서,
    상기 트리밍된 반도체 재료 층들은 약 3 nm 내지 약 10 nm의 범위의 폭을 갖는, 반도체 디바이스를 형성하는 방법.
  4. 제1항에 있어서,
    사전-세정 전에, 복수의 적층된 쌍들로 교대로 배열되어 있는, 상기 복수의 반도체 재료 층들 및 대응하는 복수의 릴리즈 층(release layer)들을 포함하는 초격자 구조(superlattice structure)를 선택적으로 에칭하여, 상기 반도체 재료 층들 각각 또는 상기 릴리즈 층들 각각을 제거해서, 상기 초격자 구조 내에 복수의 공극들, 및 소스 구역과 드레인 구역 사이에 연장되는 상기 복수의 반도체 재료 층들을 형성하는 단계를 더 포함하는, 반도체 디바이스를 형성하는 방법.
  5. 제4항에 있어서,
    상기 초격자 구조의 제1 단부에 인접하게 상기 소스 구역을 형성하고, 상기 초격자 구조의 제2 대향 단부에 인접하게 상기 드레인 구역을 형성하는 단계를 더 포함하는, 반도체 디바이스를 형성하는 방법.
  6. 제4항에 있어서,
    기판의 상단 표면 상에 상기 초격자 구조를 형성하는 단계를 더 포함하는, 반도체 디바이스를 형성하는 방법.
  7. 제4항에 있어서,
    상기 초격자 구조를 선택적으로 에칭하는 것은 상기 반도체 재료 층들을 에칭하고 상기 릴리즈 층들을 남기는 것을 포함하는, 반도체 디바이스를 형성하는 방법.
  8. 제4항에 있어서,
    상기 복수의 반도체 재료 층들을 트리밍하는 것은 상기 복수의 공극들의 폭을 제1 공극 폭으로부터 제2 공극 폭으로 증가시키는, 반도체 디바이스를 형성하는 방법.
  9. 제8항에 있어서,
    상기 제1 공극 폭은 약 5 nm 내지 약 15 nm의 범위에 있는, 반도체 디바이스를 형성하는 방법.
  10. 제8항에 있어서,
    상기 제2 공극 폭은 약 6 nm 내지 약 20 nm의 범위에 있는, 반도체 디바이스를 형성하는 방법.
  11. 제1항에 있어서,
    트리밍 전에, 기판의 일부에서 상기 복수의 반도체 재료 층들을 노출시키기 위해 상기 기판 상에 마스크를 형성하는 단계를 더 포함하는, 반도체 디바이스를 형성하는 방법.
  12. 제11항에 있어서,
    상기 복수의 반도체 재료 층들을 트리밍한 이후 상기 마스크를 제거하는 단계를 더 포함하는, 반도체 디바이스를 형성하는 방법.
  13. 제1항에 있어서,
    상기 반도체 재료 층들은 실리콘 게르마늄(SiGe)을 포함하고, 릴리즈 층들은 실리콘(Si)을 포함하는, 반도체 디바이스를 형성하는 방법.
  14. 제1항에 있어서,
    상기 방법은 진공을 파괴하지 않으면서 프로세싱 챔버에서 수행되는, 반도체 디바이스를 형성하는 방법.
  15. 수평 게이트-올-어라운드 디바이스(horizontal gate-all-around device)로서,
    소스 구역과 드레인 구역 사이에 복수의 수평 트리밍된 반도체 재료 층들을 포함하는, 수평 게이트-올-어라운드 디바이스.
  16. 제15항에 있어서,
    상기 트리밍된 반도체 재료 층들은 약 3 nm 내지 약 10 nm의 범위의 폭을 갖는, 수평 게이트-올-어라운드 디바이스.
  17. 제15항에 있어서,
    상기 수평 트리밍된 반도체 재료 층들은 실리콘(Si)을 포함하는, 수평 게이트-올-어라운드 디바이스.
  18. 비-일시적인 컴퓨터 판독가능 매체로서,
    프로세싱 챔버의 제어기에 의해 실행될 때, 상기 프로세싱 챔버로 하여금,
    자연 산화물 및/또는 잔류물들을 제거하기 위해 복수의 반도체 재료 층들을 사전-세정하고; 그리고
    트리밍된 반도체 재료 층들을 형성하기 위해 상기 복수의 반도체 재료 층들을 트리밍하는
    동작들을 수행하게 하는 명령들을 포함하는, 비-일시적인 컴퓨터 판독가능 매체.
  19. 제18항에 있어서,
    상기 프로세싱 챔버의 제어기에 의해 실행될 때, 상기 프로세싱 챔버로 하여금, 사전-세정하기 전에, 복수의 적층된 쌍들로 교대로 배열되어 있는, 상기 복수의 반도체 재료 층들 및 대응하는 복수의 릴리즈 층들을 포함하는 초격자 구조를 선택적으로 에칭하여, 상기 반도체 재료 층들 각각 또는 상기 릴리즈 층들 각각을 제거해서, 상기 초격자 구조 내에 복수의 공극들, 및 소스 구역과 드레인 구역 사이에 연장되는 상기 복수의 반도체 재료 층들을 형성하는 추가적인 동작들을 수행하게 하는 명령들을 더 포함하는, 비-일시적인 컴퓨터 판독가능 매체.
  20. 제18항에 있어서,
    상기 프로세싱 챔버의 제어기에 의해 실행될 때, 상기 프로세싱 챔버로 하여금, 트리밍 전에, 기판의 일부에서 상기 복수의 반도체 재료 층들을 노출시키기 위해 상기 기판 상에 마스크를 형성하는 추가적인 동작들을 수행하게 하는 명령들을 더 포함하는, 비-일시적인 컴퓨터 판독가능 매체.
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