CN106030813B - 在用于晶体管沟道应用的置换栅极工艺期间的鳍状物雕刻和包覆 - Google Patents

在用于晶体管沟道应用的置换栅极工艺期间的鳍状物雕刻和包覆 Download PDF

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Abstract

公开了用于在置换栅极工艺(例如，用于晶体管沟道应用)期间对半导体衬底上的鳍状物的沟道区进行雕刻和包覆的技术。当在去除置换栅极工艺中所使用的虚设栅极之后重新暴露鳍状物的沟道区时执行雕刻和包覆。雕刻包括在鳍状物的重新暴露的沟道区上执行修整蚀刻以使得鳍状物的宽度变窄(例如，变窄2‑6nm)。可以包括锗(Ge)或硅锗(SiGe)的包覆层随后可以沉积在经修整的鳍状物上，从而留下鳍状物的源极/漏极区未受影响。可以在原位或者在没有空气阻断的情况下执行雕刻和包覆以提高经修整的鳍状物的质量(例如，与非原位工艺相比)。

Description

在用于晶体管沟道应用的置换栅极工艺期间的鳍状物雕刻和 包覆
背景技术
衬底上的电路器件(包括晶体管、二极管、电阻器、电容器、以及形成在半导体衬底上的其它无源和有源电子器件)的提高的性能和产量典型地是在这些器件的设计、制造、和操作期间所考虑的主要因素。例如，在金属-氧化物-半导体(MOS)晶体管半导体器件的设计和制造或形成(例如，在互补型金属-氧化物-半导体(CMOS)器件中所使用的那些)期间，常常期望增加n型MOS器件(n-MOS)沟道中的电子(载流子)的移动，并且增加p型MOS器件(p-MOS)沟道中的正电荷空穴(载流子)的移动。鳍式晶体管构造包括围绕半导体材料的薄带(通常被称为鳍状物)构建的晶体管。晶体管包括标准场效应晶体管(FET)节点，包括栅极、栅极电介质、源极区、以及漏极区。器件的导电沟道有效地存在于鳍状物的外侧上、栅极电介质的下方。具体来说，电流沿着鳍状物的两个侧壁(大体上垂直于衬底表面的侧)/在鳍状物的两个侧壁内以及沿着鳍状物的顶部(大体上平行于衬底表面的侧)流动。由于这样的构造的导电沟道实质上沿着鳍状物的三个不同的外部、平面区域存在，所以这样的构造已经被称为finFET和三栅极晶体管。还可以使用其它类型的鳍式构造(例如，所谓的双栅极finFET)，其中，导电沟道主要仅沿着鳍状物的两个侧壁(例如，不沿着鳍状物的顶部)存在。
附图说明
图1示出了根据本公开内容的一个或多个实施例的包括对鳍状物的沟道区进行雕刻和包覆的形成(多个)鳍式晶体管器件的方法。
图2例示了根据实施例的在执行沟槽蚀刻以在衬底中形成鳍状物之后的半导体衬底的透视图。
图3例示了根据实施例的在沟槽中沉积氧化物材料并且蚀刻沟槽氧化物材料以使其凹陷到鳍状物的水平面下方之后的图2的结构的透视图。
图4例示了根据实施例的在鳍状物上形成虚设栅极之后的包括相同虚设栅极的图3的结构的透视图。
图5例示了根据实施例的在沉积绝缘层并且将绝缘层抛光到虚设栅极的顶部之后的包括相同绝缘层的图4的结构的透视图。
图6A例示了根据实施例的在去除虚设栅极以重新暴露鳍状物的沟道区之后的图5的结构的透视图。
图6B例示了图6A中所示出的结构的顶部平面视图。
图6C例示了垂直于鳍状物并且跨图6A中所示出的结构的沟道区而截取的前部截面视图。
图7从图6C继续并且例示了根据实施例的在执行对鳍状物的沟道区的修整蚀刻以在沟道区中实现经修整的鳍状物之后所产生的结构；图6C和图7也可以被视为根据实施例的在相同的两个鳍状物的后修整蚀刻的不同位置处所截取的截面。
图8从图7继续并且例示了根据实施例的在经修整的鳍状物上的沟道区中沉积包覆层之后所产生的结构。
图9例示了根据一个或多个实施例的在进行额外的处理以形成半导体器件之后的图8的结构的透视图。
图9’示出了图9中所示出的结构的沟道区中的包覆的经修整的鳍状物的放大视图。
图10例示了利用根据本公开内容的一个或多个实施例配置的一个或多个半导体器件(例如，晶体管)而实现的计算系统。
具体实施方式
公开了用于在置换栅极工艺(例如，用于晶体管沟道应用)期间对半导体衬底上的鳍状物的沟道区进行雕刻和包覆的技术。当在去除置换栅极工艺中所使用的虚设栅极之后重新暴露鳍状物的沟道区时执行雕刻和包覆。在一些实施例中，雕刻包括在鳍状物的重新暴露的沟道区上执行修整蚀刻以使得鳍状物的宽度变窄(例如，变窄2-6nm)。修整蚀刻可以包括例如低离子能量等离子体处理或热处理。在一些实施例中，可以包括锗(Ge)或硅锗(SiGe)的包覆层随后可以沉积在经修整的鳍状物上，从而留下鳍状物的源极/漏极区未受影响。可以在原位或者在没有空气阻断的情况下执行雕刻和包覆以提高经修整的鳍状物的质量(例如，与非原位工艺相比)。在一些情况下，包覆的鳍状物可以具有小于20nm的宽度。鉴于本公开内容，许多构造和变型将显而易见。
总体概述
存在与制造基于鳍状物的晶体管相关联的多个重要的问题。在位于硅(Si)鳍状物上的包含锗(Ge)的包覆层的背景下(例如，对于制造包含SiGe合金和Ge的包覆的沟道晶体管)，在一些情况下，期望使Si鳍状物层的宽度尽可能地最小化。Si鳍状物可以为要沉积在其上或从其上生长(例如，外延地生长)的包覆层提供模板(例如，芯)。包覆层的质量可以取决于被用作为用于生长的初始模板的Si鳍状物芯的质量。在一些情况下，使总的鳍状物宽度(Si芯加上任何包覆层)最小化以提高晶体管性能可能是有利的。
因此，并且根据本公开内容的一个或多个实施例，提供了用于在针对半导体器件应用(例如，针对晶体管沟道应用)的置换栅极工艺期间对衬底上的鳍状物的沟道区进行雕刻和包覆的技术。例如，当在去除置换栅极工艺中所使用的虚设栅极之后重新暴露沟道区时，可以执行雕刻和包覆。在一些实施例中，对鳍状物的沟道区进行雕刻包括执行修整蚀刻以使该区域中的鳍状物的宽度变窄。修整蚀刻可以包括例如：低离子能量等离子体处理(例如，使用基于Cl的化学品)或热处理(例如，使用HCl或Cl2)。
随后可以通过在经修整的鳍状物上选择性地沉积包覆层来包覆经修整的鳍状物。在一些实施例中，在外延沉积工具组(或外延反应器)内部或原位执行修整蚀刻和包覆。如本文中所使用的术语“原位”通常包括将工件(例如，衬底和鳍状物)保持或维持在真空密封的环境或系统内，从而即使工件被重新安置到环境或系统内的不同区域/室内，也使工件不暴露于空气。典型地在外延沉积工具组外部(非原位)所执行的鳍状物宽度修整蚀刻可以依赖于干法蚀刻，所述干法蚀刻可能涉及高能量离子轰击、氧化、以及蚀刻残余物，这些可能都对随后沉积的层(例如，随后沉积的包覆层)的质量有损害。为此，如本文中各处所描述的原位执行修整蚀刻可以提高随后的包覆层的沉积的经修整的鳍状物的质量。例如，使用先前所描述的低离子能量等离子体处理或热处理将不会经由高能离子轰击、氧化、或通过留下可能破坏包覆层的沉积的蚀刻残余物而损害鳍状物。
包覆材料可以包括Ge，并且在一些情况下可以是SiGe，虽然根据应用(例如，n-MOS、p-MOS)并且如鉴于本公开内容将显而易见的，可以使用其它适当的包覆材料。鳍状物的包覆的经修整的沟道区随后可以用于针对半导体器件(例如，针对晶体管器件(例如，p-MOS、n-MOS、或CMOS鳍式晶体管器件))的沟道应用。因为在置换栅极工艺期间执行雕刻和包覆，所以当仅暴露鳍状物的沟道区时，鳍状物的源极和漏极区不受影响。
在一些实施例中，执行鳍状物修整蚀刻以形成较窄的鳍状物宽度，包覆层可以沉积在所述较窄的鳍状物宽度上。减小沟道区中的鳍状物宽度可以使其更容易地通过施加栅极偏置来使沟道电反相并且在栅极未偏置时减少载流子漏电。要指出，鳍状物在修整蚀刻之前的沟道区具有初始/第一宽度(W1)(例如，大于20或30nm)，并且在修整蚀刻之后，鳍状物具有第二宽度(W2)(例如，15、10、或5nm)。还要指出，通过从较宽的鳍状物开始并且正好在沉积包覆层之前将鳍状物的沟道区修整到期望的尺寸会暴露新的鳍状物材料以给予外延沉积工艺更好的机会来沉积无缺陷的层或与以其它的方式沉积的层相比至少较干净的层。在一些实施例中，修整蚀刻使得鳍状物的沟道区变窄2-6nm。在一些情况下，还要指出，鳍状物的仅一部分可以变薄，例如其中初始形成的鳍状物是锥形的(例如，其中顶部比基底细)的情况。在这样的情况下，修整蚀刻可以用于使鳍状物成形为直的(而不是锥形的)。
在一些实施例中，可以期望在执行修整蚀刻时尽可能少地降低鳍状物的高度。例如，可以期望确保经修整的鳍状物具有在沟槽氧化物平面上方20nm或更大的经修整的高度。因此，在一些实施例中，可以期望从高的初始鳍状物高度(例如，大于25nm、30nm、50nm、或75nm)开始。还要指出，在包覆经修整的鳍状物之后，包覆的鳍状物(经修整的鳍状物部分加上包覆层)具有第三宽度(W3)，在一些实施例中，第三宽度可以小于20nm。在一些这样的情况下，包覆的经修整的鳍状物的纵横比(高度:宽度)为至少2：1。
在分析(例如，扫描/透射电子显微术和/或复合映射)时，根据一个实施例配置的结构将有效地示出具有沉积在经修整的鳍状物上的包覆层/材料的沟道区。另外，经修整的鳍状物可以具有小于鳍状物的第一/初始宽度(W1)(例如，在它们被修整之前)的沟道区中的第二宽度(W2)。由于仅在沟道区在置换栅极工艺期间重新暴露之后执行雕刻和包覆工艺，所以源极/漏极区中的鳍状物形状将不受影响。因此，可以检查源极和漏极区中的鳍状物的宽度(其应当等于或类似于鳍状物的初始宽度W1，只要未执行其它处理以修整源极/漏极区中的鳍状物)并且将该宽度与经修整的沟道区中的鳍状物的宽度(W2)进行比较。另外，在一些情况下，使用如本文中各处所描述的修整和雕刻工艺而制造的晶体管可以提供关于至少经过源极/漏极区(以及任何相关的尖端区和接触部)的相邻电阻路径的减少的优于常规结构的改进，这些改进是由于源极/漏极区中的鳍状物物理上较宽的尺寸(与沟道区中的鳍状物相比)而产生的。此外，可以通过例如二次离子质谱法(SIMS)或通过离子探针来检测沟道区中的经修整的鳍状物与包覆层之间的界面的清洁度(例如，当原位执行雕刻和包覆时)。鉴于本公开内容，许多构造和变型将显而易见。
方法和架构
图1示出了根据本公开内容的一个或多个实施例的包括对鳍状物的沟道区进行雕刻和包覆的形成(多个)鳍式晶体管器件的方法101。如鉴于本公开内容将显而易见的，在置换栅极工艺(例如置换金属栅极(RMG)工艺)期间执行对鳍状物的沟道区的雕刻和包覆。图2-9例示了根据一些实施例的在执行图1的工艺流程或方法101执行时所形成的示例性结构。如鉴于本公开内容将显而易见的，尽管在本文中在鳍式晶体管构造(例如，三栅极或finFET)的背景下描绘和描述了图1的方法101和图2-9中所示出的结构，但如本文中各处所描述的类似原理和技术可以用于其它半导体器件和晶体管构造，包括例如平面、双栅极、环绕式栅极(例如，纳米线或纳米带)、以及其它适当的器件和构造。
图2例示了根据实施例的在执行沟槽蚀刻102以在衬底200中形成鳍状物210和220之后的包括鳍状物210和220的半导体衬底200的透视图。在一些情况下，方法101可以包括初始提供衬底200，以使得可以在所提供的衬底200上执行沟槽蚀刻102。衬底200可以包括例如硅、多晶硅、或单晶硅；由硅、多晶硅、或单晶硅形成；沉积有硅、多晶硅、或单晶硅；或者从硅、多晶硅、或单晶硅生长。可以使用用于形成硅基底或衬底(例如硅单晶晶片)的各种其它适当的技术来形成衬底200。可以例如利用体硅、绝缘体上硅构造(SOI)、或利用多层结构(包括在随后的栅极图案化工艺之前形成鳍状物于其上的那些衬底)来实现衬底200。在其它实施方式中，可以使用替代的材料来形成衬底200，这些材料(例如，锗)可以或可以不与硅进行组合。在更一般的意义上，可以根据本公开内容的实施例来使用可以用作可以构建半导体器件于其上的基础的任何材料。
进一步参考图2，并且如先前所描述的，在执行沟槽蚀刻102之后在衬底200中形成鳍状物210和220。因此，在该实施例中，鳍状物210和220形成在衬底200上并且由衬底200形成。在其它实施例中，可以通过其它适当的工艺形成、生长、或产生鳍状物210和220。例如，在一些情况下，可以从形成在衬底200中的沟槽生长(例如，外延地生长)鳍状物210和220。图2还示出了形成在鳍状物210与220之间的沟槽215。如鉴于本公开内容将显而易见的，可以使用任何适当的技术来形成鳍状物210和220。例如，在一些情况下，沟槽蚀刻102可以包括使用抗蚀剂或硬掩模对衬底200的厚度进行图案化和蚀刻以形成鳍状物210和220。在一些这样的情况下，多个抗蚀剂或硬掩模层可以用于将材料图案化。在一些情况下，沟槽蚀刻102可以包括例如在10-100m托的范围内的压强下、并且在室温下使用O2或O2/Ar等离子体蚀刻。
如图2中可以看出，为了便于描述，鳍状物210和220被描绘为在形状上是矩形。然而，如本文中各处所描述的鳍状物不需要被如此限制。例如，在其它实施例中，在沟槽蚀刻102期间所形成的鳍状物可具有圆形顶部、三角形形状、或者如鉴于本公开内容将显而易见的一些其它适当的鳍状物形状。如鉴于本公开内容还将显而易见的，鳍状物210和220例如可用于n型MOS器件(n-MOS)、p型MOS器件(p-MOS)、或CMOS器件(例如，其中鳍状物210将是n型MOS并且鳍状物220将是p型MOS)。还要指出，尽管为了便于描述仅示出了两个鳍状物210和220(和形成在它们之间的沟槽215)，然而，可以预见的是任何数量的类似鳍状物和沟槽可以形成在衬底200上(例如，数百个鳍状物、数千个鳍状物、数百万个鳍状物、数十亿个鳍状物等等)并且受益于本文中所描述的技术。
图3例示了根据实施例的在沟槽中沉积103绝缘体材料并且蚀刻该绝缘体材料以使其凹陷到鳍状物210和220的水平面下方之后的包括由隔离区202提供的浅沟槽隔离(STI)的图2的结构的透视图。用于形成隔离区202的沉积103可以包括原子层沉积(ALD)、化学气相沉积(CVD)、旋涂沉积(SOD)、高密度等离子体(HSP)、等离子体增强化学沉积(PECVD)、和/或一些其它适当的技术。在图案化硬掩模用于形成鳍状物210和220的情况下，可以在沉积沟槽氧化物材料之前去除硬掩模。在一些情况下，在蚀刻材料以使其凹陷到鳍状物210和220的水平面下方之前，可以将绝缘体或氧化物材料抛光平坦到鳍状物210和220的顶部的水平面。隔离区202可以包括例如电介质，例如二氧化硅(SiO2)。然而，如鉴于本公开内容将显而易见的，绝缘区202可以是为给定的目标应用或最终用途提供期望量的电隔离的任何绝缘体、氧化物、或层间电介质(ILD)材料。
图4例示了根据实施例的在鳍状物210和220上形成104虚设栅极230之后的包括相同虚设栅极230的图3的结构的透视图。如先前所描述的，可以在置换栅极工艺(其也可被称为置换金属栅极(RMG)工艺)期间执行本文中公开的用于雕刻和包覆鳍状物210和220的技术。在该实施例中，可以首先通过沉积虚设栅极电介质/氧化物和虚设栅极电极232(例如，虚设多晶硅)来沉积虚设栅极230。将由此产生的结构图案化并且可以对间隔体材料240进行沉积和蚀刻以形成图4中所示出的结构。如鉴于本公开内容将显而易见的，可以使用任何适当的技术来完成这样的沉积、图案化、以及蚀刻。要指出，未示出虚设栅极氧化物，这是因为在该示例性实施例中，虚设栅极氧化物位于虚设电极/多晶硅层232下方。还要指出，为了便于参考，在间隔体材料240的顶部上指示了虚设栅极230，并且在讨论时，如本文中所指代的虚设栅极230(其包括虚设栅极氧化物和虚设电极/多晶硅层232)可以或可以不包括间隔体材料240。
图5例示了根据实施例的在沉积105绝缘层250并且将层250抛光到虚设栅极230的顶部之后的包括相同绝缘层250的图4的结构的透视图。如鉴于本公开内容将显而易见的，绝缘层250可以包括任何适当的填充材料，包括通过ALD、CVD、SOD、HDP、PECVD、和/或一些其它适当的技术沉积的电介质材料，例如SiO2。
图6A例示了根据实施例的在去除106虚设栅极230以重新暴露鳍状物210和220的沟道区206(或一旦完全制造器件就可能变成沟道区的地方)之后的图5的结构的透视图。去除106虚设栅极230可以包括去除虚设栅极的顶部上的任何覆盖层(例如，由间隔体材料240形成的)，并且随后去除虚设栅极电极/多晶Si 232和虚设栅极氧化物。如鉴于本公开内容将显而易见的，可以使用任何适当的蚀刻、抛光、和/或清洁工艺来完成这样的去除。图6B例示了图6A中所示出的结构的顶部平面视图。如该顶部平面视图中可以看出，已经重新暴露了鳍状物210和220的沟道区206。如还可以看出，并且如下将更详细地讨论的，鳍状物210和220均具有第一宽度W1。
图6C例示了垂直于鳍状物并且跨图6A中所示出的结构的沟道区206而截取的前部截面视图。如图6C中可以看出，鳍状物210和220均具有第一宽度W1和第一高度H1。尽管鳍状物210和220不需要具有相同的初始宽度W1和高度H1，但为了便于描述，在该实施例中它们是相同的。要指出，如本文中所使用的第一高度H1是从隔离区202的顶部到鳍状物210和220的顶部的距离。还要指出，鳍状物210和220的源极区和漏极区(或者一旦完全制造器件，就可能变成源极区和漏极区的地方)从与鳍状物210和220的沟道区206相同的初始/第一宽度W1和高度H1开始。例如，如图6A-B中可以看出，初始鳍状物宽度W1和高度H1在源极/漏极区中与其在沟道区206中是相等的。在一些实施例中，并且如鉴于本公开内容将显而易见的，第一宽度W1可以由沟槽蚀刻102确定，沟槽蚀刻102被执行以在衬底200中形成鳍状物210和220。
图7从图6C继续并且例示了根据实施例的在执行对鳍状物210和220的沟道区106的修整蚀刻107以分别实现经修整的鳍状物212和222之后所产生的结构。在一些实施例中，可以使用具有针对相同真空系统或外延反应器内的离子处理的规定的外延沉积工具和/或在该外延沉积工具内部执行修整蚀刻107。在一些实施例中，修整蚀刻可以包括，例如：1)在惰性载体(举例来说，例如氩气(Ar))中使用基于氯(Cl)或氟(F)的化学品的低离子能量等离子体处理或者2)热处理。在一些实施例中，使用基于Cl或F的化学品可以包括使用小于5kW(或小于1kW)的射频能量，例如持续10秒到40秒之间的时间。在一些实施例中，低离子能量等离子体处理可以使用外延沉积工具和基于Cl的化学品来实现修整蚀刻107。一个这样的示例包括在以下条件下使用包含等离子体的低能量Cl：200mT、10sccm Cl2、100sccm H2、300sccm Ar、50W、离子能量2eV、20秒。在一些实施例中，热处理可以采用外延反应器或晶片室处理以实现修整蚀刻108。在一些实施例中，热处理可以例如采用具有在500-700摄氏度的温度范围内的Cl2或700-900摄氏度的温度范围内的HCl的外延沉积反应器，例如持续20秒到120秒之间的时间。一个这样的示例包括在以下条件下在外延反应器中进行热处理：750摄氏度、100sccm HCl、10000sccm H2、20T、60秒。如鉴于本公开内容将显而易见的，任何适当的蚀刻工艺可以用于修整蚀刻107。
如图7中可以看出，在该示例性实施例中，经修整的鳍状物212和222均已经被雕刻/修整到第二宽度W2和第二高度H2。回想起仅雕刻/修整了鳍状物210和220的沟道区206，从而产生了经修整的鳍状物212和222。在该示例性实施例中，鳍状物210和220的源极/漏极区未受到修整蚀刻107影响，这是因为它们被至少绝缘层250覆盖(例如，如图6A-B中示出的)。在一些实施例中，W2可以等于或小于W1。在一些实施例中，H2可以等于或小于H1。在一些实施例中，W1可以大于15nm并且W2可以是15nm或更小。在一些实施例中，W1可以比W2大1nm到15nm之间。在一些实施例中，W1可以比W2大2nm到6nm之间。在一些实施例中，W1可以大于10nm(例如，15、20、或30nm宽)。在一些实施例中，W2可以为15nm或更小(例如，15、10、或7nm宽)。在一些实施例中，W2可以为至少5nm。在一些实施例中，H2可以为至少20nm。在一些实施例中，H1可以比H2大不超过5nm。在一些实施例中，可以期望确保在执行修整蚀刻107之后H2为至少20nm。因此，在一些实施例中，可以期望从具有高的初始高度H1(例如，至少25、30、50、或75nm)的鳍状物开始，以确保在修整蚀刻107之后保留足够的经修整的鳍状物高度H2。要指出，在该示例性实施例中，例如如图7中示出的，鳍状物210和220的经修整的部分212和222位于隔离区202上方，并且鳍状物在紧靠隔离区202或在隔离区202内的部分中保持它们的原始宽度W1。
回想起尽管鳍状物210和220以及经修整的鳍状物部分212和222被描绘为在形状上是矩形的，但本公开内容不需要被如此限制。在一些实施例中，在鳍状物从顶部到底部具有不规则的宽度的情况下，在鳍状物蚀刻107期间仅可以雕刻鳍状物的一部分。例如，在初始形成的鳍状物是锥形的情况下(例如，其中顶部比基底薄)，可以期望在修整蚀刻107期间主要雕刻或仅雕刻鳍状物的底部部分。在这样的情况下，可以执行雕刻以用于为鳍状物的沟道部分的整体实现更一致的宽度。例如，可以在这样的情况下执行修整蚀刻107以使鳍状物成形为直的(而不是锥形的)。在另一个实施例中，鳍状物将具有鞍状形状，以使得高度和宽度在沟道的边缘处最大，其中，鳍状物接触间隔体侧壁。在这样的实施例中，在沟道的中心，鳍状物将更短并且更窄。用于执行修整蚀刻107的其它适当的构造或变型将取决于给定的应用并且鉴于本公开内容将显而易见。
图8从图7继续并且分别例示了根据实施例的在经修整的鳍状物212和222上的沟道区206中沉积108包覆层214和224之后所产生的结构。在一些实施例中，沉积(或外延生长)108可以包括使用原子层外延(ALE)、CVD、金属-有机化学气相沉积(MOCVD)、金属-有机气相外延(MOVPE)、气源分子束外延(GS-MBE)、快速加热(RT)-CVD、超高真空(UHV)-CVD、或如鉴于本公开内容将显而易见的一些其它适当的技术。在一些实施例中，沉积108可以是选择性的，以使得包覆层214和224仅沉积在经修整的鳍状物212和222上或者从经修整的鳍状物212和222生长，并且不从氧化物材料(例如，间隔体240和绝缘体层250)生长。在一些这样的实施例中，生长条件(例如，生长温度、气体钎剂的压力等等)可以限定包覆层214和224的外延生长的选择性。在沉积108仅选择性地生长在经修整的鳍状物212和222上的一些实施例中，可以使用硬掩模或通过在不期望沉积有包覆材料于其上的材料之上形成氧化物层来实现选择性生长。
在一些实施例中，在执行修整蚀刻107之后原位109执行(或者在没有空气阻断的情况下)沉积108。例如，可以在真空密封的环境/系统中执行修整蚀刻107和沉积108，并且可以使用机器人来根据需要移动工件(例如，在环境/系统内的各区域/室之间)。在这样的示例中，原位109执行修整蚀刻107和沉积108可以包括将工件(其包括衬底200和其所包括的结构，例如经修整的鳍状物212和222)保持或维持在真空密封的环境/系统内，从而即使工件可能被移动到环境/系统内的不同区域/室中，工件也不会暴露于空气。在一些实施例中，在修整蚀刻107之后立即执行沉积108。在其它实施例中，可以在外延沉积工具组(非原位)外部执行修整蚀刻107或者可能发生空气阻断。然而，非外延地执行(或允许空气阻断)的鳍状物宽度的修整蚀刻可以依赖于干法蚀刻，干法蚀刻可能涉及高能量离子轰击、氧化、以及蚀刻残余物，这些都可能对随后沉积的层(例如，随后沉积的包覆层)的质量有损害。因此，在一些实施例中，原位执行修整蚀刻107可以提高用于随后沉积108包覆层214和224的经修整的鳍状物212和222的质量。
进一步参考图8，在该示例性实施例中，经修整的鳍状物212和222上的包覆层214和224创建了具有第三宽度(W3)和第三高度(H3)的包覆的经修整的鳍状物。尽管W3和H3被描绘为与W1和H1相同的宽度和高度，但本公开内容并非被如此限制。在一些实施例中，W3可以小于、等于、或大于W1。在一些实施例中，H3可以小于、等于、或大于H1。在一些实施例中，W3可以小于或等于20nm。在一些实施例中，包覆的经修整的鳍状物的纵横比(高度:宽度)为至少2:1或3:1。在一些实施例中，如鉴于本公开内容将显而易见的，W3可以为5nm、8nm、12nm、17nm、20nm、或一些其它适当的宽度。在一些实施例中，包覆层214和224的材料可以包括锗(Ge)并且在一些这样的实施例中可以是SiGe(例如，百分之70的Si和百分之30的Ge，或者百分之30的Si和百分之70的Ge)。在一些实施例中，包覆层214和224中的Ge的百分比在0％与100％之间。在一些实施例中，包覆层214和224具有至少百分之10的Ge、至少百分之30的Ge、介于百分之30与百分之50之间的Ge、介于百分之30与百分之100之间的Ge、介于百分之50与百分之100之间的Ge、或一些其它适当的最小值、最大值、或Ge的范围。如以下将更详细讨论的，包覆层214和224可以是形成半导体器件(例如p-MOS、n-MOS、或CMOS鳍式晶体管器件)于其上的器件层。
图1的方法101可以可选地继续根据一些实施例如常规进行地形成110一个或多个半导体器件。例如，图9例示了在进行额外的处理以形成半导体器件之后(例如，在完成置换栅极工艺并且执行源极/漏极接触部沟槽蚀刻之后)的图8的结构的透视图。在该示例性实施例中，已经形成了鳍式晶体管(例如，三栅极或finFET)。如图9中可以看出，出于说明性目的，仅示出了一个鳍状物210，并且鳍状物210在沟道区206中被修整212和包覆214。图9’示出了图9中所示出的结构的沟道区中的包覆的经修整的鳍状物的放大视图290。
如图9中还可以看出，鳍状物210在源极区208和漏极区209中维持第一宽度W1，并且这些源极/漏极区在沉积108期间保留未被包覆(回想起在对包覆层的修整蚀刻107和沉积108的时候这些源极/漏极区被隔离层250隔离)。换句话说，鳍状物210的源极/漏极区208和209未受修整蚀刻107和沉积108影响，这是因为当在置换栅极工艺期间仅在暴露鳍状物210和220的沟道区206时执行这些工艺。因此，由于源极/漏极区中的鳍状物的物理上较宽的尺寸(如与沟道区中的鳍状物相比)，经过源极/漏极区(以及任何相关的尖端区和接触部)的相邻电阻路径可以全部降低。要指出，在该示例性实施例中，源极/漏极区208和209被示出为形成在衬底200上并且由衬底200形成的原始鳍状物210的一部分。然而，本公开内容不需要被如此限制。例如，在一些实施例中，可以去除源极/漏极区并且用另一种材料代替源极/漏极区，并且因此在它们中可能不具有原始鳍状物的部分。在其它实施例中，鳍状物的源极/漏极区还可以经受薄化、雕刻、重新成形、包覆、或其它各种适当的工艺。因此，在一些实施例中，源极/漏极区中的鳍状物部分的宽度可能不等同于原始鳍状物宽度(例如，图6C和图7中所示出的宽度W1)。
进一步参考图9，在该实施例中，沉积/形成栅极电极262以代替虚设栅极电极232，并且如常规进行的，可选的栅极电介质(未示出)可以直接形成在栅极电极262下方。如还可以看出，间隔体240形成在栅极260(其由栅极电极262和栅极电介质构成)周围并且栅极260还具有形成于其上的硬掩模270(其可以被去除以形成金属栅极接触部)。可以使用任何适当的技术并且由任何适当的材料来形成栅极电极262和栅极电介质。例如，可以使用各种各样的工艺(包括CVD、物理气相沉积(PVD)、金属沉积工艺、和/或它们的任何组合)中的任何工艺来形成置换栅极260。在一些实施例中，栅极电极262可以包括各种各样的材料(例如，多晶硅或各种适当的金属(例如，铝(Al)、钨(W)、钛(Ti)、铜(Cu)、或任何其它适当的金属和合金))中的任何材料。用于形成置换栅极或置换金属栅极(RMG)的其它适当的构造、材料、和工艺将取决于给定的应用并且鉴于本公开内容将显而易见。
进一步参考图9，执行蚀刻工艺(例如，任何适当的湿法或干法蚀刻工艺)以如图所示地暴露鳍状物210的源极区208和漏极区209。如鉴于本公开内容将显而易见的，用于形成半导体器件(具体来说，鳍式晶体管器件)的方法101可以包括额外的或替代的工艺。例如，方法可以继续源极/漏极处理并且可以包括源极/漏极金属接触部或接触层的沉积。可以使用硅化工艺(通常，接触金属的沉积和随后的退火)来执行对源极和漏极接触部的这样的金属化。例如，可以使用在存在或不存在锗预非晶化注入的情况下利用镍、铝、镍-铂或镍-铝或镍和铝的其它合金、或钛的硅化来形成低电阻硅化物/锗化物。
如先前所提及的，为了便于说明，本文中在鳍式晶体管构造(例如，三栅极或finFET)的背景下描绘和描述了方法101和图2-9中所示出的结构。然而，如本文中各处所描述的原理和技术可以用于其它半导体器件和晶体管构造，包括例如平面、双栅极、环绕式栅极(例如，纳米线/纳米带)、和其它适当的器件和构造。根据特定构造，还回想起本文中所描述的结构可以用于形成p-MOS、n-MOS、或CMOS晶体管器件。鉴于本公开内容，许多变型和构造将显而易见。
示例性系统
图10例示了利用根据本公开内容的一个或多个实施例配置的一个或多个半导体器件(例如，晶体管)而实现的计算系统1000。如可以看出，计算系统1000容纳母板1002。母板1002可以包括若干部件，包括但不限于处理器1004和至少一个通信芯片1006，其中的每一个都可以物理地和电气地耦合到母板1002，或者以其它方式集成在其中。如将意识到的，母板1002可以是例如任何印刷电路板，不管是主板、安装在主板上的子板、还是仅仅系统1000的板等等。
根据其应用，计算系统1000可以包括一个或多个其它部件，这些部件可以或可以不物理地和电气地耦合到母板1002。这些其它部件可以包括但不限于易失性存储器(例如，DRAM)、非易失性存储器(例如，ROM)、图形处理器、数字信号处理器、密码协处理器、芯片组、天线、显示器、触摸屏显示器、触摸屏控制器、电池、音频编码解码器、视频编码解码器、功率放大器、全球定位系统(GPS)设备、罗盘、加速度计、陀螺仪、扬声器、照相机、以及大容量储存设备(例如，硬盘驱动器、光盘(CD)、数字通用盘(DVD)等等)。包括在计算系统1000中的部件中的任何部件可以包括如本文中各处所描述的一个或多个半导体器件结构(例如，利用经雕刻/经修整的和包覆的沟道区制造的鳍式晶体管)。这些晶体管结构可以例如用于实现板上处理器缓存或存储器阵列。在一些实施例中，多种功能可以被集成到一个或多个芯片中(例如，要指出，通信芯片1006可以是处理器1004的部分或者以其它方式集成到处理器1004中)。
通信芯片1006实现了用于往返于计算系统1000进行数据传输的无线通信。术语“无线”及其派生词可以用于描述可以通过使用经调制的电磁辐射来经由非固体介质传递数据的电路、设备、系统、方法、技术、通信信道等。该术语并非暗示相关联的设备不包含任何导线，虽然在一些实施例中它们可能不包含导电。通信芯片1006可以实现若干无线标准或协议中的任一种无线标准或协议，这些标准或协议包括但不限于Wi-Fi(IEEE 802.11族)、WiMAX(IEEE 802.16族)、IEEE 802.20、长期演进(LTE)、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、蓝牙、它们的衍生物、以及被命名为3G、4G、5G及更高代的任何其它无线协议。计算系统1000可以包括多个通信芯片1006。例如，第一通信芯片1006可以专用于较短距离的无线通信(例如Wi-Fi和蓝牙)，并且第二通信芯片1006可以专用于较长距离的无线通信(例如，GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO等)。
计算系统1000的处理器1004包括封装在处理器1004内的集成电路管芯。在一些实施例中，处理器的集成电路管芯包括利用如本文中各处所描述的一个或多个半导体或晶体管结构而实现的板上存储器电路。术语“处理器”可以指代对例如来自寄存器和/或存储器的电子数据进行处理以将该电子数据转换成可以被存储在寄存器和/或存储器中的其它电子数据的任何器件或器件的一部分。
通信芯片1006还可以包括封装在通信芯片1006内的集成电路管芯。根据一些这样的示例性实施例，通信芯片的集成电路管芯包括利用如本文中各处所描述的一个或多个晶体管结构而实现的一个或多个器件(例如，片上处理器或存储器)。如鉴于本公开内容将意识到的，要指出，多标准无线能力可以被直接集成到处理器1004中(例如，在任何芯片1006的功能被集成到处理器1004中的情况下，而不是具有单独的通信芯片)。还要指出，处理器1004可以是具有这样的无线能力的芯片组。简言之，可以使用任何数量的处理器1004和/或通信芯片1006。类似地，任何一个芯片或芯片组可以具有集成在其中的多个功能。
在各个实施方式中，计算系统1000可以是膝上型计算机、上网本、笔记本、智能电话、平板设备、个人数字助理(PDA)、超级移动PC、移动电话、台式计算机、服务器、打印机、扫描仪、监视器、机顶盒、娱乐控制单元、数码相机、便携式音乐播放器、或数字视频录像机。在其它的实施方式中，系统1000可以是处理数据或采用如本文中各处所描述的一个或多个半导体或晶体管器件的任何其它电子设备。
其它的示例性实施例
以下示例属于其它的实施例。根据这些实施例，许多排列和构造将显而易见。
示例1是一种半导体器件，包括：一个或多个鳍状物，所述一个或多个鳍状物形成在衬底上并且由所述衬底形成，每个鳍状物都具有源极区和漏极区以及沟道区，其中，每个鳍状物都具有所述源极区和所述漏极区中的第一宽度(W1)以及所述沟道区中的第二宽度(W2)，并且其中，W2小于W1；以及包覆层，所述包覆层沉积在所述一个或多个鳍状物的沟道区上，其中，每个鳍状物的包覆的沟道区具有第三宽度(W3)。
示例2包括示例1的主题，其中，所述衬底材料包括硅(Si)。
示例3包括示例1-2中的任何示例的主题，其中，所述包覆层材料包括锗(Ge)或硅锗(SiGe)。
示例4包括示例1-3中的任何示例的主题，其中，所述一个或多个鳍状物的所述源极区和漏极区没有所述包覆层。
示例5包括示例1-4中的任何示例的主题，其中，W1大于15nm并且W2为15nm或更小。
示例6包括示例1-5中的任何示例的主题，其中，W1在比W2大2nm到6nm之间。
示例7包括示例1-6中的任何示例的主题，其中，W1大于10nm。
示例8包括示例1-7中的任何示例的主题，其中，W2为至少5nm。
示例9包括示例1-8中的任何示例的主题，其中，W3小于20nm。
示例10包括示例1-9中的任何示例的主题，其中，所述半导体器件为p-MOS、n-MOS、或CMOS晶体管器件。
示例11包括一种集成电路，所述集成电路包括示例1-10中的任何示例的主题。
示例12包括一种移动计算系统，所述移动计算系统包括示例1-10中的任何示例的主题。
示例13是一种形成半导体器件的方法，所述方法包括：执行沟槽蚀刻以在衬底中形成鳍状物和沟槽，其中，每个鳍状物都具有第一宽度(W1)；在所述沟槽中沉积绝缘体材料；在所述鳍状物的沟道区上形成虚设栅极；在所述鳍状物和所述虚设栅极的形貌(topography)之上沉积额外的绝缘体材料；去除所述虚设栅极以重新暴露所述鳍状物的所述沟道区；在所述鳍状物的重新暴露的沟道区上执行修整蚀刻，其中，每个鳍状物的经修整的沟道区都具有第二宽度(W2)，并且其中，W2小于W1；以及在所述鳍状物的经修整的沟道区上沉积包覆层，其中，每个鳍状物的包覆的沟道区都具有第三宽度(W3)。
示例14包括示例13的主题，其中，在原位或者在没有空气阻断的情况下完成执行所述修整蚀刻和沉积所述包覆层。
示例15包括示例13-14的主题，其中，在外延沉积工具组或者外延反应器中完成沉积所述包覆层和执行所述修整蚀刻。
示例16包括示例13-15中的任何示例的主题，其中，所述修整蚀刻包括：使用基于氯的化学品的低离子能量等离子体处理和热处理的其中之一。
示例17包括示例13-16中的任何示例的主题，其中，所述修整蚀刻包括：使用基于氯的化学品并且使用小于5kW的射频能量持续10秒到40秒之间的时间。
示例18包括示例13-17中的任何示例的主题，其中，所述修整蚀刻包括：使用基于氯的化学品并且使用小于1kW的射频能量持续10秒到40秒之间的时间。
示例19包括示例13-16中的任何示例的主题，其中，所述修整蚀刻包括：使用热处理并且在存在HCl的情况下在外延反应器中使用小于900摄氏度的热量持续20到120秒之间的时间。
示例20包括示例13-16中的任何示例的主题，其中，所述修整蚀刻包括：使用热处理并且在存在Cl2的情况下在外延反应器中使用小于700摄氏度的热量持续20到120秒之间的时间。
示例21包括示例13-20中的任何示例的主题，其中，所述衬底材料包括硅(Si)。
示例22包括示例13-21中的任何示例的主题，其中，所述包覆层材料包括锗(Ge)或硅锗(SiGe)。
示例23包括示例13-22中的任何示例的主题，其中，所述一个或多个鳍状物的所述源极区和所述漏极区没有所述包覆层。
示例24包括示例13-23中的任何示例的主题，其中，W1大于15nm并且W2为15nm或更小。
示例25包括示例13-24中的任何示例的主题，其中，W1比W2大2nm到6nm之间。
示例26包括示例13-25中的任何示例的主题，其中，W1大于10nm。
示例27包括示例13-26中的任何示例的主题，其中，W2为至少5nm。
示例28包括示例13-27中的任何示例的主题，其中，W3小于2nm。
示例29包括示例13-28中的任何示例的主题，其中，所述半导体器件为p-MOS、n-MOS、或CMOS晶体管器件。
示例30包括一种装置，所述装置包括用于执行示例13-29中的任何示例的主题的模块。
示例31是一种晶体管器件，包括：衬底，所述衬底具有鳍式沟道区；栅极电极，所述栅极电极位于所述沟道区上方；以及源极/漏极区，所述源极/漏极区与所述沟道区相邻；其中，所述鳍式沟道区具有所述一个或多个隔离区内的第一宽度(W1)以及所述隔离区上方的第二宽度(W2)，并且其中，W2小于W1。
示例32包括示例31的主题，其中，所述鳍式沟道区包括硅(Si)。
示例33包括示例31-32中的任何示例的主题，还包括：包覆层，所述包覆层位于所述鳍式沟道区的一部分上。
示例34包括示例33的主题，其中，所述包覆层材料包括锗(Ge)或硅锗(SiGe)。
示例35包括示例33-34中的任何示例的主题，其中，所述源极/漏极区没有所述包覆层。
示例36包括示例30-35中的任何示例的主题，其中，W1大于15nm并且W2为15nm或更小。
示例37包括示例30-36中的任何示例的主题，其中，W1比W2大2nm到6nm之间。
示例38包括示例30-37中的任何示例的主题，其中，W1大于10nm。
示例39包括示例30-38中的任何示例的主题，其中，W2为至少5nm。
示例40包括示例30-39中的任何示例的主题，其中，所述器件为p-MOS、n-MOS、或CMOS晶体管器件。
出于说明和描述的目的，已经呈现了对示例性实施例的前述描述。其并非旨在是详尽的或者将本公开内容限于所公开的精确形式。鉴于本公开内容，许多修改和变型是可能的。其旨在本公开内容的范围并不由该具体实施方式限制，而是由其所附权利要求限定。要求保护本申请的优先权的将来提交的申请可以以不同方式来要求保护所公开的主题，并且通常可以包括如本文中各处所公开的或以其他方式展示的一个或多个限制的任何集合。

Claims (22)

1.一种半导体器件，包括：
一个或多个鳍状物，所述一个或多个鳍状物形成在衬底上并且由所述衬底形成，每个鳍状物都具有源极区和漏极区以及沟道区，其中，对每个鳍状物执行修整蚀刻，使得每个鳍状物都具有在所述源极区和所述漏极区中的第一宽度(W1)以及在所述沟道区中的第二宽度(W2)，并且其中，第二宽度小于第一宽度，并且其中，所述修整蚀刻包括使用基于氯的化学品的低离子能量等离子体处理、和热处理的其中之一；以及
包覆层，所述包覆层被原位或在没有空气阻断的情况下沉积在所述一个或多个鳍状物的所述沟道区上，其中，每个鳍状物的包覆沟道区具有第三宽度(W3)。
2.根据权利要求1所述的器件，其中，所述衬底的材料包括硅(Si)。
3.根据权利要求1所述的器件，其中，所述包覆层的材料包括锗(Ge)或硅锗(SiGe)。
4.根据权利要求1所述的器件，其中，所述一个或多个鳍状物的所述源极区和所述漏极区没有所述包覆层。
5.根据权利要求1所述的器件，其中，第一宽度大于15nm并且第二宽度为15nm或更小。
6.根据权利要求1所述的器件，其中，第一宽度比第二宽度大2nm到6nm之间。
7.根据权利要求1所述的器件，其中，第二宽度为至少5nm。
8.根据权利要求1所述的器件，其中，第三宽度小于20nm。
9.根据权利要求1所述的器件，其中，所述半导体器件为p-MOS晶体管器件、n-MOS晶体管器件、或CMOS晶体管器件。
10.一种集成电路，所述集成电路包括根据权利要求1-9中的任一项所述的器件。
11.一种移动计算系统，所述移动计算系统包括根据权利要求1-9中的任一项所述的器件。
12.一种形成半导体器件的方法，所述方法包括：
执行沟槽蚀刻以在衬底中形成一个或多个鳍状物和沟槽，其中，每个鳍状物都具有在源极区和漏极区中的第一宽度(W1)；
在所述沟槽中沉积绝缘体材料；
在每个鳍状物的沟道区上形成虚设栅极；
在每个鳍状物和所述虚设栅极的形貌之上沉积额外的绝缘体材料；
去除所述虚设栅极以重新暴露所述鳍状物的所述沟道区；
在所述鳍状物的重新暴露的沟道区上执行修整蚀刻，其中，每个鳍状物的经修整的沟道区都具有第二宽度(W2)，并且其中，第二宽度小于第一宽度；以及
在所述鳍状物的经修整的沟道区上沉积包覆层，其中，所述鳍状物的包覆沟道区具有第三宽度(W3)，
其中，原位完成执行所述修整蚀刻和沉积所述包覆层，或者在没有空气阻断的情况下完成执行所述修整蚀刻和沉积所述包覆层，并且
其中，所述修整蚀刻包括使用基于氯的化学品的低离子能量等离子体处理、和热处理的其中之一。
13.根据权利要求12所述的方法，其中，在外延沉积工具组或者外延反应器中完成沉积所述包覆层和执行所述修整蚀刻。
14.根据权利要求12所述的方法，其中，所述修整蚀刻包括：使用基于氯的化学品并且使用小于5kW的射频能量持续10秒到40秒之间的时间。
15.根据权利要求12所述的方法，其中，所述修整蚀刻包括：使用热处理并且在存在HCl的情况下在外延反应器中使用小于900摄氏度的热量持续20到120秒之间的时间。
16.根据权利要求12所述的方法，其中，所述修整蚀刻包括：使用热处理并且在存在Cl2的情况下在外延反应器中使用小于700摄氏度的热量持续20到120秒之间的时间。
17.根据权利要求12-16中的任一项所述的方法，其中，第一宽度大于15nm并且第二宽度为15nm或更小。
18.根据权利要求12-16中的任一项所述的方法，其中，第三宽度小于20nm。
19.一种晶体管器件，包括：
一个或多个鳍状物，所述一个或多个鳍状物形成在衬底上并且由所述衬底形成，每个鳍状物都具有源极区和漏极区以及沟道区，其中，对每个鳍状物执行修整蚀刻，使得每个鳍状物都具有在所述源极区和所述漏极区中的第一宽度(W1)以及在所述沟道区中的第二宽度(W2)，并且其中，第二宽度小于第一宽度，并且其中，所述修整蚀刻包括使用基于氯的化学品的低离子能量等离子体处理、和热处理的其中之一；
栅极电极，所述栅极电极位于所述沟道区上方；以及
包覆层，所述包覆层被原位或在没有空气阻断的情况下沉积在所述一个或多个鳍状物的所述沟道区上。
20.根据权利要求19所述的器件，其中，所述包覆层的材料包括锗(Ge)或硅锗(SiGe)。
21.根据权利要求19所述的器件，其中，所述源极区/漏极区没有所述包覆层。
22.根据权利要求19-21中的任一项所述的器件，其中，第一宽度大于15nm并且第二宽度为15nm或更小。
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Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2015147784A1 (en) 2014-03-24 2015-10-01 Intel Corporation Fin sculpting and cladding during replacement gate process for transistor channel applications
US10269968B2 (en) * 2015-06-03 2019-04-23 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device including fin structures and manufacturing method thereof
CN107492549A (zh) * 2016-06-12 2017-12-19 中芯国际集成电路制造(上海)有限公司 晶体管及形成方法
US10276691B2 (en) 2016-12-15 2019-04-30 Taiwan Semiconductor Manufacturing Co., Ltd. Conformal transfer doping method for fin-like field effect transistor
TWI746673B (zh) 2016-12-15 2021-11-21 台灣積體電路製造股份有限公司 鰭式場效電晶體裝置及其共形傳遞摻雜方法
US10679891B2 (en) * 2017-06-30 2020-06-09 Taiwan Semiconductor Manufacturing Company, Ltd. Methods of forming interconnect structures using a vacuum environment
US11404413B2 (en) * 2017-11-08 2022-08-02 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and manufacturing method thereof
CN110047926B (zh) 2018-01-15 2023-08-29 联华电子股份有限公司 半导体装置以及其制作方法
US11158726B2 (en) 2019-07-31 2021-10-26 Taiwan Semiconductor Manufacturing Company, Ltd. Controlling fin-thinning through feedback
US20210257462A1 (en) * 2020-02-19 2021-08-19 Taiwan Semiconductor Manufacturing Co., Ltd. Silicon-Germanium Fins and Methods of Processing the Same in Field-Effect Transistors
US11424347B2 (en) * 2020-06-11 2022-08-23 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method
US11508828B2 (en) 2020-07-06 2022-11-22 Applied Materials, Inc. Selective silicon etch for gate all around transistors
US11824103B2 (en) * 2021-04-23 2023-11-21 Taiwan Semiconductor Manufacturing Company, Ltd. Method of manufacturing a semiconductor device and a semiconductor device

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103515422A (zh) * 2012-06-15 2014-01-15 台湾积体电路制造股份有限公司 具有高迁移率和应变沟道的FinFET

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6803631B2 (en) 2003-01-23 2004-10-12 Advanced Micro Devices, Inc. Strained channel finfet
US7005700B2 (en) 2004-01-06 2006-02-28 Jong Ho Lee Double-gate flash memory device
KR100594327B1 (ko) 2005-03-24 2006-06-30 삼성전자주식회사 라운드 형태의 단면을 가지는 나노와이어를 구비한 반도체소자 및 그 제조 방법
US20090321834A1 (en) 2008-06-30 2009-12-31 Willy Rachmady Substrate fins with different heights
CN101853882B (zh) * 2009-04-01 2016-03-23 台湾积体电路制造股份有限公司 具有改进的开关电流比的高迁移率多面栅晶体管
US9761666B2 (en) 2011-06-16 2017-09-12 Taiwan Semiconductor Manufacturing Company, Ltd. Strained channel field effect transistor
US8685825B2 (en) 2011-07-27 2014-04-01 Advanced Ion Beam Technology, Inc. Replacement source/drain finFET fabrication
TWI521603B (zh) 2011-10-26 2016-02-11 聯華電子股份有限公司 具有鰭狀結構之場效電晶體之製法及由其所製得之具有鰭狀結構之場效電晶體
US8871575B2 (en) * 2011-10-31 2014-10-28 United Microelectronics Corp. Method of fabricating field effect transistor with fin structure
CN107039281B (zh) * 2011-12-22 2021-06-18 英特尔公司 具有颈状半导体主体的半导体器件以及形成不同宽度的半导体主体的方法
US20130200459A1 (en) * 2012-02-02 2013-08-08 International Business Machines Corporation Strained channel for depleted channel semiconductor devices
US20130200483A1 (en) * 2012-02-08 2013-08-08 United Microelectronics Corp. Fin structure and method of forming the same
US8546891B2 (en) 2012-02-29 2013-10-01 Taiwan Semiconductor Manufacturing Company, Ltd. Fin profile structure and method of making same
US8847281B2 (en) * 2012-07-27 2014-09-30 Intel Corporation High mobility strained channels for fin-based transistors
US9954104B2 (en) * 2014-01-24 2018-04-24 Globalfoundries Inc. Multiwidth finFET with channel cladding
WO2015147784A1 (en) 2014-03-24 2015-10-01 Intel Corporation Fin sculpting and cladding during replacement gate process for transistor channel applications

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103515422A (zh) * 2012-06-15 2014-01-15 台湾积体电路制造股份有限公司 具有高迁移率和应变沟道的FinFET

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Publication number Publication date
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