CN105280698A - 垂直器件结构 - Google Patents

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Abstract

本发明提供了垂直器件结构。本发明涉及具有在源极区和漏极区之间延伸的矩形垂直沟道条的垂直晶体管器件及其相关的形成方法。在一些实施例中，垂直晶体管器件包括设置在半导体衬底上方的源极区。具有一个或多个垂直沟道条的沟道区设置在源极区上方。一个或多个垂直沟道条的底面邻接源极区并且具有矩形形状(即，具有四条边的形状，具有不同长度的相邻边和四个直角)。栅极区位于源极区上方并且位于邻接垂直沟道条的位置处，漏极区设置在栅极区和垂直沟道条上方。垂直沟道条的矩形形状提供了具有更好性能和单元区域密度的垂直器件。

Description

垂直器件结构
技术领域
本发明一般地设计半导体技术领域，更具体地，涉及垂直晶体管器件及其形成方法。
背景技术
摩尔定律表明集成电路中晶体管的数量大约每两年就会增加一倍。为了实现摩尔定律，集成芯片行业不断降低集成芯片部件的尺寸(即，缩放)。然而，近年来，缩放变得更加困难，这是因为正在接近集成芯片制造过程中所使用材料的物理限制。因此，作为传统缩放的替代选择，半导体行业开始使用替代技术(例如，FinFET)以继续满足摩尔定律。
最近已经出现的传统的硅平面场效应晶体管(FET)的替代选择是纳米线晶体管器件。纳米线晶体管器件将一条或多条纳米线用作源极区和漏极区之间延伸的沟道区。纳米线的直径通常具有十个纳米级或以下，因此，允许形成比使用传统硅技术所能实现的更小的晶体管器件。
发明内容
为了解决现有技术中所存在的缺陷，提供了一种垂直晶体管器件，包括：源极区，设置在半导体衬底上方；沟道区，包括设置在所述源极区上方的一个或多个垂直沟道条，其中，所述一个或多个垂直沟道条的底面邻接所述源极区并且具有矩形形状；栅极区，位于所述源极区上方，并且位于通过栅极介电层与所述一个或多个垂直沟道条的侧壁间隔开的位置处；以及漏极区，设置在所述栅极区和所述一个或多个垂直沟道条上方。
在该垂直晶体管器件中，所述一个或多个垂直沟道条分别具有两条第一相对边和两条第二相对边，所述两条第一相对边具有长度，所述两条第二相对边具有小于所述长度的宽度；以及其中，所述一个或多个垂直沟道条的两条第一相对边在所述源极区上方定向为平行。
在该垂直晶体管器件中，所述一个或多个垂直沟道条的两条第一相对边在垂直于所述源极区的长度的方向上延伸。
在该垂直晶体管器件中，所述一个或多个垂直沟道条的两条第一相对边在平行于所述源极区的长度的方向上延伸。
在该垂直晶体管器件中，所述一个或多个垂直沟道条的长度大于所述一个或多个垂直沟道条的宽度约两倍至约二十倍之间。
在该垂直晶体管器件中，所述栅极区沿着所述一个或多个垂直沟道条的一部分延伸，所述一个或多个垂直沟道条的一部分通过绝缘材料与所述漏极区垂直分离。
在该垂直晶体管器件中，所述栅极区围绕所述一个或多个垂直沟道条。
在该垂直晶体管器件中，所述栅极区包括具有水平边和垂直边的“L”形结构；以及其中，所述水平边定向为平行于所述源极区的顶面，并且所述垂直边定向为平行于所述一个或多个垂直沟道条的侧壁。
在该垂直晶体管器件中，所述栅极介电层包括设置在所述源极区上方并且邻接所述一个或多个垂直沟道条的侧壁的高k介电材料；其中，所述栅极区包括：栅极功函层，设置在所述栅极介电层上并且配置为影响所述垂直晶体管器件的功函；以及栅极金属层，包括设置在所述栅极功函层上的导电材料。
根据本发明的另一方面，提供了一种垂直晶体管器件，包括：源极区，设置在半导体衬底上方；沟道区，设置在所述源极区上方；多个垂直沟道条，在所述源极区和所述漏极区之间延伸，其中，所述多个垂直沟道条的底面邻接所述源极区并且具有两条第一相对边和两条第二相对边，所述两条第一相对边具有长度，所述两条第二相对边具有小于所述长度的宽度；以及栅极区，围绕所述多个垂直沟道条，并且位于与所述源极区和所述漏极区垂直地分离的位置处。
在该垂直晶体管器件中，所述多个垂直沟道条的两条第一相对边在定向为垂直于所述源极区的长度的方向上延伸。
在该垂直晶体管器件中，所述多个垂直沟道条的两条第一相对边在定向为平行于所述源极区的长度的方向上延伸。
在该垂直晶体管器件中，所述栅极区包括具有水平边和垂直边的“L”形结构；以及其中，所述水平边定向为平行于所述源极区的顶面，并且所述垂直边定向为平行于所述多个垂直沟道条的侧壁。
该垂直晶体管器件还包括：栅极介电层，包括高k介电材料，并且设置在所述源极区上方并邻接所述多个垂直沟道条的侧壁；其中，所述栅极区包括：栅极功函层，设置在所述栅极介电层上并且配置为影响所述垂直晶体管器件的功函；以及栅极金属层，包括设置在所述栅极功函层上的导电材料。
在该垂直晶体管器件中，所述多个垂直沟道条的长度大于所述多个垂直沟道条的宽度约两倍至约二十倍之间。
根据本发明的又一方面，提供了一种形成晶体管器件的方法，包括：在半导体衬底上方形成源极区；在所述源极区上面的位置处形成具有矩形形状的一个或多个垂直沟道条；在所述源极区上面的位置处形成围绕所述一个或多个垂直沟道条的栅极区；以及在所述一个或多个垂直沟道条上方形成漏极区。
在该方法中，形成所述一个或多个垂直沟道条包括：根据掩模层，选择性地蚀刻位于所述源极层上面的器件沟道层以在所述源极层上方形成一个或多个垂直沟道条。
该方法还包括：根据包括所述一个或多个垂直沟道条的第一掩模结构，选择性地蚀刻所述源极层，以形成位于邻近的垂直晶体管器件的空间分离的源极区之间的沟槽。
该方法还包括：根据包括所述一个或多个垂直沟道条的第二掩模结构，选择性地蚀刻所述栅极层，以形成邻近的垂直晶体管器件的空间分离的栅极区。
在该方法中，所述一个或多个垂直沟道条分别具有两条第一相对边和两条第二相对边，所述两条第一相对边具有长度，所述两条第二相对边具有小于所述长度的宽度；以及其中，所述一个或多个垂直沟道条的两条第一相对边在所述源极区上方定向为彼此平行。
附图说明
当结合附图进行阅读时，根据以下详细描述可以更好地理解本发明的各方面。应该强调的是，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1A至图1C示出了具有在源极区和漏极区之间延伸的矩形形状的垂直沟道条的垂直晶体管的一些实施例。
图2A和图2B示出了包括垂直晶体管器件的集成芯片的一些实施例，垂直晶体管器件具有在源极区和漏极区之间延伸的矩形形状的垂直沟道条。
图3示出了各种实施例，其示出了位于公开的垂直晶体管器件的源极区上的垂直沟道条结构。
图4示出了使用公开的具有垂直沟道条的垂直晶体管的示例性SRAM布局的一些实施例。
图5示出了形成具有在源极区和漏极区之间延伸的矩形形状的垂直沟道条的垂直晶体管器件的方法的一些实施例的流程图。
图6示出了形成具有垂直晶体管器件的集成芯片的方法的一些可选实施例的流程图，垂直晶体管器件具有在源极区和漏极区之间延伸的矩形形状的垂直沟道条。
图7至图18示出了截面图的一些实施例，这些截面图示出了形成具有在源极区和漏极区之间延伸的矩形形状的垂直沟道条的垂直晶体管器件的方法。
具体实施方式
以下公开内容提供了许多用于实现所提供主题的不同特征的不同实施例或实例。下面将描述部件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件以直接接触的方式形成的实施例，并且也可以包括额外的部件可形成在第一部件和第二部件之间使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
而且，为便于描述，在本文中可以使用诸如“在…之下”、“在…下方”、“下面的”、“在…之上”、“上面的”等的空间关系术语，以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间关系术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，并且同样地可以对本文中使用的空间关系描述符进行相对应的解释。
垂直纳米线晶体管器件通常包括具有圆形或方形截面的纳米线，该纳米线垂直地设置在下面的源极区和上面的漏极区之间。在操作垂直纳米线晶体管期间，对栅极区(即，栅电极)施加的电压可能会导致电流流经纳米线或被夹断，其中栅极区围绕处于垂直地定位在源极区和漏极区之间的位置处的纳米线。
由于纳米线的尺寸小(例如，通常介于0.1nm和10nm之间)，单条纳米线无法在源极区和漏极区之间承载足够的电流以提供有效的晶体管器件。因此，通常多条平行的纳米线位于同一垂直晶体管器件的源极区和漏极区之间。由于多条平行的纳米线受控于相同的栅极区，所以多条平行的纳米线能够作为单个晶体管器件操作。
本发明涉及一种具有改进的性能和单元区域密度的垂直晶体管器件，包括在源极区和漏极区之间延伸的矩形形状的垂直沟道条；及其相关的形成方法。在一些实施例中，垂直晶体管器件包括设置在半导体衬底上方的源极区。包括一个或多个垂直沟道条的沟道区设置在源极区上方。一个或多个垂直沟道条的底面邻接源极区并且具有矩形形状(即，一种四条边被四个直角分隔开的形状，并且相邻的边具有不同的长度)。垂直晶体管器件还包括位于源极区上面并且位于围绕一个或多个垂直沟道条的位置处的栅极区，以及设置在栅极区和一个或多个垂直沟道条上方的漏极区。相对于使用圆形或方形纳米线的垂直晶体管而言，垂直沟道条的矩形形状允许改进所公开的垂直晶体管器件的性能和单元区域密度。
图1A示出了具有在源极区104和漏极区110之间延伸的矩形形状的垂直沟道条108的垂直晶体管器件100的一些实施例的三维截面图。
垂直晶体管器件100包括位于半导体衬底102上面的源极区104。在一些实施例中，源极区104包括具有第一掺杂类型的重掺杂区(例如，掺杂浓度大于约1017原子/立方厘米的n型掺杂或p型掺杂)。在各个实施例中，该半导体衬底102可以包括诸如半导体晶圆或位于晶圆上的一个或多个管芯的任何类型的半导体主体(例如，硅、硅锗(SiGe)、SOI等)，以及任何其他类型的半导体和/或形成在其上的和/或与其相关联的外延层。
一个或多个垂直沟道条108a和108b设置在源极区104上方。一个或多个垂直沟道条108a和108b形成垂直晶体管器件100的沟道区109。一个或多个垂直沟道条108a和108b的底面107邻接源极区104的顶面。底面107具有矩形形状，该矩形形状的相邻边具有不相等的长度。在一些实施例中，一个或多个垂直沟道条108a和108b具有的第二掺杂型不同于源极区104的第一掺杂类型(例如，p型掺杂和n型掺杂)。在其它实施例中，一个或多个垂直沟道条108a和108b可以包括非掺杂材料。在一些实施例中，垂直沟道条108a和108b可以包括诸如硅(Si)、硅锗(SiGe)、锗(Ge)、砷化铟(InAs)、砷化镓(GaAs)等的半导体材料。虽然垂直晶体管器件100示出了两个垂直沟道条108a和108b，但是应当理解，这种实施例不具有限制意义。相反，所公开的垂直晶体管器件100可以具有任何数量的垂直沟道条(例如，1、2、3、4等)
漏极区110设置在一个或多个垂直沟道条108a和108b上方。漏极区110邻接垂直沟道条108a和108b的顶面(与底面107相对)，使得垂直沟道条108a和108b在源极区104和漏极区110之间延伸。在一些实施例中，漏极区110包括的重掺杂区具有源极区104的第一掺杂类型(例如，掺杂浓度大于约1017原子/立方厘米的n型掺杂或p型掺杂)。
包括导电材料的栅极区106在邻近一个或多个垂直沟道条108a和108b的位置处垂直地设置在源极区104和漏极区110之间。在垂直晶体管器件100工作期间，可以选择性地对栅极区106施加电压。施加的电压导致栅极区106控制电荷载流子111沿着源极区104和漏极区110之间的垂直沟道条108a和108b流动。在一些实施例中，栅极区106围绕一个或多个垂直沟道条108a和108b，以便形成全环栅(GAA)晶体管器件。
图1B示出了垂直晶体管器件100的俯视图112的一些实施例。
如俯视图112中所示，设置在源极区104和漏极区110之间的垂直沟道条108a和108b具有四条边被直角分隔开的矩形形状。垂直沟道条108a和108b的矩形形状导致相邻的边具有不同的长度。例如，垂直沟道条108a和108b分别具有长度l的两条第一相对边和具有宽度w的两条第二相对边，其中，长度l的值大于宽度w的值。在一些实施例中，在源极区104上方的区域中，多个垂直沟道条108a和108b的两条第一相对边定向为彼此平行(即，第一垂直沟道条108a的两条第一相对边定向为平行于第二垂直沟道条108b的两条第一相对边)。
在一些实施例中，垂直沟道条108a和108b的长度l在垂直沟道条108a和108b的宽度w的值的约4倍和约20倍之间的范围内。例如，在一些实施例中，长度l的值可以介于约20nm和约100nm之间，并且宽度w的值可以介于约5nm和约10nm之间。在其他实施例中，长度l和宽度w可以具有更小的值或根据所需晶体管器件的特性变化的值。应当理解，增大栅极区106围绕沟道区109的元件的区域也会增大垂直晶体管器件100的有效宽度。因此，相对于具有方形或圆形纳米线的垂直晶体管器件而言，一个或多个垂直沟道条108a和108b的矩形形状增大了沟道区109的有效宽度(Weff)。
图1C示出了垂直晶体管器件100的侧视图114的一些实施例。
如侧视图114所示，栅极区106在与源极区104和漏极区110垂直分隔开的位置处围绕垂直沟道条108a和108b。栅极区106通过栅极介电层116与垂直沟道条108a和108b分隔开，栅极介电层116邻接垂直沟道条108a和108b的侧壁。
图2A和图2B示出了包括垂直晶体管器件201a和201b的集成芯片200的一些实施例，垂直晶体管器件201a和201b具有在一个或多个源极区104和一个或多个漏极区216之间延伸的矩形形状的垂直沟道条108。
图2A示出了集成芯片200的侧视图的一些实施例。
集成芯片200包括设置在垂直晶体管器件201a和201b的源极区104之间的隔离区204(例如，浅沟槽隔离区)。在一些实施例中，源极区104可以设置在一个或多个阱区202内，阱区202位于半导体衬底102内。在这样的实施例中，源极区104的掺杂类型与一个或多个阱区202的掺杂类型不同(例如，源极区104可以具有第一掺杂类型，而阱区202可以具有与第一掺杂类型不同的第二掺杂类型)。第一绝缘层206设置在源极区104上方。在各个实施例中，第一绝缘层206可以包括一个或多个不同的介电层。在一些实施例中，第一绝缘层206可以包括二氧化硅(SiO2)、氮化硅(SiN)、碳氮化硅(SiCN)、氮氧硅碳化合物(SiCON，siliconcarbonoxy-nitride)等中的一种或多种。
栅极介电层208设置在第一绝缘层206上方。在一些实施例中，例如，栅极介电层208可以包括诸如氧化铪(HfOx)、氧化锆(ZrOx))、或氧化铝(Al2O3)的高k栅极介电材料。栅极介电层208可以包括具有水平边208a和垂直边208b的“L”形结构。水平边208a定向为平行于源极区104的顶面并且垂直边208b定向为平行于垂直沟道条108的侧壁。
栅极区210设置在栅极介电层208上方。第一绝缘层206和栅极介电层208配置为将源极区104与栅极区210电隔离。栅极区210包括导电材料(例如，金属或多晶硅)。在一些实施例中，栅极区210可以包括一个或多个不同的层。例如，在一些实施例中，栅极区210可以包括第一栅极层210a、以及上面的第二栅极层210b，第一栅极层210a包括栅极功函层，栅极功函层包括选择为垂直晶体管器件201a和201b提供选择的功函的材料，第二栅极层210b包括栅极金属层。在一些实施例中，例如，第一栅极层210a可以包括氮化钛(TiN)、氮化钽(TaN)、碳化铝钛(TiAlC)、碳化铝钽(TaAlC)等。在一些实施例中，例如，第二栅极层210b可以包括钨(W)或铝(Al)。在一些实施例中，栅极区域210也可以包括“L”形结构。
介电层212设置在栅极区210上方。在各个实施例中，介电层212可以包括一个或多个不同的介电层。在一些实施例中，介电层212可以包括设置在栅极区210上的第一介电层212a，和上面的层间介电层(ILD)212b。在一些实施例中，第一介电层212a可以包括氮化硅(SiN)、碳氮化硅(SiCN)、氮氧硅碳化合物(SiCON)等。在一些实施例中，ILD层212b可以包括二氧化硅(SiO2)、磷硅玻璃(PSG)、硼硅玻璃(BSG)。
漏极间隔件214在横向地设置在垂直沟道条108之间的位置处设置在栅极区210和介电层212上方。漏极间隔件214配置为将栅极区210与漏极区216电隔离。在一些实施例中，漏极区216可以包括一个或多个分离的漏极接触件217(例如，诸如金属的导电材料)。在一些实施例中，例如，漏极间隔件214可以包括二氧化硅(SiO2)、氮化硅(SiN)、碳氮化硅(SiCN)、氮氧硅碳化合物(SiCON)等中的一种或多种。
图2B示出了集成芯片200的俯视图218的一些实施例。如俯视图218中所示，沿着截线A-A’截取集成芯片200的侧视图(图2A中示出)。
图3示出了俯视图300a至300c的各个实施例，其示出了在所公开的垂直晶体管器件的源极区上的垂直沟道条结构。
垂直晶体管器件的第一俯视图300a示出了位于源极区302上方的多个单引线沟道304。多个单引线沟道304具有方形截面(例如，具有长度相等的四条边)。多个单引线沟道304之间的间距使得源极区302具有长度l1和宽度w1。
垂直晶体管器件的第二俯视图300b示出了位于源极区306上方的多个垂直沟道条308。多个垂直沟道条308具有矩形截面，矩形截面的长度在与源极区306的长度(即，较大的尺寸)平行的方向上延伸(即，使得多个垂直沟道条308的长边定向为平行于源极区306的长边)。
多个垂直沟道条308之间的间距使得源极区306具有长度l2和宽度w2，该长度l2和宽度w2分别小于俯视图300a中示出的垂直晶体管器件的长度l1和宽度w1(由于通过结合方法600所描述的自对准工艺来形成垂直沟道条308)。在一些实施例中，通过将多个单引线沟道304替换为多个垂直沟道条308，可以将源极区的尺寸降低了1.2倍以上。
垂直晶体管器件的第三俯视图300c示出了位于源极区306上方的多个垂直沟道条310。多个垂直沟道条310具有矩形截面，矩形截面的长度在与源极区306的长度(即，较大的尺寸)垂直的方向上延伸(即，垂直于垂直沟道条308)。
俯视图300d至300k示出了具有位于源极区306上方的不同位置处的多个垂直沟道条308的垂直晶体管器件的可选实施例。在各个实施例中，由于多种原因，多个垂直沟道条308在源极区306上方可以具有不同的位置。例如，在一些实施例中，与源极区306相对于的垂直沟道条308的不同位置是由于制造期间的未对准所造成的。在这样的实施例中，因为垂直沟道条308的长度，将多个单引线沟道304替换为多个垂直沟道条308可以减轻对准问题(例如，由于即使具有未对准，多个垂直沟道条308也与源极区306具有大的交叉，以减轻未对准问题)。
图4示出了6TSRAM(静态随机存取存储器)单元的示意图400和包括垂直沟道条的垂直晶体管器件的相对应的示例性SRAM布局402的一些实施例。
如示意图400所示，6TSRAM单元包括六个晶体管器件T1至T6。晶体管T2、T3、T4和T5形成配置为存储数据的两个交叉耦合的反相器(例如，第一反相器包括T2和T3并且第二反相器包括T4和T5)。两个额外的存取晶体管T1和T6用于在读写操作期间通过位线BL、BLB和字线WL来控制对SRAM单元的存取。
SRAM布局402包括位于源极区406上面的栅极区404a和404b，该源极区可通过导电通路410连接。垂直沟道条408被配置为延伸穿过栅极区404a以形成存取晶体管T1和T6。垂直沟道条408被配置为延伸穿过栅极区404b以形成晶体管T2、T3、T4和T5。通过使用垂直沟道条408以形成晶体管器件T1至T6，相对于使用具有单引线沟道的晶体管器件的SRAM而言，可以减小SRAM布局402的尺寸。
图5示出了形成具有垂直沟道条的垂直晶体管器件的方法500的一些实施例的流程图，矩形形状的该垂直沟道条在源极区和漏极区之间延伸。
尽管本文中将公开的方法(例如，方法500和600)示出和描述为一系列的动作或事件，但是应当理解，这些动作或事件的示出顺序不应当解释为限制意义。例如，一些动作可以以不同的顺序发生和/或与除了本发明中描述和/或示出的动作或事件之外的其他动作或事件同时发生。此外，并非所有示出的动作都需要实现本文描述的一个或多个方面或实施例。而且，可以以一个或多个单独的动作和/或阶段来实施本文所描述的一个或多个方面。
在步骤502中，在半导体衬底上方形成源极区。
在步骤504中，在源极区上面的位置处形成具有矩形形状的一个或多个垂直沟道条。垂直沟道条的矩形形状使得垂直沟道条的两相邻的边具有不同的长度。
在步骤506中，在源极区上面的位置处形成栅极区以邻接一个或多个垂直沟道条。
在步骤508中，在一个或多个垂直沟道条上方形成漏极区。通过在一个或多个垂直沟道条上方形成漏极区，使得一个或多个垂直沟道条在源极区和漏极区之间延伸。
图6示出了形成具有垂直晶体管器件的集成芯片的方法600的一些可选实施例的流程图，垂直晶体管器件具有在源极区和漏极区之间延伸的矩形形状的垂直沟道条。
在步骤602中，对源极层上面的器件沟道层进行选择性蚀刻以在源极层上方形成多个垂直沟道条。
在步骤604中，根据包括垂直沟道条的第一掩模结构，选择性地蚀刻源极层以形成将邻近的垂直晶体管器件的源极区空间分离的沟槽。
在步骤606中，在沟槽内形成隔离区。
在步骤608中，栅极介电层和栅极层在垂直沟道条之间和上方延伸的位置处形成在衬底上。
在步骤610中，从一个或多个垂直沟道条上方回蚀栅极层。
在步骤612中，根据包括垂直沟道条的第二掩模结构，选择性蚀刻栅极层以形成将邻近的垂直晶体管器件空间分离的栅极区。
在步骤614中，实施平坦化工艺。
在步骤616中，在一个或多个垂直沟道条上方形成漏极区。
图7至图18示出了形成具有垂直沟道条的垂直晶体管器件的方法的截面图的一些实施例，矩形形状的垂直沟道条在源极区和漏极区之间延伸。尽管结合方法600描述了图7至图18，但是应当理解，在图7至图18中所公开的结构不限制于方法600，但相反可独立成为不依赖于方法600的结构。类似地，虽然结合图7至图18描述了方法600，但是应当理解，方法600不限于图7至图18公开的结构，但相反可独立成为不依赖于图7至图18公开的结构。
图7示出了与动作602相对应的截面图700的一些实施例。
如截面图700所示，器件沟道层706设置在半导体衬底102上方的源极层704上。在一些实施例中，通过将掺杂剂种类选择性地注入半导体衬底102来形成源极层704。在一些实施例中，源极层704可以设置在阱区702内，该阱区形成在半导体衬底102内。在这种实施例中，源极层704与阱区702可以具有不同的掺杂类型。例如，源极层704可以具有第一掺杂类型，而阱区702可以具有与第一掺杂类型不同的第二掺杂类型。在各个实施例中，器件沟道层706可以包括硅(Si)、硅锗(SiGe)、锗(Ge)等。
在限定一个或多个垂直沟道条108的位置处，掩模层708选择性地形成在器件沟道层706上方(例如，可以在位于垂直沟道条108的位置上方的位置处形成掩模层708)。然后，将器件沟道层706暴露于第一蚀刻剂710。第一蚀刻剂710被配置为从未被掩模层708覆盖的区域去除器件沟道层706，从而导致在源极层704上形成一个或多个垂直沟道条。在一些实施例中，第一蚀刻剂710包括湿蚀刻剂(例如，具有稀盐酸(HCl))或干蚀刻剂(例如，具有包括氟(F)、四氟甲烷(CF4)、臭氧(O3)和C4F8(八氟环丁烷)中的一种或多种的蚀刻化学品)。
图8和图9示出了与动作604相对应的截面图800和900的一些实施例。
如截面图800中所示，垂直沟道条间隔件801形成在垂直沟道条108的相对侧上。可以通过沉积一个多个介电层来形成垂直沟道条间隔件801。例如，在垂直沟道条108之间可以沉积第一介电层802和第二介电层804。在沉积之后，可以使用各向异性蚀刻选择性地蚀刻第一介电层802和第二介电层804，以形成垂直沟道条间隔件801。各向异性蚀刻导致在垂直沟道条108的侧壁上形成垂直沟道条间隔件801。
如截面图900中所示，在同一垂直晶体管器件的垂直沟道条108之间形成光刻胶层902。例如，如截面图900中所示，第一垂直晶体管器件903a共享垂直沟道条108a和108b，而第二垂直晶体管器件903b共享垂直沟道条108c和108d。垂直沟道条间隔件801、光刻胶层902和垂直沟道条108共同形成第一掩模结构905。
在形成光刻胶层902之后，源极层704选择性地暴露于第二蚀刻剂904，第二蚀刻剂904被配置为根据第一掩模结构905蚀刻源极层704，以形成位于邻近的垂直晶体管903a和903b的空间分离的源极区104a和104b之间的沟槽906。通过将垂直沟道条间隔件801用作限定空间分离的源极区104a和104b的第一掩模结构905，可紧密地形成空间分离的源极区104a和104b，从而使得源极区104a和104b具有相对小的区域。
图10和图11示出了与动作606相对应的截面图1000和1100的一些实施例。
如截面图1000中所示，在沟槽906内和邻近的垂直沟道条108之间形成介电材料1002。在一些实施例中，介电材料1002可以包括通过沉积工艺形成的氧化物。然后实施平坦化工艺。平坦化工艺去除多余的介电材料1002和/或掩模层708，从而形成平坦的顶面1004。
如截面图1100中所示，将介电材料1002暴露于第三蚀刻剂1102，第三蚀刻剂1102被配置为回蚀介电材料1002，以在横向介于空间隔离的源极区104a和104b之间的位置处形成隔离区204(例如，浅沟槽隔离区)。在一些实施例中，隔离区204的顶面可以与空间隔离的源极区104a和104b的顶面对齐。在回蚀之后，也去除(例如，通过选择性蚀刻)垂直的沟道条间隔件801。在一些实施例中，可以在邻近垂直沟道条108的位置处于空间分离的源极区104a和104b内形成源极硅化物层1104。虽然在截面图1100中示出了所形成的源极硅化物层1104，但是应当理解，在其他实施例中，可以在工艺中的其他点处形成该源极硅化物层。
图12示出了与动作608相对应的截面图1200的一些实施例。
如截面图1200中所示，在空间分离的源极区104a和104b以及隔离区204上方形成绝缘层1202。在各个实施例中，绝缘层1202可以包括第一绝缘层1202a和上面的第二绝缘层1202b。在一些实施例中，第一绝缘层1202a和第二绝缘层1202b可以包括二氧化硅(SiO2)、氮化硅(SiN)、碳氮化硅(SiCN)、氮氧硅碳化合物(SiCON)等中的一种或多种。
随后在第一绝缘层1202上方形成栅极介电层1204以及在栅极介电层1204上方形成栅极层1206。在垂直沟道条108之间和上方延伸的位置处形成栅极介电层1204和栅极层1206。在一些实施例中，可以通过汽相沉积技术(例如，CVD、PVD等)或通过原子层沉积(ALD)来形成栅极介电层1204和栅极层1206。在一些实施例中，沉积可以导致栅极介电层1204和栅极层1206包括“L”形结构。在一些实施例中，该栅极介电层1204可以包括高k栅极介电材料(例如，诸如氧化铪(HfOx)、氧化锆(ZrOx)、氧化铝(Al2O3)等)。在一些实施例中，栅极层1206可包括第一栅极层1206a和上面的第二栅极层1206b，第一栅极层1206a包括被选择为调节相关联的晶体管器件的功函的材料(例如，TiN、TaN、TiAlC、TaAlC等)，第二栅极层1206b包括栅极金属层(例如，W、Al等)。
在一些实施例中，可以在栅极层1206上方设置介电层1208。介电层1208可以包括第一介电层1208a和上面的层间介电层(ILD)1208b。在一些实施例中，第一介电层1208a可以包括氮化硅(SiN)、碳氮化硅(SiCN)、氮氧硅碳化合物(SiCON)等。在一些实施例中，ILD层1208b可以包括二氧化硅(SiO2)、磷硅玻璃(PSG)、硼硅玻璃(BSG)。
图13示出了与动作610相对应的截面图1300的一些实施例。
如截面图1300中所示，将栅极介电层1204和栅极层1206暴露于第四蚀刻剂1302，第四蚀刻剂1302被配置为通过从一个或多个垂直沟道条108上方回蚀栅极介电层1204和栅极层1206以形成栅极介电层1204’和栅极层1206’。回蚀栅极介电层1204和栅极层1206暴露出垂直地位于介电层1208上方的区域中的垂直沟道条108(即，使得垂直沟道条108的上部被栅极介电层1204’环绕，而垂直沟道条108的第二上部未被栅极介电层1204’环绕)。
图14至图16示出了与动作612相对应的截面图1400至1600的一些实施例。
如截面图1400中所示，将包括电绝缘材料的间隔材料沉积到衬底上并且选择性地蚀刻电绝缘材料以在垂直沟道条108的相对侧上形成漏极间隔件1402。在一些实施例中，漏极间隔件1402可以包括氧化物(例如，二氧化硅)、氮化硅(SiN)、碳氮化硅(SiCN)、氮氧硅碳化合物(SiCON)等。
如截面图1500中所示，在漏极间隔件1402和介电层212上方形成图案化层1501。图案化层1501可以包括在介电层212上方形成的一个或多个掩模层1502至1506。漏极间隔件1402、垂直沟道条108和图案化层1501形成用于选择性地蚀刻栅极层1206’的第二掩模结构。根据第二掩模结构将栅极层1206’暴露于第五蚀刻剂1510以形成腔1508，腔1508形成用于邻近的垂直晶体管器件的空间分离的栅极区210。如截面图1600中所示，在蚀刻之后，去除图案化层1501。
图17示出了与动作614相对应的截面图1700的一些实施例。
如截面图1700所示，实施平坦化工艺。在一些实施例中，在平坦化工艺之前，可以形成围绕漏极间隔件1402的额外的ILD层1702。平坦化工艺去除漏极间隔件214以及额外的ILD层1702的一部分和掩模层708，从而形成平坦顶面1704，并且也限定了空间分离的源极区104a和104b之间的垂直沟道条108的长度和随后形成的漏极区。
图18示出了与动作616相对应的截面图1800的一些实施例。
如截面图1800所示，在一个或多个垂直沟道条108上方形成漏极区216。在一些实施例中，通过下列步骤来形成漏极区216：在垂直的沟道条108上方形成掺杂硅材料，以及然后选择性地蚀刻掺杂硅材料以限定漏极区216。
因此，本发明涉及一种具有在源极区和漏极区之间延伸的矩形形状的垂直沟道条的垂直晶体管器件及其相关的形成方法。
在一些实施例中，本发明涉及一种垂直晶体管器件。垂直晶体管器件包括设置在半导体衬底上方的源极区。垂直晶体管器件还包括沟道区，该沟道区包括设置在源极区上方的一个或多个垂直沟道条，其中，一个或多个垂直沟道条的底面邻接源极区并且具有矩形形状。垂直晶体管器件还包括栅极区和设置在栅极区和一个或多个垂直沟道条上方的漏极区，栅极区位于源极区上方，并且位于通过栅极介电层与一个或多个垂直沟道条的侧壁间隔开的位置处。
在其他实施例中，本发明涉及一种垂直晶体管器件。垂直晶体管器件包括设置在半导体衬底上方的源极区和设置在源极区上方的沟道区。多个垂直沟道条在源极区和漏极区之间延伸。多个垂直沟道条具有邻接源极区的底面，源极区具有两条第一相对边和两条第二相对边，两条第一相对边具有长度，两条第二相对边具有小于长度的宽度。栅极区在与源极区和漏极区垂直地分离的位置处围绕多个垂直沟道条。
在又一些其他实施例中，本发明涉及一种形成晶体管器件的方法。该方法包括：在半导体衬底上方形成源极区。该方法还包括在源极区上面的位置处形成具有矩形形状的一个或多个垂直沟道条。该方法还包括在源极区上面的位置处形成围绕一个或多个垂直沟道条的栅极区，以及在一个或多个垂直沟道条上方形成漏极区。
上面概述了若干实施例的特征，使得本领域技术人员可以更好地理解本发明的方面。本领域技术人员应该理解，他们可以容易地使用本发明作为基础来设计或修改用于实施与在本文介绍的实施例相同的目的和/或实现相同优势的其他工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，他们可以对本发明做出多种变化、替换以及改变。

Claims (10)

1.一种垂直晶体管器件，包括：
源极区，设置在半导体衬底上方；
沟道区，包括设置在所述源极区上方的一个或多个垂直沟道条，其中，所述一个或多个垂直沟道条的底面邻接所述源极区并具有矩形形状；
栅极区，位于所述源极区上方，并且位于通过栅极介电层与所述一个或多个垂直沟道条的侧壁间隔开的位置处；以及
漏极区，设置在所述栅极区和所述一个或多个垂直沟道条上方。
2.根据权利要求1所述的垂直晶体管器件，
其中，所述一个或多个垂直沟道条分别具有两条第一相对边和两条第二相对边，所述两条第一相对边具有长度，所述两条第二相对边具有小于所述长度的宽度；以及
其中，所述一个或多个垂直沟道条的两条第一相对边在所述源极区上方定向为平行。
3.根据权利要求2所述的垂直晶体管器件，其中，所述一个或多个垂直沟道条的两条第一相对边在垂直于所述源极区的长度的方向上延伸。
4.根据权利要求2所述的垂直晶体管器件，其中，所述一个或多个垂直沟道条的两条第一相对边在平行于所述源极区的长度的方向上延伸。
5.根据权利要求2所述的垂直晶体管器件，其中，所述一个或多个垂直沟道条的长度大于所述一个或多个垂直沟道条的宽度约两倍至约二十倍之间。
6.根据权利要求1所述的垂直晶体管器件，其中，所述栅极区沿着所述一个或多个垂直沟道条的一部分延伸，所述一个或多个垂直沟道条的一部分通过绝缘材料与所述漏极区垂直分离。
7.根据权利要求1所述的垂直晶体管器件，其中，所述栅极区围绕所述一个或多个垂直沟道条。
8.根据权利要求1所述的垂直晶体管器件，
其中，所述栅极区包括具有水平边和垂直边的“L”形结构；以及
其中，所述水平边定向为平行于所述源极区的顶面，并且所述垂直边定向为平行于所述一个或多个垂直沟道条的侧壁。
9.一种垂直晶体管器件，包括：
源极区，设置在半导体衬底上方；
沟道区，设置在所述源极区上方；
多个垂直沟道条，在所述源极区和所述漏极区之间延伸，其中，所述多个垂直沟道条的底面邻接所述源极区并且具有两条第一相对边和两条第二相对边，所述两条第一相对边具有长度，所述两条第二相对边具有小于所述长度的宽度；以及
栅极区，围绕所述多个垂直沟道条，并且位于与所述源极区和所述漏极区垂直地分离的位置处。
10.一种形成晶体管器件的方法，包括：
在半导体衬底上方形成源极区；
在所述源极区上面的位置处形成具有矩形形状的一个或多个垂直沟道条；
在所述源极区上面的位置处形成围绕所述一个或多个垂直沟道条的栅极区；以及
在所述一个或多个垂直沟道条上方形成漏极区。
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