CN109427905A - 制造半导体器件的方法以及半导体器件 - Google Patents

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Abstract

在方法中，形成其中第一半导体层和第二半导体层交替地堆叠的鳍结构。在鳍结构上方形成牺牲栅极结构。在未被牺牲栅极结构覆盖的鳍结构的源极/漏极区处蚀刻第一半导体层，从而形成暴露第二半导体层的第一源极/漏极间隔。在第一源极/漏极间隔处形成介电层，从而覆盖暴露的第二半导体层。蚀刻介电层和第二半导体层的部分，从而形成第二源极/漏极间隔。在第二源极/漏极间隔中形成源极/漏极外延层。至少一个第二半导体层与源极/漏极外延层接触，并且至少一个第二半导体层与源极/漏极外延层分离。本发明的实施例还涉及制造半导体器件的方法以及半导体器件。

Description

制造半导体器件的方法以及半导体器件
技术领域
本发明的实施例涉及制造半导体集成电路的方法，并且更特别地涉及制造包括鳍式场效应晶体管(FinFET)和/或全环栅(GAA)FET的半导体器件的方法，以及半导体器件。
背景技术
随着半导体产业在追求更高的器件密度、更高的性能和更低的成本的过程中进入纳米技术工艺节点，来自制造和设计问题的挑战已经引起了诸如包括鳍式FET(FinFET)和全环栅(GAA)FET的多栅极场效应晶体管(FET)的三维设计的发展。在FinFET中，栅电极与沟道区的三个侧面相邻，其中，栅极介电层插接在栅电极与沟道区之间。由于栅极结构在三个表面上围绕(包裹)鳍，晶体管本质上具有控制通过鳍或沟道区的电流的三个栅极。不幸的是，第四侧，沟道的底部远离栅电极并且因此不在栅极控制下。相反，在GAA FET中，栅电极围绕沟道区的所有侧面，这允许在沟道区中更充分地耗尽并且由于陡峭的亚阈值电流摆动(SS)和更小的漏致势垒降低(DIBL)而导致更少的短沟道效应。随着晶体管尺寸不断按比例缩小至亚10-15nm技术节点，需要进一步改进GAA FET。
发明内容
本发明的实施例提供了一种制造半导体器件的方法，包括：形成鳍结构，其中，第一半导体层和第二半导体层交替地堆叠并且从隔离绝缘层突出；在所述鳍结构上方形成牺牲栅极结构；在未被所述牺牲栅极结构覆盖的所述鳍结构的源极/漏极区处蚀刻所述第一半导体层，从而形成暴露所述第二半导体层的第一源极/漏极间隔；在所述第一源极/漏极间隔处形成介电层，从而覆盖暴露的所述第二半导体层；蚀刻所述介电层和所述第二半导体层的部分，从而形成第二源极/漏极间隔；以及在所述第二源极/漏极间隔中形成源极/漏极外延层，其中：至少一个所述第二半导体层与所述源极/漏极外延层接触，通过所述介电层将至少一个所述第二半导体层与设置在所述第二半导体层之上的所述源极/漏极外延层分离，以及所述隔离绝缘层的上表面位于所述源极/漏极外延层的底部下面的水平处。
本发明的另一实施例提供了一种制造半导体器件的方法，包括：形成鳍结构，其中，第一半导体层和第二半导体层交替地堆叠并且从隔离绝缘层突出；在所述鳍结构上方形成牺牲栅极结构；在未被所述牺牲栅极结构覆盖的所述鳍结构的源极/漏极区处蚀刻所述第一半导体层，从而形成暴露所述第二半导体层的第一源极/漏极间隔；在所述源极/漏极区处形成介电层，从而覆盖暴露的所述第二半导体层；蚀刻所述介电层，从而形成第二源极/漏极间隔，至少一个所述第二半导体层在所述第二源极/漏极间隔中暴露并且穿过所述第二源极/漏极间隔；以及在所述第二源极/漏极间隔中形成源极/漏极外延层，其中，暴露在所述第二源极/漏极间隔中的至少一个所述第二半导体层与所述源极/漏极外延层接触，通过所述介电层将至少一个所述第二半导体层与设置在所述第二半导体层之上的所述源极/漏极外延层分离，以及所述隔离绝缘层的上表面位于所述源极/漏极外延层的底部下面的水平处。
本发明的又一实施例提供了一种半导体器件，包括：第一全环栅极场效应晶体管(GAA FET)，设置在衬底上方；以及第二全环栅极场效应晶体管，设置在所述衬底上方，其中：所述第一全环栅极场效应晶体管和所述第二全环栅极场效应晶体管中的每个包括：半导体线，垂直地布置在所述衬底上方；源极/漏极外延层，与一个或多个所述半导体线接触；栅极介电层，设置在所述半导体线的每个沟道区上并且包裹在所述半导体线的每个沟道区周围；以及栅电极层，设置在所述栅极介电层上并包裹在每个沟道区周围，在所述第一全环栅极场效应晶体管和所述第二全环栅极场效应晶体管中的至少一个中，通过介电层将至少一条所述半导体线与设置在所述半导体线之上的所述源极/漏极外延层分离，以及围绕所述第一全环栅极场效应晶体管的隔离绝缘层的厚度不同于围绕所述第二全环栅极场效应晶体管的隔离绝缘层的厚度。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳地理解本发明的各个方面。应该注意，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各种部件的尺寸可以被任意增大或减小。
图1示出根据本发明的实施例的半导体FET器件的截面图。
图2示出根据本发明的实施例的制造半导体FET器件的各个阶段中的一个阶段。
图3示出根据本发明的实施例的制造半导体FET器件的各个阶段中的一个阶段。
图4示出根据本发明的实施例的制造半导体FET器件的各个阶段中的一个阶段。
图5A示出根据本发明的实施例的制造半导体FET器件的各个阶段中的一个阶段。图5B示出根据本发明的实施例的制造半导体FET器件的各个阶段中的一个阶段。图5C示出根据本发明的实施例的制造半导体FET器件的各个阶段中的一个阶段。图5D示出根据本发明的实施例的制造半导体FET器件的各个阶段中的一个阶段。图5E示出根据本发明的实施例的制造半导体FET器件的各个阶段中的一个阶段。
图6示出根据本发明的实施例的制造半导体FET器件的各个阶段中的一个阶段。
图7示出根据本发明的实施例的制造半导体FET器件的各个阶段中的一个阶段。
图8示出根据本发明的实施例的制造半导体FET器件的各个阶段中的一个阶段。
图9示出根据本发明的实施例的制造半导体FET器件的各个阶段中的一个阶段。
图10示出根据本发明的实施例的制造半导体FET器件的各个阶段中的一个阶段。
图11示出根据本发明的实施例的制造半导体FET器件的各个阶段中的一个阶段。
图12A、图12B、图12C和图12D示出根据本发明的实施例的制造半导体FET器件的各个阶段中的一个阶段。
图13A、图13B、图13C、图13D、图13E和图13F示出根据本发明的实施例的制造半导体FET器件的各个阶段中的一个阶段。
图14示出用于制造图13A-图13F所示的结构的各种蚀刻操作。
图15示出根据本发明的实施例的制造半导体FET器件的各个阶段中的一个阶段。
图16示出根据本发明的实施例的制造半导体FET器件的各个阶段中的一个阶段。
图17示出根据本发明的实施例的制造半导体FET器件的各个阶段中的一个阶段。
图18示出根据本发明的实施例的制造半导体FET器件的各个阶段中的一个阶段。
图19示出根据本发明的实施例的制造半导体FET器件的各个阶段中的一个阶段。
图20示出根据本发明的实施例的制造半导体FET器件的各个阶段中的一个阶段。
图21A、图21B、图21C和图21D示出根据本发明的实施例的制造半导体FET器件的各个阶段中的一个阶段。
图22示出根据本发明的另一实施例的半导体FET器件的截面图。
图23示出根据本发明的另一实施例的制造半导体FET器件的各个阶段中的一个阶段。
图24示出根据本发明的另一实施例的制造半导体FET器件的各个阶段中的一个阶段。
图25A、图25B、图25C、图25D、图25E和图25F示出根据本发明的另一实施例的制造半导体FET器件的各个阶段中的一个阶段。
图26示出根据本发明的实施例的使用半导体FET器件的NOR电路。
图27示出根据本发明的实施例的使用半导体FET器件的NAND电路。
图28A示出半导体FET器件的截面图，以及图28B示出使用根据本发明的实施例的半导体FET器件的布局。
图29A示出静态随机存取存储器(SRAM)单元图，以及图29B示出根据本发明的实施例的用于SRAM单元的各种晶体管特性。
图30示出根据本发明的另一实施例的半导体FET器件的截面图。
具体实施方式
以下公开内容提供了许多用于实现本发明的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件以直接接触的方式形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。为了简化和清楚，可以以不同的尺寸任意地绘制各个部件。
而且，为了便于描述，在此可以使用诸如“在…下方”、“在…下面”、“下部”、“在…之上”、“上部”等空间相对术语以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，并且在此使用的空间相对描述符可以同样地作出相应的解释。此外，术语“由...制成”可意指“包括”或“由...组成”。在本发明中，短语“A、B和C的一个”是指“A、B和/或C”(A、B、C、A和B、A和C、B和C、或A、B和C)，并不意味着来自A的一个元件、来自B的一个元件和来自C的一个元件，除非另有说明。
在GAA FET中，可以通过改变构成沟道区的每条半导体线的尺寸(例如，截面积)和/或通过改变在衬底上方垂直布置的半导体线的数量来调整驱动电流。然而，在一个半导体芯片内制造具有不同数量的半导体线的GAA FET通常是困难的。
在本发明中，通过改变电连接至源极/漏极外延层的半导体线的数量来调制GAAFET的驱动电流。在本发明中，源极/漏极是指源极和/或漏极。应当注意，在本发明中，除非另外描述，否则可互换地使用源极和漏极并且其结构大致相同。
图1示出根据本发明的实施例的半导体FET器件的截面图。
如图1所示，在衬底10上方设置第一GAA FET Q1和第二GAA FETQ2。在第一GAA FET和第二GAA FET的每个中，在半导体衬底10上方提供半导体线25，并且沿着Z方向(衬底10的主表面的法线方向)垂直布置半导体线25。在一些实施例中，衬底10包括至少位于其表面部分上的单晶半导体层。衬底10可以包括诸如但不限于Si、Ge、SiGe、GaAs、InSb、GaP、GaSb、InAlAs、InGaAs、GaSbP、GaAsSb和InP的单晶半导体层。在特定实施例中，衬底10由结晶硅制成。
衬底10可以包括位于其表面区中的一个或多个缓冲层(未示出)。缓冲层可以用于从衬底到源极/漏极区逐渐改变晶格常数。缓冲层可以由诸如但不限于Si、Ge、GeSn、SiGe、GaAs、InSb、GaP、GaSb、InAlAs、InGaAs、GaSbP、GaAsSb、GaN、GaP和InP的外延生长的单晶半导体材料形成。在特定实施例中，衬底10包括在硅衬底10上外延生长的硅锗(SiGe)缓冲层。SiGe缓冲层的锗浓度从用于最底部缓冲层的30％的原子比的锗增加至用于最顶部缓冲层的70％的原子比的锗。
在第一GAA FET和第二GAA FET的每个中，在衬底10上方设置作为沟道层的半导体线25。在一些实施例中，在从衬底10突出的鳍结构(未示出)上方设置半导体线25。栅极介电层53和栅电极层58包裹在沟道层25的每个周围。在一些实施例中，栅极介电层53包括界面层52和高k介电层54。栅极结构包括栅极介电层53、栅电极层58和侧壁间隔件32。尽管图1示出四条半导体线25，但是半导体线25的数量不限于四条，并且可以小至一条或多于四条并且可以达到十五(15)条。
在本发明的特定实施例中，在栅极介电层53与栅电极层58之间插接一个或多个功函数调整层56。
在第一GAA FET和第二GAA FET的每个中，在衬底10上方设置源极/漏极外延层40。源极/漏极外延层40与沟道层25直接接触，并且通过作为内部间隔件的介电层35以及栅极介电层53与栅电极层58分隔开。介电层35由低k(比SiO2的介电常数更低的低介电常数)材料制成。低k材料包括SiOC、SiOCN、有机材料或多孔材料或任何其他合适的材料。
在S/D外延层40上方设置层间介电(ILD)层36，并且在S/D外延层40上设置导电接触层60，并且在导电接触层60上方设置穿过ILD层36的导电插塞65。导电接触层60包括一层或多层导电材料。在一些实施例中，导电接触层60包括诸如WSi、NiSi、TiSi或CoSi或其他合适的硅化物材料的硅化物层。
除了源极/漏极区之外，第一GAA FET Q1和第二GAA FET Q2具有大致相同的结构。如图1所示，第一GAA FET Q1的源极/漏极外延层40与所有半导体线25物理接触和电接触，而第二GAA FET Q2的源极/漏极外延层40仅与半导体线25中的一些物理接触和电接触。在一些实施例中，如图1所示，第二GAA FET Q2的源极/漏极外延层40与四条半导体线25中的两个物理接触和电接触。换言之，第二GAA FET Q2的至少一条半导体线25通过介电层35与设置在半导体线25之上的源极/漏极外延层40电分离。
在特定实施例中，第一GAA FET Q1的至少一条半导体线25通过介电层35与设置在半导体线25之上的源极/漏极外延层40电分离。在这种情况下，与第一GAA FET Q1中的源极/漏极外延层40接触的半导体线25的数量和与第二GAA FET Q2中的源极/漏极外延层40接触的半导体线25的数量相同或不同。
如图1所示，当一条或多条半导体线25不与源极/漏极区中的源极/漏极外延层40接触时，通过栅极介电层53和栅电极层58包裹不与源极/漏极外延层40接触的一条或多条半导体线。
一条或多条半导体线25与源极/漏极外延层40电分离，它们比接触源极/漏极外延层的剩余的半导体线25更靠近衬底10。
在一些实施例中，两条或多条半导体线25与源极/漏极外延层40电分离。在其他实施例中，仅一条半导体线25与源极/漏极外延层40接触。
通过调整与源极/漏极外延层40接触的半导体线25的数量，可以调整GAA FET的驱动电流。当数量越多时，驱动电流增加，并且当数量越少时，输入电容量减小，并且运行速度增加。
如上所述，图1示出GAA FET。但是，该结构不一定用作晶体管。在一些实施例中，图1所示的该结构可以用作电阻器。在这种情况下，栅电极连接至诸如Vdd(例如正电源)、1/2Vdd或Vss(例如，接地)的固定电位。可以通过调整接触源极/漏极外延层40的半导体线25的数量来调整电阻值。例如，假设当接触源极/漏极外延层40的半导体线25的数量是1时，源极和漏极之间的电阻值是4R，则当接触源极/漏极外延层40的半导体线25的数量分别为2、3和4时，可以获得电阻值2R、1.25R和R。
该半导体器件还包括隔离绝缘层(还称为浅沟槽隔离(STI)15(参见图5A))。在一些实施例中，从衬底10的上表面的隔离绝缘层的高度在第一GAA FET Q1与第二GAA FET Q2之间不同。具有深的源极/漏极外延层40的第一GAA FET Q1周围的隔离绝缘层15-1的高度小于具有浅源极/漏极外延层40的第二GAA FET Q2周围的隔离绝缘层15-2的高度。换言之，通过具有不同的厚度(高度)的隔离绝缘层围绕具有不同数量的线的GAA FET。在一些实施例中，GAA FET中使用的线的数量越小，隔离绝缘层越高(较厚)。在一些实施例中，隔离绝缘层的上表面位于源极/漏极外延层40的底部和不与源极/漏极外延层40或衬底接触的半导体线25之间的水平处。
图2-图21D示出根据本发明的实施例的制造半导体FET器件的各个阶段。应当理解，在图2至图21D示出的工艺之前、期间和之后可以提供额外的操作，并且对于该方法的额外实施例，可以替换或消除下面描述的一些操作。可以互换操作/工艺的顺序。在图2-图21D的实施例中使用与先前相对于图1描述的实施例相同或类似的材料、配置、尺寸和/或工艺，并且可以省略其详细说明。可以在美国专利申请号15/157,139，申请号15/064,402和/或申请号15,098,073中找到制造GAA FET的通用方法，并且上述专利中的每个的全部内容都结合于此作为参考。
如图2所示，将杂质离子(掺杂剂)12注入到硅衬底10中以形成阱区。实施离子注入以防止穿透效应。衬底10可以包括已适当地掺杂有杂质(例如，p型导电性或n型导电性)的各个区域。掺杂剂12是例如用于n型FinFET的硼(BF2)和用于p型FinFET的磷。
然后，如图3所示，在衬底10上方形成堆叠的半导体层。堆叠的半导体层包括第一半导体层20和第二半导体层25。此外，在堆叠层上方形成掩模层16。
第一半导体层20和第二半导体层25由具有不同晶格常数的材料制成，并且可以包括Si、Ge、SiGe、GaAs、InSb、GaP、GaSb、InAlAs、InGaAs、GaSbP、GaAsSb或InP的一层或多层。
在一些实施例中，第一半导体层20和第二半导体层25由Si、Si的化合物、Ge或Ge的化合物制成。在一个实施例中，第一半导体层20是Si1-xGex，其中，x大于约0.3，或Ge(x＝1.0)，以及第二半导体层25是Si或Si1-yGey，其中，y小于约0.4，并且x>y。在本发明中，“M”化合物或“M”基化学物意味着多数化合物是M。
在另一实施例中，第二半导体层25是Si1-yGey或Ge，其中，y大于约0.3，以及第一半导体层20是Si或Si1-xGex，其中，x小于约0.4，并且x<y。还在其他实施例中，第一半导体层20由Si1-xGex制成，其中，x在从约0.3至约0.8的范围内，并且第二半导体层25由Si1-yGey制成，其中，y在从约0.1至约0.4。
在图3中，设置四层第一半导体层20和四层第二半导体层25。然而，层的数量不限于四，并且可以小至1(每层)并且在一些实施例中，形成第一半导体层和第二半导体层的每个的2-10层。通过调整堆叠层的数量，可以调整GAA FET器件的驱动电流。
在衬底10上方外延地形成第一半导体层20和第二半导体层25。第一半导体层20的厚度可以等于或大于第二半导体层25的厚度，并且在一些实施例中，第一半导体层20的厚度在从约2nm至约20nm的范围内，并且在其他实施例中，第一半导体层20的厚度在从约5nm至约15nm的范围内。在一些实施例中，第二半导体层25的厚度在从约2nm至大约20nm的范围内，并且在其他实施例中，该厚度在从约5nm至约15nm的范围内。每个第一半导体层20的厚度可以相同或可以变化。
在一些实施例中，底部第一半导体层(与衬底10最近的层)比剩余的第一半导体层更厚。在一些实施例中，底部第一半导体层的厚度在从约10nm至50nm的范围内，并且在其他实施例中，该厚度在从约20nm至约40nm的范围内。
在一些实施例中，掩模层16包括第一掩模层16A和第二掩模层16B。第一掩模层16A是由氧化硅制成的垫氧化物层，其可以通过热氧化形成。第二掩模层16B是由氮化硅(SiN)制成，其通过化学汽相沉积(CVD)、物理汽相沉积(PVD)、原子层沉积(ALD)或其他合适的工艺形成，其中，化学汽相沉积(CVD)包括低压CVD(LPCVD)和等离子体增强CVD(PECVD)。通过使用包括光刻和蚀刻的图案化操作将掩模层16图案化成掩模图案。
接下来，如图4所示，通过使用图案化的掩模层16来图案化第一半导体层20和第二半导体层25的堆叠层，从而堆叠层形成为在X方向上延伸的鳍结构29。在图4中，在Y方向上布置两个鳍结构29。但是，鳍结构的数量不限于两个，并且可以小至一个和三个或更多。在一些实施例中，在鳍结构29的两侧上形成一个或多个伪鳍结构以提高图案化操作中的图案保真度。如图4所示，鳍结构29具有由堆叠的半导体层20、25构成的上部和阱部11。
在一些实施例中，在Y方向上的鳍结构的上部的宽度W1在从约10nm至约40nm的范围内，并且在其他实施例中，该宽度在从约20nm至约30nm的范围内。沿着鳍结构的Z方向的高度H1在从约100nm至约200nm的范围内。
可以通过任何合适的方法来图案化堆叠的鳍结构29。例如，可以使用一个或多个光刻工艺来图案化鳍结构，该光刻工艺包括双重图案化工艺或多重图案化工艺。通常，双重图案化工艺或多重图案化工艺将光刻工艺和自对准工艺组合，从而允许创建例如具有比使用单个直接光刻工艺可获得的间距更小的间距的图案。例如，在一个实施例中，在衬底上方形成牺牲层并使用光刻工艺图案化牺牲层。使用自对准工艺在图案化的牺牲层旁边形成间隔件。然后去除牺牲层，并且然后可以使用剩余的间隔件来图案化堆叠的鳍结构29。
在形成鳍结构29之后，在衬底上方形成包括一层或多层绝缘材料的绝缘材料层，从而使得鳍结构完全嵌入到绝缘层中。用于绝缘层的绝缘材料可以包括氧化硅、氮化硅、氮氧化硅(SiON)、SiOCN、、SiCN、氟掺杂的硅酸盐玻璃(FSG)或低k介电材料，并且通过LPCVD(低压化学汽相沉积)、等离子体CVD或可流动CVD形成。可以在形成绝缘层之后实施退火操作。然后，实施诸如化学机械抛光(CMP)方法和/或回蚀刻方法的平坦化操作，从而使得从绝缘材料层暴露最上部第二半导体层25的上表面。在一些实施例中，在形成绝缘材料层之前，在鳍结构上方形成鳍衬垫层13。鳍衬垫层13由SiN或氮化硅基材料(例如，SiON、SiCN或SiOCN)制成。
在一些实施例中，鳍衬垫层13包括形成在衬底10和鳍结构11的底部的侧壁上方的第一鳍衬垫层，以及形成在第一鳍衬垫层上的第二鳍衬垫层。在一些实施例中，每个衬垫层具有在约1nm和约20nm之间的厚度。在一些实施例中，第一鳍衬垫层包括氧化硅并且具有在约0.5nm和约5nm之间的厚度，以及第二鳍衬垫层包括氮化硅并且具有在约0.5nm和约5nm之间的厚度。可以通过诸如物理汽相沉积(PVD)、化学汽相沉积(CVD)或原子层沉积(ALD)的一个或多个工艺来沉积衬垫层，尽管可以使用任何可接受的工艺。
然后，如图5A所示，凹进绝缘材料层以形成隔离绝缘层15，从而使得暴露鳍结构29的上部。利用该操作，通过也称为浅沟槽隔离(STI)的隔离绝缘层15将鳍结构29彼此分离。隔离绝缘层15可以由诸如氧化硅、氮化硅、氮氧化硅、氟掺杂的硅酸盐玻璃(FSG)、低k电介质(诸如碳掺杂的氧化物)、极低k电介质(诸如多孔碳掺杂的二氧化硅)、聚合物(诸如聚酰亚胺)、它们的组合等的合适的介电材料制成。在一些实施例中，通过诸如CVD、可流动CVD(FCVD)或旋涂工艺的工艺形成隔离绝缘层15，尽管可以使用任何可接受的工艺。
在图5A所示的实施例中，凹进隔离绝缘层15直到暴露鳍结构(阱层)11的上部。在其他实施例中，未暴露鳍结构11的上部。第一半导体层20是后续部分地去除的牺牲层，并且第二半导体层25后续将形成为半导体线，作为GAA FET的沟道层。
在一些实施例中，如图5B-图5E所示，隔离绝缘层15形成为不同的高度。如上所述，如图5B所示，在鳍结构F1和F2上方形成用于隔离绝缘层15的绝缘材料，然后实施诸如化学机械抛光(CMP)方法和/或回蚀刻方法的平坦化操作，从而使得从隔离绝缘层15暴露鳍结构F1和F2的最上部第二半导体层25的上表面。
然后，如图5C所示，在鳍结构F1上方形成例如光刻胶层的掩模层7，并且根据所使用的线的数量将鳍结构F2周围的隔离绝缘材料凹进至设计水平，以形成浅的隔离绝缘层15-2。后续地，去除掩模层7。然后，如图5D所示，在鳍结构F2上方形成例如光刻胶层的掩模层8，并且根据所使用的线的数量将鳍结构F1周围的隔离绝缘材料凹进至设计水平，以形成深的隔离绝缘层15-1。后续地，去除掩模层8，并且因此获得图5E所示的结构。可以互换蚀刻操作的顺序。
如图6所示，在形成隔离绝缘层15(或者具有不同厚度的隔离绝缘层)之后，形成牺牲(伪)栅极结构38。图6示出在暴露的鳍结构29上方形成牺牲栅极结构38之后的结构。在鳍结构的将成为沟道区的部分上方形成牺牲栅极结构38。牺牲栅极结构38限定GAA FET的沟道区。牺牲栅极结构38包括牺牲栅极介电层31和牺牲栅电极层30。牺牲栅极介电层31包括诸如基于氧化硅的材料的一层或多层绝缘材料。在一个实施例中，使用由CVD形成的氧化硅。在一些实施例中，牺牲栅极介电层31的厚度在从约1nm至约5nm的范围内。
通过在鳍结构上方首先毯式沉积牺牲栅极介电层31而形成牺牲栅极结构38。然后在牺牲栅极介电层上且在鳍结构上方毯式沉积牺牲栅电极层，从而使得鳍结构完全嵌入到牺牲栅电极层中。牺牲栅电极层包括诸如多晶硅或非晶硅的硅。在一些实施例中，牺牲栅电极层的厚度在从约100nm至约200nm的范围内。在一些实施例中，牺牲栅电极层经受平坦化操作。使用包括LPCVD和PECVD的CVD、PVD、ALD或其他合适的工艺沉积牺牲栅极介电层和牺牲栅电极层。后续地，在牺牲栅电极层上方形成掩模层。掩模层包括垫SiN层33和氧化硅掩模层34。
接着，如图6所示，对掩模层实施图案化操作并且将牺牲栅电极层图案化成牺牲栅极结构38。牺牲栅极结构包括牺牲栅极介电层31、牺牲栅电极层30(例如多晶硅)、垫SiN层33和氧化硅掩模层34。如图6所示，通过图案化牺牲栅极结构，在牺牲栅极结构的相对侧上部分地暴露第一半导体层和第二半导体层的堆叠层，从而限定源极/漏极(S/D)区。在图6中，形成一个牺牲栅极结构，但是牺牲栅极结构的数量不限于一个。在一些实施例中，在X方向上布置两个或多个牺牲栅极结构。在特定实施例中，在牺牲栅极结构的两侧上形成一个或多个伪牺牲栅极结构以提高图案保真度。
此外，如图7所示，在牺牲栅极结构38上方形成用于侧壁间隔件32的覆盖层。以共形的方式沉积覆盖层32，从而使得覆盖层形成为分别在诸如侧壁的垂直表面、水平表面和牺牲栅极结构的顶部上具有大致相同的厚度。在一些实施例中，覆盖层32的厚度在从约5nm至约20nm的范围内。覆盖层32包括SiN、SiON和SiCN中的一种或多种或任何其他合适的介电材料。可以通过ALD或CVD或任何其他合适的方法形成覆盖层32。
在特定实施例中，在形成覆盖层32之前，在暴露的鳍结构和牺牲栅极结构38上方共形地形成由绝缘材料制成的额外的覆盖层47。在这种情况下，额外的覆盖层和覆盖层由不同材料制成，从而使得可以选择性地蚀刻它们中的一个。额外的覆盖层47包括诸如SiOC和/或SiOCN的低k介电材料或任何其他合适的介电材料，并且可以通过ALD或CVD或任何其他合适的方法形成。
尽管图2-图7示出其中在两个鳍结构上方设置一个牺牲栅极结构的结构，该结构不限于一个牺牲栅极结构。在一些实施例中，在一个或多个鳍结构上方设置两个或多个牺牲栅极结构。此外，在半导体衬底上的不同区(例如，p型区和/或n型区)中设置图7中所示的两种或多种结构。
图8示出在形成覆盖层(侧壁间隔件)32之后沿着X方向的截面图。在图8中并且在其之后，为了简便，没有示出牺牲栅极结构38的上部和详细结构。在图8-图11和图15-图18中，仅示出一个GAA FET，但是可以在相同的衬底10上制造如图12A-图13F和图21A-图21D所示的分别具有不同的源极/漏极配置的两个或多个GAA FET。
接下来，如图9所示，通过各向异性蚀刻去除覆盖层32的底部，从而形成侧壁间隔件32。在一些实施例中，轻微蚀刻最上部第二半导体层25的上部。在其他实施例中，基本未蚀刻最上部半导体层25。
后续地，如图10所示，通过使用一个或多个光刻和蚀刻操作来去除源极/漏极区中的第一半导体层20，从而形成第一S/D间隔21。在一些实施例中，还部分地蚀刻衬底10(或鳍结构11的底部)。此外，在一些实施例中，在X方向上横向地蚀刻第一半导体层20。在一些实施例中，第一半导体层20的蚀刻量在从约2nm至约10nm的范围内。当第一半导体层20是Ge或SiGe并且第二半导体层25是Si时，可以使用诸如但不限于氢氧化铵(NH4OH)、四甲基氢氧化铵(TMAH)、乙二胺邻苯二酚(EDP)、氢氧化钾(KOH)溶液的湿蚀刻剂选择性地蚀刻第一半导体层20。
然后，如图11所示，在第一S/D间隔21中，在第一半导体层20的横向端上且在第二半导体层25上形成介电层35。介电层35可以由诸如氧化硅、氮氧化硅、氟掺杂的硅酸盐玻璃(FSG)、低k电介质(诸如碳掺杂的氧化物(SiOC、SiOCN))、极低k电介质(诸如多孔碳掺杂的二氧化硅)、聚合物(诸如聚酰亚胺)、这些的组合等的合适的介电材料制成。在一些实施例中，介电层35包括一层或多层低k介电材料。在一些实施例中，介电层35形成为完全填充第一S/D间隔21并且还形成在侧壁间隔件32上。可以通过诸如CVD、可流动CVD(FCVD)、ALD或旋涂玻璃工艺的工艺来形成介电层35，尽管可以使用任何可接受的工艺。
在一些实施例中，在形成介电层35之前，在第一半导体层20的横向端上且在第二半导体层25上共形地形成绝缘层。在后续的沟道形成操作中，绝缘层用作蚀刻停止层。绝缘层包括氮化硅(SiN)和氧化硅(SiO2)中的一种，并且具有从约0.5nm至约3.0nm范围内的厚度。在其他实施例中，绝缘层的厚度在从约1.0nm至约2.0nm的范围内。可以通过ALD或任何其他合适的方法形成绝缘层。
如图12A-图12D所示，在形成介电层35之后，蚀刻源极/漏极区以形成第二S/D间隔22。根据期望的驱动电流(或电阻)，调整第二S/D间隔22的深度和隔离绝缘层15的厚度。例如，在图12A的情况下，蚀刻介电层35和仅最上部第二半导体层25，而剩余的第二半导体层25保持嵌入到介电层35中。隔离绝缘层15的上表面位于S/D间隔22的底部下面。在一些实施例中，隔离绝缘层15的上表面位于S/D间隔22的底部正下面的第二半导体线25之上。在其他实施例中，隔离绝缘层15的上表面位于S/D间隔22的底部下面的第二半导体线25之上。在图12B的情况下，蚀刻两个上部第二半导体层25和介电层35以暴露第二S/D间隔22中的两个上部第二半导体层25的端部。隔离绝缘层15的上表面位于S/D间隔22的底部下面。在一些实施例中，隔离绝缘层15的上表面位于S/D间隔22的底部正下面的第二半导体线25之上。在其他实施例中，隔离绝缘层15的上表面位于S/D间隔22的底部下面的第二半导体线25之上。类似地，在图12C的情况下，蚀刻从顶部的三个第二半导体层25和介电层35以暴露第二S/D间隔22中的三个第二半导体层25的端部。隔离绝缘层15的上表面位于S/D间隔22的底部下面。在一些实施例中，隔离绝缘层15的上表面位于S/D间隔22的底部正下面的第二半导体线25之上。在其他实施例中，隔离绝缘层15的上表面位于衬底10之上。在图12D的情况下，蚀刻介电层35和第二半导体层25，从而使得在第二S/D间隔22中暴露所有第二半导体层25的端部。隔离绝缘层15的上表面位于S/D间隔22的底部下面。在一些实施例中，隔离绝缘层15的上表面位于衬底10之上。在一些实施例中，在相同的衬底10上(在一个半导体芯片上)提供图12A-图12D所示的所有结构。在其他实施例中，在相同的衬底10上提供图12A-图12D所示的结构中的仅一些。可以通过一个或多个光刻和蚀刻操作形成图12A-图12D的结构。
图13A-图13F示出在具有垂直布置的六个第二半导体层25的器件中形成第二S/D间隔22之后的结构。在一些实施例中，在相同的衬底10上提供图13A-图13F所示的所有结构，并且在其他实施例中，在相同的衬底10上提供图13A-图13F所示的结构中的仅一些结构。可以通过一个或多个光刻和蚀刻操作形成13A-图13F的结构。
图14示出根据一些实施例在相同的衬底上制造图13A-图13F所示的结构的一个或多个光刻和蚀刻操作。为了制造图13A-图13F所示的所有结构，可以实施最多三次光刻/蚀刻操作。例如，用于单线接触结构、三线接触结构和五线接触结构的第一S/D区、第三S/D区和第五S/D区分别经历第一蚀刻操作至深度D，其中，深度D对应于蚀刻深度以切割并暴露最上部第二半导体层25的端部，但是未到达下一个第二半导体层25。例如通过光刻操作形成的光刻胶覆盖分别用于双线接触结构、四线接触结构和六线接触结构的第二S/D区、第四S/D区和第六S/D区。然后，第二S/D区、第三S/D区和第六S/D区经历第二蚀刻操作以至深度2D，同时覆盖第一S/D区、第四S/D区和第五S/D区。此外，第四S/D区、第五S/D区和第六S/D区经历第三蚀刻操作至深度4D，同时覆盖第一S/D区、第二S/D区和第三S/D区。第一蚀刻操作至第三蚀刻操作的顺序可以是任何顺序。
根据第二半导体层25的数量而改变光刻/蚀刻操作的数量。当第二半导体层25的数量为1至3时，光刻/蚀刻操作的数量可以为2(深度D和2D蚀刻操作)，当第二半导体层25的数量为4至7时，光刻/蚀刻操作的数量可以是3(深度D、2D和4D蚀刻操作)，并且当第二半导体层25的数量为8至13时，光刻/蚀刻操作的数量可以是4(深度D、2D、4D和6D蚀刻操作)。
如图15所示，在形成第二S/D间隔22之后，形成源极/漏极外延层40。在下面的图中，解释在形成图12C所示的结构(三线接触的情况下)之后的制造操作。但是，可以将相同的操作应用于图12A、图12B、图12D和图13A-图13F所示的结构。
源极/漏极外延层40包括用于n沟道FET的Si、SiP、SiC和SiCP或用于p沟道FET的Si、SiGe、Ge的一层或多层。对于P沟道FET，硼(B)也可以包括在源极/漏极中。通过使用CVD、ALD或分子束外延(MBE)的外延生长方法形成源极/漏极外延层40。如图15所示，源极/漏极外延层40形成为与第二半导体层25接触。
然后，如图16所示，在S/D外延层40上方形成层间介电(ILD)层36。用于ILD层36的材料包括诸如氧化硅、SiCOH和SiOC的包括Si、O、C和/或H的化合物。诸如聚合物有机材料可以用于ILD层36。在形成ILD层36之后，实施诸如CMP的平坦化操作，从而使得暴露牺牲栅电极层30的顶部。
然后，如图17所示，去除包括牺牲电极层30和牺牲栅极介电层31的牺牲栅极结构38，从而形成栅极间隔39。ILD层36在去除牺牲栅极结构期间保护S/D外延层40。可以使用等离子体干蚀刻和/或湿蚀刻去除牺牲栅极结构。当牺牲栅电极层30是多晶硅并且ILD层36是氧化硅时，可以使用诸如TMAH溶液的湿蚀刻剂以选择性地去除牺牲栅电极层30。其后，使用等离子体干蚀刻和/或湿蚀刻去除牺牲栅极介电层31。
如图18所示，在去除牺牲栅极结构之后，去除第一半导体层20，从而形成第二半导体层25的线作为沟道区。如上所述，可以使用选择性地蚀刻挨着第二半导体层25的第一半导体层20的蚀刻剂以去除或蚀刻第一半导体层20。在一些实施例中，当在形成介电层35之前形成绝缘层时，在绝缘层处停止第一半导体层20的蚀刻。
如图19所示，在形成第二半导体层25的半导体线之后，在每个沟道层(第二半导体层25的线)周围形成栅极介电层53，并且在栅极介电层53上形成栅电极层58。
在一些实施例中，栅极介电层53包括界面层52和高k介电层54。在一些实施例中，界面层52是化学形成的氧化硅。在特定实施例中，高k栅极介电层54包括诸如HfO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、氧化锆、氧化铝、氧化钛、二氧化铪-氧化铝(HfO2-Al2O3)合金、其他合适的高k介电材料和/或它们的组合的一层或多层介电材料。
可以通过CVD、ALD或任何合适的方法形成高k栅极介电层54。在一个实施例中，使用诸如ALD的高度共形沉积工艺形成高k栅极介电层54以确保在每个沟道层周围形成具有均匀厚度的栅极介电层。在一个实施例中，高k栅极介电层54的厚度在从约1nm至约6nm的范围内。
在栅极介电层53上形成栅电极层58以围绕每个沟道层。栅电极层58包括诸如多晶硅、铝、铜、钛、钽、钨、钴、钼、氮化钽、硅化镍、硅化钴、TiN、WN、TiAl、TiAlN、TaCN、TaC、TaSiN、金属合金、其他合适的材料和/或它们的组合的一层或多层导电材料。
可以通过CVD、ALD、电镀或其他合适的方法来形成栅电极层58。还在ILD层36的上表面上方沉积栅电极层。然后通过使用例如CMP平坦化形成在ILD层36上方的栅极介电层和栅电极层，直到暴露ILD层36的顶面。在一些实施例中，在平坦化操作之后，凹进栅电极层58并且在凹进的栅电极层58上方形成帽绝缘层(未示出)。帽绝缘层包括诸如SiN的一层或多层氮化硅基材料。可以通过沉积绝缘材料然后进行平坦化操作来形成帽绝缘层。
在特定实施例中，可以在栅极介电层53与栅电极层58之间插接一个或多个功函数调整层56。功函数调整层56由诸如TiN、TaN、TaAlC、TiC、TaC、Co、Al、TiAl、HfTi、TiSi、TaSi或TiAlC的单层或者这些材料的两种或多种的多层的导电材料制成。对于n沟道FET，TaN、TiAlC、TiN、TiC、Co、TiAl、HfTi、TiSi和TaSi中的一种或多种用作功函数调整层，而对于p沟道FET，TiAlC、Al、TiAl、TaN、TaAlC、TiN、TiC和Co中的一种或多种用作功函数调整层。可以通过ALD、PVD、CVD、电子束蒸发或其他合适的工艺来形成功函数调整层56。另外，可以使用不同的金属层分别地形成用于n沟道FET和p沟道FET的功函数调整层56。
后续地，如图20所示，通过使用干蚀刻在ILD层36中形成接触孔37，从而暴露S/D外延层40的上部。在一些实施例中，在S/D外延层40上方形成硅化物层。硅化物层包括WSi、CoSi、NiSi、TiSi、MoSi和TaSi中的一种或多种。然后，如图21A-图21D所示，在接触孔中形成导电接触层60，并且然后在导电接触层60上形成导电接触插塞65。图21A、图21B、图21C和图21D分别对应于图12D、图12C、图12B和图12A。隔离绝缘层15的上表面位于S/D外延层40的底部下面。在一些实施例中，隔离绝缘层15的上表面位于S/D外延层40的底部正下面的第二半导体线25之上，位于S/D外延层40的底部下面的第二半导体线25之上或衬底10的上表面之上。
导电接触层60包括由ALD、PVD、CVD、电子束蒸发或其他合适的工艺形成的Co、Ni、W、Ti、Ta、Cu、Al、TiN和TaN中的一种或多种。导电接触插塞65包括由ALD、PVD、CVD、电子束蒸发或其他合适的工艺形成的Co、Ni、W、Ti、Ta、Cu、Al、TiN和TaN中的一层或多层。
应当理解，GAA FET经历进一步的CMOS工艺以形成诸如接触件/通孔、互连金属层、介电层、钝化层等的各种部件。
图22示出根据本发明的另一实施例的半导体FET器件的截面图。在图22的实施例中可以使用与先前相对于图1-图21D描述的实施例相同或类似的材料、配置、尺寸和/或工艺，并且可以省略其详细说明。
在图22的实施例中，第一半导体层20用作沟道区(半导体线)。在一个实施例中，图22的结构是p型GAA FET。在一些实施例中，第一半导体层20由Si1-xGex制成，其中，0<x≤1.0。在特定实施例中，0.3≤x≤0.8。源极/漏极外延层41包括一层或多层Si、SiGe和Ge。尽管图22示出双线接触情况下的结构，连接至源极/漏极外延层41的半导体线20的数量不限于两个。在第一半导体层20用作沟道区的情况下，可以应用与上述大致相同的制造操作。
图23-图25F示出根据本发明的另一实施例的制造半导体FET器件的各个阶段。应该理解，在由图23至图25F示出的工艺之前、期间和之后可以提供额外的操作，并且对于方法的额外实施例，可以替换或消除下面描述的一些操作。可以互换操作/工艺的顺序。在图23-图25F的实施例中可以使用与先前相对于图1-图22描述的实施例相同或类似的材料、配置、尺寸和/或工艺，并且可以省略其详细说明。
在前述实施例中，当形成第二S/D间隔22时，一起蚀刻一个或多个第二半导体层25和介电层35。在该实施例中，如图23所示，选择性地蚀刻介电层35，从而暴露一个或多个第二半导体层25以穿过第二S/D间隔23。在图23中，在相同的衬底10上形成四线接触结构和双线接触结构。然而，该实施例不限于这种配置。然后，实施参考图15-图21D解释的类似或相同的操作，并且获得图24中所示的结构。图25A-图25F示出使用六个第二半导体层25的情况。
图26和图27示出具有不同的驱动电流容量的GAA FET的应用。在图26和图27的实施例中可以使用与先前相对于图1-25F描述的实施例相同或类似的材料、配置、尺寸和/或工艺，并且可以省略其详细说明。
图26示出一个NOR电路，图27示出NAND电路。在图26所示的NOR电路中，晶体管M3和M4(例如，p型晶体管)串联连接在Vdd和Vss(接地)之间，而晶体管M1和M2(例如，n型晶体管)并联连接在Vdd和Vss(接地)之间。因此，晶体管M3和M4需要比晶体管M1和M2更大的电流容量。由于这个原因，在一些实施例中，晶体管M3和M4使用具有连接至源极/漏极外延层的四条半导体线的GAA FET，而晶体管M1和M2使用具有连接至源极/漏极外延层的两条半导体线的GAA FET。可以根据器件要求来调整连接至源极/漏极外延层的半导体线的数量。
相反，在图27所示的NAND电路中，晶体管M3和M4(例如，p型晶体管)并联连接在Vdd和Vss(接地)之间，而晶体管M1和M2(例如，n型晶体管)串联连接在Vdd和Vss(接地)之间。因此，晶体管M1和M2需要比晶体管M3和M4更大的电流容量。由于这个原因，在一些实施例中，晶体管M1和M2使用具有连接至源极/漏极外延层的四条半导体线的GAA FET，而晶体管M3和M4使用具有连接至源极/漏极外延层的两条半导体线的GAA FET。可以根据器件要求来调整连接至源极/漏极外延层的半导体线的数量。
如图26和图27所示，在本发明中，通过调整连接至源极/漏极外延层的半导体线的数量(这可以通过调整第二S/D间隔的蚀刻深度来实现)，可以容易地调整GAA FET的驱动电流容量。
图28A-图29B示出具有不同驱动电流容量的GAA FET的另一应用。在图28A和图28B的实施例中可以使用与先前相对于图1-图27描述的实施例相同或类似的材料、配置、尺寸和/或工艺，并且可以省略其详细说明。
图28B示出与图20中所示的电路图相对应的SRAM单元布局，图28A与切割图28B的晶体管TR3和TR6的横截面相对应。
在图28A中，两个GAA FET TR3和TR6共享包括漏极外延层40B的一个漏极区。在SRAM单元中，晶体管TR3是下拉晶体管，晶体管TR6是传输门晶体管，它们都是例如n型晶体管。
在该实施例中，GAA FET TR3的有源半导体线25(沟道区)的数量与GAA FET TR6的有源半导体线25的数量不同。在一些实施例中，GAA FET TR3包括三条有源半导体线25，而GAA FET TR6包括四条有源半导体线25。类似或相同的结构应用于晶体管TR1和TR5，其中，晶体管TR1和TR5是另一下拉晶体管和传输门晶体管。如图28A所示，源极结构相对于公共漏极是不对称的。上拉晶体管TR2和TR4(p型晶体管)的有源线的数量可以与下拉晶体管TR1和TR3和/或传输门晶体管TR5和TR6的数量相同或不同。
在SRAM器件中，下拉晶体管通常需要等于或高于传输门晶体管的驱动电流容量，并且需要高于上拉晶体管的驱动电流容量，并且传输门晶体管通常需要等于或高于上拉晶体管的驱动电流容量。图29A和图29B示出用于SRAM器件中的这些晶体管的驱动电流容量的比率的一些配置。尽管图29B示出驱动电流容量的各种比率，还可以读取它以示出连接至源极/漏极外延层的有源半导体线的数量(或数量的比率)。
图30示出具有不同驱动电流容量的GAA FET的另一应用。在图30的实施例中可以使用与先前相对于图1-图28B描述的实施例相同或类似的材料、配置、尺寸和/或工艺，并且可以省略其详细说明。
在图30的结构中，GAA FET Q11包括设置在阱层11A之上的四条第二半导体线25，而GAA FET Q12包括设置在阱层11B之上的两条第二半导体线25。用于GAA FET Q11的隔离绝缘层15-3比用于GAA FET Q12的隔离绝缘层15-4更薄。在一些实施例中，隔离绝缘层15-3的上表面与鳍结构的阱层11A的上表面大致相同，并且隔离绝缘层15-4的上表面与鳍结构的阱层11B的上表面大致相同。
当驱动能力中的PD/PG比率较高并且上拉晶体管的驱动容量较高时，可以改善信噪比裕度(读取/保持)。当驱动容量中的PG/PU比较高时，可以改善写入裕度。通过调整连接至源极/漏极外延层的有源半导体线的数量，可以容易地调整SRAM单元中的GAA FET的驱动电流容量。另外，减少SRAM单元中连接至源极/漏极外延层的有源半导体线的数量还可以减小输入电容并进一步改进电路的功率和速度。通过使用具有本实施例的GAA FET，与使用具有多个鳍的Fin FET的SRAM单元相比，可以将SRAM单元面积减小约6％。
本文描述的各个实施例或实例提供了优于现有技术的一些优势。例如，在本发明中，通过调整连接至源极/漏极外延层的有源半导体线的数量，可以容易地调整GAA FET的驱动电流容量和输入电容。此外，可以最小化制造操作的数量并减小半导体器件的尺寸。
应当理解，在此不必讨论所有优势，没有特定的优势是所有实施例或实例都必需的，并且其他实施例或实例可提供不同的优势。
根据本发明的一个方面，在制造半导体器件的方法中，形成其中交替地堆叠第一半导体层和第二半导体层并从隔离绝缘层突出的鳍结构。在鳍结构上方形成牺牲栅极结构。在未被牺牲栅极结构覆盖的鳍结构的源极/漏极区处蚀刻第一半导体层，从而形成暴露第二半导体层的第一源极/漏极间隔。在第一源极/漏极间隔处形成介电层，从而覆盖暴露的第二半导体层。蚀刻介电层和第二半导体层的部分，从而形成第二源极/漏极间隔。在第二源极/漏极间隔中形成源极/漏极外延层。至少一个第二半导体层与源极/漏极外延层接触，并且通过介电层将至少一个第二半导体层与设置在其之上的源极/漏极外延层分离。在一个或多个前述或以下实施例中，介电层包括低k介电材料。在一个或多个前述或以下实施例中，在形成源极/漏极外延层之后，去除牺牲栅极结构，从而暴露鳍结构的部分，从暴露的鳍结构去除第一半导体层，从而形成包括第二半导体层的沟道层，并且在沟道层周围形成栅极介电层和栅电极层。在一个或多个前述或以下实施例中，栅电极层包裹在与源极/漏极外延层分离的至少一个第二半导体层周围。在一个或多个前述或以下实施例中，与源极/漏极外延层分离的至少一个第二半导体层比接触源极/漏极外延层的剩余第二半导体层更靠近衬底。在一个或多个前述或以下实施例中，两个或多个第二半导体层与源极/漏极外延层分离。在一个或多个前述或以下实施例中，仅有一个第二半导体层与源极/漏极外延层接触。在一个或多个前述或以下实施例中，第一半导体层由SiGe制成，并且第二半导体层由Si制成。
根据本发明的另一方面，在制造半导体器件的方法中，形成其中交替地堆叠第一半导体层和第二半导体层并从隔离绝缘层突出的鳍结构。在鳍结构上方形成牺牲栅极结构。在未被牺牲栅极结构覆盖的鳍结构的源极/漏极区处蚀刻第一半导体层，从而形成暴露第二半导体层的第一源极/漏极间隔。在源极/漏极区处形成介电层，从而覆盖暴露的第二半导体层。蚀刻介电层，从而形成第二源极/漏极间隔，至少一个第二半导体层暴露在第二源极/漏极间隔中并且穿过第二源极/漏极间隔。在第二源极/漏极间隔中形成源极/漏极外延层。在第二源极/漏极间隔中暴露的至少一个第二半导体层与源极/漏极外延层接触，并且通过介电层将至少一个第二半导体层与设置在其之上的源极/漏极外延层分离。在一个或多个前述或以下实施例中，介电层包括低k介电材料。在一个或多个前述或以下实施例中，在形成源极/漏极外延层之后，去除牺牲栅极结构，从而暴露鳍结构的部分，从暴露的鳍结构去除第一半导体层，从而形成包括第二半导体层的沟道层，并且在沟道层周围形成栅极介电层和栅电极层。在一个或多个前述或以下实施例中，栅电极层包裹在与源极/漏极外延层分离的至少一个第二半导体层周围。在一个或多个前述或以下实施例中，与源极/漏极外延层分离的至少一个第二半导体层比接触源极/漏极外延层的剩余的第二半导体层更靠近衬底。在一个或多个前述或以下实施例中，两个或多个第二半导体层与源极/漏极外延层分离。在一个或多个前述或以下实施例中，仅有一个第二半导体层与源极/漏极外延层接触。在一个或多个前述或以下实施例中，第一半导体层由SiGe制成，并且第二半导体层由Si制成。
根据本发明的另一方面，在制造半导体器件的方法中，形成其中交替地堆叠第一半导体层和第二半导体层并且从隔离绝缘层突出的第一鳍结构和第二鳍结构。在第一鳍结构上方形成第一牺牲栅极结构，并且在第二鳍结构上方形成第二牺牲栅极结构。从未被第一牺牲栅极结构覆盖的第一鳍结构的第一源极/漏极区去除第一半导体层，并且从未被第二牺牲栅极结构覆盖的第二鳍结构的第二源极/漏极区去除第一半导体层。在第一源极/漏极区和第二源极/漏极区中的第二半导体层周围形成第一绝缘层。在第一源极/漏极区处蚀刻介电层和第二半导体层的部分，从而形成第一源极/漏极间隔。在第二源极/漏极区处蚀刻介电层和第二半导体层的部分，从而形成第二源极/漏极空间隔。在第一源极/漏极间隔中形成第一源极/漏极外延层，在第二源极/漏极间隔中形成第二源极/漏极外延层。接触第一源极/漏极区中的第一源极/漏极外延层的第二半导体层的数量不同于接触第二源极/漏极区中的第二源极/漏极外延层的第二半导体层的数量。围绕第一鳍结构的隔离绝缘层的厚度不同于围绕第二鳍结构的隔离绝缘层的厚度。在一个或多个前述或以下实施例中，介电层包括低k介电材料。在一个或多个前述或以下实施例中，第一半导体层由SiGe制成，并且第二半导体层由Si制成。在一个或多个前述或以下实施例中，第一鳍结构中的第二半导体层的总数等于第二鳍结构中的第二半导体层的总数，并且第二半导体层的总数在从3至15的范围内。
根据本发明的另一方面，在制造半导体器件的方法中，形成其中交替地堆叠第一半导体层和第二半导体层的鳍结构。在鳍结构上方形成牺牲栅极结构。在未被牺牲栅极结构覆盖的鳍结构的源极区和漏极区处蚀刻第一半导体层，从而形成均暴露第二半导体层的第一源极间隔和第一漏极间隔。在第一源极间隔和第一漏极间隔处形成介电层，从而覆盖暴露的第二半导体层。蚀刻介电层和第二半导体层的部分，从而形成第二源极间隔和第二漏极间隔。在第二源极间隔中形成源极外延层，在第二漏极间隔中形成漏极外延层。接触源极区中的源极外延层的第二半导体层的数量不同于接触漏极区中的漏极外延层的第二半导体层的数量。
根据本发明的一个方面，一种半导体器件包括设置在衬底上方的第一全环栅极场效应晶体管(GAA FET)以及设置在衬底上方的第二GAA FET。第一GAA FET和第二GAA FET的每个包括垂直布置在衬底上方的半导体线，与一个或多个半导体线接触的源极/漏极外延层，设置在半导体线的每个沟道区上并包裹在半导体线周围的栅极介电层，以及设置在栅极介电层上并包裹在每个沟道区周围的栅电极层。在第一GAA FET和第二GAA FET的至少一个中，通过介电层将至少一个半导体线与设置在其之上的源极/漏极外延层分离。围绕第一GAA FET的隔离绝缘层的厚度不同于围绕第二GAA FET的隔离绝缘层的厚度。在一个或多个前述或以下实施例中，接触第一GAA FET中的源极/漏极外延层的半导体线的数量不同于接触第二GAA FET中的源极/漏极外延层的半导体线的数量。围绕第一GAA FET的隔离绝缘层的厚度小于围绕第二GAA FET的隔离绝缘层的厚度。在一个或多个前述或以下实施例中，介电层包括低k介电材料。在一个或多个前述或以下实施例中，接触第一GAA FET中的源极/漏极外延层的半导体线的数量大于接触第二GAA FET中的源极/漏极外延层的半导体线的数量，并且在第二GAA FET中，通过介电层将至少一个半导体线与设置在其之上的源极/漏极外延层分离。在一个或多个前述或以下实施例中，栅电极层包裹在与第二GAA FET中的源极/漏极外延层分离的至少一个第二半导体线周围。在一个或多个前述或以下实施例中，与源极/漏极外延层分离的至少一个半导体线比接触源极/漏极外延层的剩余的一个或多个半导体线更靠近衬底。在一个或多个前述或以下实施例中，在第二GAA FET中，两个或多个半导体线与源极/漏极外延层分离。在一个或多个前述或以下实施例中，在第二GAA FET中，仅一个半导体线与源极/漏极外延层接触。在一个或多个前述或以下实施例中，在第一GAAFET中，通过介电层将至少一个半导体线中与设置在其之上的源极/漏极外延层分离。在一个或多个前述或下列实施例中，在第一GAA FET中，所有半导体线都与源极/漏极外延层接触。在一个或多个前述或以下实施例中，第一GAA FET中接触源极/漏极外延层的半导体线的数量等于第二GAA FET中接触源极/漏极外延层的半导体线的数量。
根据本发明的另一方面，半导体器件包括垂直布置在衬底上方的半导体线，与一个或多个半导体线接触的源极/漏极外延层，设置在半导体线的每个沟道区上并包裹在半导体线周围的栅极介电层，以及设置在栅极介电层上并包裹在每个沟道区周围的栅电极层。通过介电层将至少一个半导体线与设置在其之上的源极/漏极外延层分离。在一个或多个前述或以下实施例中，栅电极层包裹在与第二GAA FET中的源极/漏极外延层分离的至少一个第二半导体线周围。在一个或多个前述或以下实施例中，通过介电层将两个或多个半导体线与源极/漏极外延层分离。
根据本发明的另一方面，一种半导体器件包括全环栅极场效应晶体管(GAA FET)。GAA FET包括垂直布置在衬底上方的半导体线，与一个或多个半导体线接触的源极外延层，与一个或多个半导体线接触的漏极外延层，设置在半导体线的每个沟道区上并包裹在每个沟道区周围的栅极介电层，以及设置在栅极介电层上并包裹每个沟道区周围的栅电极层。接触源极外延层的半导体线的数量不同于接触漏极外延层的半导体线的数量。在一个或多个前述或以下实施例中，通过介电层将至少一个半导体线与至少一个源极和漏极外延层分离。在一个或多个前述或以下实施例中，栅电极层包裹在与至少一个源极和漏极外延层分离的至少一个第二半导体线周围。在一个或多个前述或以下实施例中，所有半导体线都与源极外延层接触。在一个或多个前述或以下实施例中，至少一个半导体线通过介电层与源极外延层分离，以及两个或多个半导体线与源极外延层分离。在一个或多个前述或以下实施例中，仅一个半导体线与源极外延层接触。
根据本发明的另一方面，半导体器件包括垂直布置在衬底上方的半导体线，包裹在一个或多个半导体线的每个源极/漏极区周围的源极/漏极外延层，设置在半导体线的每个沟道区上并包裹在每个沟道区周围的栅极介电层，以及设置在栅极介电层上并包裹在每个沟道区周围的栅电极层。通过介电层将至少一个半导体线与设置在其之上的源极/漏极外延层分离。
上面概述了若干实施例的特征，使得本领域技术人员可以更好地理解本发明的各方面。本领域技术人员应该理解，他们可以容易地使用本发明作为基础来设计或修改用于实施与在此所介绍实施例相同的目的和/或实现相同优势的其他工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，在此他们可以做出多种变化、替换以及改变。

Claims (10)

1.一种制造半导体器件的方法，包括：
形成鳍结构，其中，第一半导体层和第二半导体层交替地堆叠并且从隔离绝缘层突出；
在所述鳍结构上方形成牺牲栅极结构；
在未被所述牺牲栅极结构覆盖的所述鳍结构的源极/漏极区处蚀刻所述第一半导体层，从而形成暴露所述第二半导体层的第一源极/漏极间隔；
在所述第一源极/漏极间隔处形成介电层，从而覆盖暴露的所述第二半导体层；
蚀刻所述介电层和所述第二半导体层的部分，从而形成第二源极/漏极间隔；以及
在所述第二源极/漏极间隔中形成源极/漏极外延层，其中：
至少一个所述第二半导体层与所述源极/漏极外延层接触，
通过所述介电层将至少一个所述第二半导体层与设置在所述第二半导体层之上的所述源极/漏极外延层分离，以及
所述隔离绝缘层的上表面位于所述源极/漏极外延层的底部下面的水平处。
2.根据权利要求1所述的方法，其中，所述介电层包括低k介电材料。
3.根据权利要求1所述的方法，还包括：在形成所述源极/漏极外延层之后：
去除所述牺牲栅极结构，从而暴露所述鳍结构的部分；
从暴露的所述鳍结构去除所述第一半导体层，从而形成包括所述第二半导体层的沟道层；以及
在所述沟道层周围形成栅极介电层和栅电极层。
4.根据权利要求3所述的方法，其中，所述栅电极层包裹在与所述源极/漏极外延层分离的至少一个所述第二半导体层周围。
5.根据权利要求3所述的方法，其中，与所述源极/漏极外延层分离的至少一个所述第二半导体层比接触所述源极/漏极外延层的剩余的所述第二半导体层更靠近衬底。
6.根据权利要求1所述的方法，其中，两个或多个所述第二半导体层与所述源极/漏极外延层分离。
7.根据权利要求6所述的方法，其中，仅一个所述第二半导体层与所述源极/漏极外延层接触。
8.根据权利要求1所述的方法，其中：
所述第一半导体层由SiGe制成，以及
所述第二半导体层由Si制成。
9.一种制造半导体器件的方法，包括：
形成鳍结构，其中，第一半导体层和第二半导体层交替地堆叠并且从隔离绝缘层突出；
在所述鳍结构上方形成牺牲栅极结构；
在未被所述牺牲栅极结构覆盖的所述鳍结构的源极/漏极区处蚀刻所述第一半导体层，从而形成暴露所述第二半导体层的第一源极/漏极间隔；
在所述源极/漏极区处形成介电层，从而覆盖暴露的所述第二半导体层；
蚀刻所述介电层，从而形成第二源极/漏极间隔，至少一个所述第二半导体层在所述第二源极/漏极间隔中暴露并且穿过所述第二源极/漏极间隔；以及
在所述第二源极/漏极间隔中形成源极/漏极外延层，其中，
暴露在所述第二源极/漏极间隔中的至少一个所述第二半导体层与所述源极/漏极外延层接触，
通过所述介电层将至少一个所述第二半导体层与设置在所述第二半导体层之上的所述源极/漏极外延层分离，以及
所述隔离绝缘层的上表面位于所述源极/漏极外延层的底部下面的水平处。
10.一种半导体器件，包括：
第一全环栅极场效应晶体管(GAA FET)，设置在衬底上方；以及
第二全环栅极场效应晶体管，设置在所述衬底上方，其中：
所述第一全环栅极场效应晶体管和所述第二全环栅极场效应晶体管中的每个包括：
半导体线，垂直地布置在所述衬底上方；
源极/漏极外延层，与一个或多个所述半导体线接触；
栅极介电层，设置在所述半导体线的每个沟道区上并且包裹在所述半导体线的每个沟道区周围；以及
栅电极层，设置在所述栅极介电层上并包裹在每个沟道区周围，
在所述第一全环栅极场效应晶体管和所述第二全环栅极场效应晶体管中的至少一个中，通过介电层将至少一条所述半导体线与设置在所述半导体线之上的所述源极/漏极外延层分离，以及
围绕所述第一全环栅极场效应晶体管的隔离绝缘层的厚度不同于围绕所述第二全环栅极场效应晶体管的隔离绝缘层的厚度。
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Cited By (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110690290A (zh) * 2019-09-18 2020-01-14 华东师范大学 一种非对称栅氧结构的纳米片环栅场效应晶体管
CN111180519A (zh) * 2020-01-06 2020-05-19 中国科学院微电子研究所 一种半导体器件及其制备方法、集成电路及电子设备
CN111180520A (zh) * 2020-01-06 2020-05-19 中国科学院微电子研究所 半导体器件及其制备方法、集成电路及电子设备
CN112670181A (zh) * 2019-10-16 2021-04-16 台湾积体电路制造股份有限公司 制造半导体器件的方法和半导体器件
CN112908853A (zh) * 2021-01-27 2021-06-04 复旦大学 Gaa晶体管及其制备方法、电子设备
CN113113468A (zh) * 2020-03-31 2021-07-13 台湾积体电路制造股份有限公司 半导体器件和半导体结构
CN113130655A (zh) * 2019-12-31 2021-07-16 台湾积体电路制造股份有限公司 半导体器件及其制造方法
CN113299743A (zh) * 2020-05-13 2021-08-24 台湾积体电路制造股份有限公司 制造半导体器件的方法及半导体器件
CN113314611A (zh) * 2020-05-19 2021-08-27 台湾积体电路制造股份有限公司 半导体结构及其形成方法
CN113363326A (zh) * 2020-05-26 2021-09-07 台湾积体电路制造股份有限公司 半导体器件及其制造方法
CN113437065A (zh) * 2020-06-05 2021-09-24 台湾积体电路制造股份有限公司 半导体器件及其形成方法
CN113571518A (zh) * 2020-04-29 2021-10-29 台湾积体电路制造股份有限公司 半导体器件及其形成方法
CN113571472A (zh) * 2020-04-29 2021-10-29 台湾积体电路制造股份有限公司 半导体结构及其形成方法
CN113823599A (zh) * 2020-06-19 2021-12-21 格芯(美国)集成电路科技有限公司 保护晶体管器件有源区中半导体材料的方法及晶体管器件
WO2022170605A1 (zh) * 2021-02-10 2022-08-18 华为技术有限公司 一种集成电路及其制作方法、场效应晶体管

Families Citing this family (35)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10355102B2 (en) 2017-11-15 2019-07-16 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method of manufacturing the same
US10720494B2 (en) * 2018-01-22 2020-07-21 Globalfoundries Inc. Field-effect transistors with airgaps
JP7030666B2 (ja) * 2018-09-20 2022-03-07 株式会社東芝 半導体装置
US20200105756A1 (en) * 2018-09-28 2020-04-02 Intel Corporation Gate-all-around integrated circuit structures having depopulated channel structures using bottom-up approach
US10825919B2 (en) * 2019-02-21 2020-11-03 Taiwan Semiconductor Manufacturing Co., Ltd. Methods of fabricating semiconductor devices having gate-all-around structure with inner spacer last process
US11031292B2 (en) * 2019-09-29 2021-06-08 Taiwan Semiconductor Manufacturing Co., Ltd. Multi-gate device and related methods
KR20210043842A (ko) 2019-10-14 2021-04-22 삼성전자주식회사 반도체 장치
US11621195B2 (en) * 2019-10-30 2023-04-04 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method of manufacturing the same
US11201225B2 (en) 2019-10-31 2021-12-14 Taiwan Semiconductor Manufacturing Co., Ltd. Structure and formation method of semiconductor device with stressor
KR102284479B1 (ko) * 2019-10-31 2021-08-03 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 스트레서를 갖는 반도체 디바이스의 구조체 및 형성 방법
CN112951912A (zh) * 2019-12-10 2021-06-11 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
US11444200B2 (en) 2019-12-26 2022-09-13 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor structure with isolating feature and method for forming the same
US11362096B2 (en) * 2019-12-27 2022-06-14 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device structure and method for forming the same
US11404417B2 (en) * 2020-02-26 2022-08-02 Taiwan Semiconductor Manufacturing Co., Ltd. Low leakage device
US11621341B2 (en) 2020-03-16 2023-04-04 Nanya Technology Corporation Semiconductor device and method for fabricating the same
CN113497036B (zh) * 2020-03-19 2024-04-19 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
US11495661B2 (en) 2020-04-07 2022-11-08 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device including gate barrier layer
KR20210129904A (ko) 2020-04-21 2021-10-29 삼성전자주식회사 반도체 장치
DE102021103178A1 (de) * 2020-04-29 2021-11-04 Taiwan Semiconductor Manufacturing Co., Ltd. Rundum-gate-transistorvorrichtung und fertigungsverfahren
US11670723B2 (en) * 2020-05-12 2023-06-06 Taiwan Semiconductor Manufacturing Co., Ltd. Silicon channel tempering
DE102021109275A1 (de) * 2020-05-13 2021-11-18 Taiwan Semiconductor Manufacturing Co., Ltd. Gate-all-around-vorrichtungen mit selbstausgerichteter abdeckung zwischen kanal und rückseitiger leistungsschiene
US11670692B2 (en) 2020-05-13 2023-06-06 Taiwan Semiconductor Manufacturing Co., Ltd. Gate-all-around devices having self-aligned capping between channel and backside power rail
CN111599765A (zh) * 2020-05-29 2020-08-28 上海华力集成电路制造有限公司 一种鳍式场效应晶体管及其制造方法
US11699735B2 (en) 2020-06-05 2023-07-11 Taiwan Semiconductor Manufacturing Co., Ltd. Gate structure and method
US11508736B2 (en) * 2020-06-08 2022-11-22 Taiwan Semiconductor Manufacturing Co., Ltd. Method for forming different types of devices
US11742247B2 (en) 2020-07-17 2023-08-29 Synopsys, Inc. Epitaxial growth of source and drain materials in a complementary field effect transistor (CFET)
US11915984B2 (en) 2020-07-17 2024-02-27 Synopsys, Inc. Forming a wrap-around contact to connect a source or drain epitaxial growth of a complimentary field effect transistor (CFET) to a buried power rail (BPR) of the CFET
US11710634B2 (en) 2020-07-17 2023-07-25 Synopsys, Inc. Fabrication technique for forming ultra-high density integrated circuit components
KR20220051884A (ko) * 2020-10-19 2022-04-27 삼성전자주식회사 반도체 소자
US20220149176A1 (en) * 2020-11-12 2022-05-12 Taiwan Semiconductor Manufacturing Co., Ltd. Gate structures and methods of forming same
KR20220079730A (ko) * 2020-12-04 2022-06-14 삼성전자주식회사 반도체 소자 및 그의 제조 방법
US11502081B2 (en) 2021-01-14 2022-11-15 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method
US20220352334A1 (en) * 2021-04-29 2022-11-03 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-Gate Field-Effect Transistors and Methods of Forming the Same
US11764277B2 (en) * 2021-06-04 2023-09-19 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor structure and method for manufacturing the same
US20230028900A1 (en) * 2021-07-23 2023-01-26 Taiwan Semiconductor Manufacturing Co., Ltd. Integrated circuit with nanostructure transistors and bottom dielectric insulators

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20150340365A1 (en) * 2014-05-22 2015-11-26 Semiconductor Manufacturing International (Shanghai) Corporation Semiconductor device and method of manufacturing the same
CN106711221A (zh) * 2015-11-16 2017-05-24 台湾积体电路制造股份有限公司 多重栅极装置
CN106816381A (zh) * 2015-11-30 2017-06-09 台湾积体电路制造股份有限公司 半导体装置及其制造方法
CN106935552A (zh) * 2015-12-30 2017-07-07 台湾积体电路制造股份有限公司 多栅极装置的制造方法

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100481209B1 (ko) * 2002-10-01 2005-04-08 삼성전자주식회사 다중 채널을 갖는 모스 트랜지스터 및 그 제조방법
KR100763542B1 (ko) * 2006-10-30 2007-10-05 삼성전자주식회사 다중 채널 모오스 트랜지스터를 포함하는 반도체 장치의제조 방법
US9236267B2 (en) 2012-02-09 2016-01-12 Taiwan Semiconductor Manufacturing Company, Ltd. Cut-mask patterning process for fin-like field effect transistor (FinFET) device
US9006829B2 (en) 2012-08-24 2015-04-14 Taiwan Semiconductor Manufacturing Company, Ltd. Aligned gate-all-around structure
US9209247B2 (en) 2013-05-10 2015-12-08 Taiwan Semiconductor Manufacturing Company, Ltd. Self-aligned wrapped-around structure
US9257545B2 (en) * 2013-09-12 2016-02-09 Globalfoundries Inc. Stacked nanowire device with variable number of nanowire channels
US9136332B2 (en) 2013-12-10 2015-09-15 Taiwan Semiconductor Manufacturing Company Limited Method for forming a nanowire field effect transistor device having a replacement gate
US9136106B2 (en) 2013-12-19 2015-09-15 Taiwan Semiconductor Manufacturing Company, Ltd. Method for integrated circuit patterning
US9502518B2 (en) 2014-06-23 2016-11-22 Stmicroelectronics, Inc. Multi-channel gate-all-around FET
US9608116B2 (en) 2014-06-27 2017-03-28 Taiwan Semiconductor Manufacturing Company, Ltd. FINFETs with wrap-around silicide and method forming the same
US9412817B2 (en) 2014-12-19 2016-08-09 Taiwan Semiconductor Manufacturing Company, Ltd. Silicide regions in vertical gate all around (VGAA) devices and methods of forming same
US9536738B2 (en) 2015-02-13 2017-01-03 Taiwan Semiconductor Manufacturing Company, Ltd. Vertical gate all around (VGAA) devices and methods of manufacturing the same
US9818872B2 (en) * 2015-06-30 2017-11-14 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-gate device and method of fabrication thereof
US9502265B1 (en) 2015-11-04 2016-11-22 Taiwan Semiconductor Manufacturing Company, Ltd. Vertical gate all around (VGAA) transistors and methods of forming the same
US9520482B1 (en) 2015-11-13 2016-12-13 Taiwan Semiconductor Manufacturing Company, Ltd. Method of cutting metal gate
US9754840B2 (en) 2015-11-16 2017-09-05 Taiwan Semiconductor Manufacturing Company, Ltd. Horizontal gate-all-around device having wrapped-around source and drain
US9627540B1 (en) 2015-11-30 2017-04-18 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
US9887269B2 (en) * 2015-11-30 2018-02-06 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-gate device and method of fabrication thereof
US10121870B1 (en) 2017-08-31 2018-11-06 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device structure with strain-relaxed buffer
US10090193B1 (en) 2017-11-16 2018-10-02 Globalfoundries Inc. Integrated circuit structure incorporating a stacked pair of field effect transistors and a buried interconnect and method

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20150340365A1 (en) * 2014-05-22 2015-11-26 Semiconductor Manufacturing International (Shanghai) Corporation Semiconductor device and method of manufacturing the same
CN106711221A (zh) * 2015-11-16 2017-05-24 台湾积体电路制造股份有限公司 多重栅极装置
CN106816381A (zh) * 2015-11-30 2017-06-09 台湾积体电路制造股份有限公司 半导体装置及其制造方法
CN106935552A (zh) * 2015-12-30 2017-07-07 台湾积体电路制造股份有限公司 多栅极装置的制造方法

Cited By (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110690290A (zh) * 2019-09-18 2020-01-14 华东师范大学 一种非对称栅氧结构的纳米片环栅场效应晶体管
CN112670181A (zh) * 2019-10-16 2021-04-16 台湾积体电路制造股份有限公司 制造半导体器件的方法和半导体器件
CN113130655B (zh) * 2019-12-31 2024-02-06 台湾积体电路制造股份有限公司 半导体器件及其制造方法
CN113130655A (zh) * 2019-12-31 2021-07-16 台湾积体电路制造股份有限公司 半导体器件及其制造方法
CN111180519A (zh) * 2020-01-06 2020-05-19 中国科学院微电子研究所 一种半导体器件及其制备方法、集成电路及电子设备
CN111180520A (zh) * 2020-01-06 2020-05-19 中国科学院微电子研究所 半导体器件及其制备方法、集成电路及电子设备
CN111180520B (zh) * 2020-01-06 2024-02-20 中国科学院微电子研究所 半导体器件及其制备方法、集成电路及电子设备
CN111180519B (zh) * 2020-01-06 2024-02-23 中国科学院微电子研究所 一种半导体器件及其制备方法、集成电路及电子设备
CN113113468A (zh) * 2020-03-31 2021-07-13 台湾积体电路制造股份有限公司 半导体器件和半导体结构
CN113571518A (zh) * 2020-04-29 2021-10-29 台湾积体电路制造股份有限公司 半导体器件及其形成方法
CN113571472A (zh) * 2020-04-29 2021-10-29 台湾积体电路制造股份有限公司 半导体结构及其形成方法
CN113299743B (zh) * 2020-05-13 2024-04-05 台湾积体电路制造股份有限公司 制造半导体器件的方法及半导体器件
CN113299743A (zh) * 2020-05-13 2021-08-24 台湾积体电路制造股份有限公司 制造半导体器件的方法及半导体器件
CN113314611A (zh) * 2020-05-19 2021-08-27 台湾积体电路制造股份有限公司 半导体结构及其形成方法
CN113363326A (zh) * 2020-05-26 2021-09-07 台湾积体电路制造股份有限公司 半导体器件及其制造方法
CN113363326B (zh) * 2020-05-26 2024-01-09 台湾积体电路制造股份有限公司 半导体器件及其制造方法
CN113437065A (zh) * 2020-06-05 2021-09-24 台湾积体电路制造股份有限公司 半导体器件及其形成方法
CN113823599A (zh) * 2020-06-19 2021-12-21 格芯(美国)集成电路科技有限公司 保护晶体管器件有源区中半导体材料的方法及晶体管器件
CN112908853B (zh) * 2021-01-27 2022-08-16 复旦大学 Gaa晶体管及其制备方法、电子设备
WO2022160556A1 (zh) * 2021-01-27 2022-08-04 复旦大学 Gaa晶体管及其制备方法、电子设备
CN112908853A (zh) * 2021-01-27 2021-06-04 复旦大学 Gaa晶体管及其制备方法、电子设备
WO2022170605A1 (zh) * 2021-02-10 2022-08-18 华为技术有限公司 一种集成电路及其制作方法、场效应晶体管

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