CN111180520A - 半导体器件及其制备方法、集成电路及电子设备 - Google Patents

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Abstract

本发明公开了一种半导体器件及其制备方法、集成电路及电子设备。涉及半导体技术领域，以降低源极或漏极的串联电阻和接触电阻，提高半导体器件性能。半导体器件包括衬底、有源层、源极、漏极和栅堆叠结构；有源层包括第一面状有源部，第二面状有源部，以及位于第一面状有源部和第二面状有源部之间的至少一条悬空鳍状有源部，至少一条悬空鳍状有源部与衬底具有空隙；源极覆盖在第一面状有源部背离衬底的表面；漏极覆盖在第二面状有源部背离衬底的表面；栅堆叠结构通过空隙环绕在至少一条悬空鳍状有源部的外周。所述半导体器件的制备方法用于制备半导体器件。本发明提供的半导体器件用于电子设备。

Description

半导体器件及其制备方法、集成电路及电子设备
技术领域
本发明涉及半导体技术领域，具体涉及一种半导体器件及其制备方法、集成电路及电子设备。
背景技术
堆叠纳米线或片环栅器件是一种新的互补式金氧半导体晶体管，可以增大工作电流，降低短沟道效应，因此，堆叠纳米线或片环栅器件具有良好的栅控能力，具有广泛的应用前景。
但是，堆叠纳米线或片环栅器件中源/漏极对应的串联电阻和接触电阻较大。
发明内容
本发明的目的在于提供一种半导体器件及其制备方法、集成电路及电子设备，以减小堆叠纳米线或片环栅器件中源/漏极对应的串联电阻和接触电阻。
为了达到上述目的，本发明提供了一种半导体器件。该半导体器件，包括：
衬底；
有源层，有源层包括第一面状有源部，第二面状有源部，以及位于第一面状有源部和第二面状有源部之间的至少一条悬空鳍状有源部，至少一条悬空鳍状有源部分别与第一面状有源部和第二面状有源部连接，至少一条悬空鳍状有源部与衬底具有空隙；
源极，源极覆盖在第一面状有源部背离衬底的表面；
漏极，漏极覆盖在第二面状有源部背离衬底的表面；
栅堆叠结构，栅堆叠结构通过空隙环绕在至少一条悬空鳍状有源部的外周。
与现有技术相比，本发明提供的半导体器件具有如下有益效果：
本发明提供的半导体器件中，源极覆盖在有源层的第一面状有源部表面，漏极覆盖在有源层的第二面状有源部表面，二者均未形成在若干彼此分离的Fin结构中，从而能够降低若干源极或漏极各自的串联电阻；同时，能够降低源极或漏极，与金属引线之间的接触电阻，从而提高半导体器件性能。
进一步地，半导体器件还包括：
第一内侧墙，第一内侧墙的第一侧面临近第一面状有源部和源极，第一内侧墙的第二侧面临近栅堆叠结构；和/或，
第二内侧墙，第二内侧墙的第一侧面临近第二面状有源部和漏极，第二内侧墙的第二侧面临近栅堆叠结构。
进一步地，第一内侧墙的高度大于或等于第一面状有源部和源极的总厚度；第一内侧墙的高度方向、第一面状有源部的厚度方向和源极的厚度方向均相同；
第二内侧墙的高度大于或等于第二面状有源部和漏极的总厚度；第二内侧墙的高度方向、第二面状有源部的厚度方向和漏极的厚度方向均相同。
进一步地，第一面状有源部、第二面状有源部和至少一条悬空鳍状有源部中至少一个为单层膜或多层复合膜。
进一步地，第一面状有源部、第二面状有源部和至少一条悬空鳍状有源部中至少一个包括：
沿着背离衬底的方向层叠设在衬底上的M个叠层有源膜，每个叠层有源膜均包括沿着背离衬底的方向层叠在一起的第一有源膜和第二有源膜，M为大于或等于1的整数。
进一步地，第一面状有源部和第二面状有源部均包括底层有源膜和N个顶层有源膜；底层有源膜形成在衬底上，M个叠层有源膜层叠的位于底层有源膜背离衬底的表面，至少一个叠层有源膜背离衬底的表面形成N个顶层有源膜，N为大于或等于1的整数。
进一步地，底层有源膜所含有的材料为Si或Si1-xGex，0<x≤1，每个顶层有源膜所含有的材料为Si或Si1-xGex，0<x≤1；和/或，
底层有源膜所含有的材料和顶层有源膜所含有的材料相同。
进一步地，第一有源膜所含有的材料和第二有源膜所含有的材料不同；和/或，
第一有源膜所含有的材料为Si或Si1-xGex，0<x≤1；和/或，
第二有源膜所含有的材料为Si或Si1-xGex，0<x≤1。
进一步地，半导体器件还包括：
形成在源极背离衬底表面的第一导电接触层；和/或，
形成在漏极背离衬底表面的第二导电接触层。
进一步地，第一导电接触层和第二导电接触层所含有的材料均为Ni1-aSia、Ti1- bSib、Co1-cSic、Ni1-d-eSidGee、Ti1-f-gSifGeg、Co1-h-iSihGei、Ni1-jGej、Ti1-kGek、Co1-mGem中一种或多种，0<a<1，0<b<1，0<c<1，0<d<1，0<e<1，0<f<1，0<g<1，0<h<1，0<i<1，0<j<1，0<k<1，0<m<1。
进一步地，半导体器件还包括：
形成在源极背离衬底表面上的第一介电层；和/或，
形成在漏极背离衬底表面上的第二介电层。
本发明还提供一种半导体器件的制备方法，包括：
提供一衬底；
在衬底的表面上形成半导体材料层；半导体材料层具有源极形成区、漏极形成区和栅极形成区；栅极形成区位于源极形成区和漏极形成区之间；
在源极形成区背离衬底的表面形成覆盖源极形成区的源极，使得源极形成区形成第一面状有源部；
在漏极形成区背离衬底的表面形成覆盖漏极形成区的漏极，使得漏极形成区形成第二面状有源部；
对栅极形成区进行处理，形成至少一条悬空鳍状有源部，至少一条悬空鳍状有源部与衬底具有空隙；
通过在空隙的区域形成环绕至少一条悬空鳍状有源部外周的栅堆叠结构。
与现有技术相比，本发明提供的半导体器件的制备方法，其有益效果与上述技术方案提供的半导体器件的有益效果相同，在此不做赘述。
进一步地，半导体材料层包括：
沿着背离衬底的方向层叠设在衬底上的M个叠层半导体材料膜，每个叠层半导体材料膜均包括沿着背离衬底的方向层叠在一起的第一半导体材料膜和第二半导体材料膜，M为大于或等于1的整数。
进一步地，半导体材料层还包括底层半导体材料膜和N个顶层半导体材料膜；底层半导体材料膜形成在衬底上，M个叠层半导体材料膜层叠的位于底层半导体材料膜背离衬底的表面，至少一个叠层半导体材料膜背离衬底的表面形成至少一个顶层半导体材料膜，N为大于或等于1的整数。
进一步地，底层半导体材料膜所含有的材料为Si、Si1-xGex或Si1-yGey，0<x≤1，0<y≤0.75，每个顶层半导体材料膜所含有的材料为Si、Si1-xGex或Si1-yGey，0<x≤1，0<y≤0.75；和/或，
底层半导体材料膜所含有的材料和顶层半导体材料膜所含有的材料相同。
进一步地，第一半导体材料膜所含有的材料和第二半导体材料膜所含有的材料不同；和/或，
第一半导体材料膜所含有的材料为Si、Si1-xGex或Si1-yGey，0<x≤1，0<y≤0.75；和/或，
第二半导体材料膜所含有的材料为Si、Si1-xGex或Si1-yGey，0<x≤1，0<y≤0.75。
进一步地，在衬底的表面上形成半导体材料层后，在源极形成区背离衬底的表面形成覆盖源极形成区的源极前，半导体器件的制备方法还包括：
在半导体材料层位于栅极形成区的区域形成至少一条栅极掩膜部。
进一步地，在半导体材料层位于栅极形成区的区域形成至少一条栅极掩膜部包括：
在半导体材料层背离衬底的表面形成至少一条预制掩膜；预制掩膜形成在源极形成区、漏极形成区和栅极形成区上；
在半导体材料层位于栅极形成区的区域形成牺牲栅；
去除每条预制掩膜对应源极形成区和漏极形成区的部分，获得至少一条栅极掩膜部。
进一步地，对栅极形成区进行处理，形成至少一条悬空鳍状有源部包括：
在至少一条栅极掩膜部的掩膜下对栅极形成区进行处理，获得至少一条鳍状结构；
去除每条鳍状结构对应栅极形成区内的第一半导体材料膜或第二半导体材料膜，获得至少一条悬空鳍状有源部。
进一步地，通过在空隙的区域形成环绕至少一条悬空鳍状有源部外周的栅堆叠结构前，半导体器件的制备方法还包括：
在栅极形成区内形成第一内侧墙，第一内侧墙的第一侧面临近第一面状有源部和源极；
在栅极形成区内形成第二内侧墙，第二内侧墙的第一侧面临近第二面状有源部和漏极；
通过在空隙的区域形成环绕至少一条悬空鳍状有源部外周的栅堆叠结构包括：
在栅极形成区位于第一内侧墙和第二内侧墙之间的区域形成栅堆叠结构。
进一步地，第一内侧墙的高度大于或等于第一面状有源部和源极的总厚度；第一内侧墙的高度方向、第一面状有源部厚度方向和源极的厚度方向均相同；
第二内侧墙的高度大于或等于第二面状有源部和漏极的总厚度；第二内侧墙的高度方向、第二面状有源部的厚度方向和漏极的厚度方向均相同。
进一步地，在源极形成区背离衬底的表面形成覆盖源极形成区的源极后，在形成至少一条悬空鳍状有源部前，半导体器件的制备方法还包括：
在源极背离衬底的表面形成第一导电接触层；
在漏极形成区背离衬底的表面形成覆盖漏极形成区的漏极后，在形成至少一条悬空鳍状有源部前，半导体器件的制备方法还包括：
在漏极背离衬底的表面形成第二导电接触层。
进一步地，第一导电接触层和第二导电接触层均为Ni1-aSia、Ti1-bSib、Co1-cSic、Ni1-d-eSidGee、Ti1-f-gSifGeg、Co1-h-iSihGei、Ni1-jGej、Ti1-kGek、Co1-mGem中一种或多种，0<a<1，0<b<1，0<c<1，0<d<1，0<e<1，0<f<1，0<g<1，0<h<1，0<i<1，0<j<1，0<k<1，0<m<1。
进一步地，在源极形成区背离衬底的表面形成覆盖源极形成区的源极后，在形成至少一条悬空鳍状有源部前，半导体器件的制备方法还包括：
在源极背离衬底的表面上形成第一介电层；
在漏极形成区背离衬底的表面形成覆盖漏极形成区的漏极后，在形成至少一条悬空鳍状有源部前，半导体器件的制备方法还包括：
在漏极背离衬底的表面上形成第二介电层。
进一步地，在形成至少一条悬空鳍状有源部后，通过在空隙的区域形成环绕至少一条悬空鳍状有源部外周的栅堆叠结构前，半导体器件的制备方法还包括：
对至少一条悬空鳍状有源部进行形貌调整。
本发明还提供一种集成电路，包括上述技术方案提供的半导体器件。
与现有技术相比，本发明提供的集成电路的有益效果与上述技术方案提供的半导体器件的有益效果相同，在此不做赘述。
本发明还提供一种电子设备，包括上述技术方案的半导体器件，或，集成电路。
与现有技术相比，本发明提供的电子设备的有益效果与上述技术方案提供的半导体器件的有益效果相同，在此不做赘述。
附图说明
图1是现有堆叠纳米线环栅器件的制备方法流程图；
图2是本发明实施例涉及的半导体器件的制备方法流程图；
图3是本发明实施例提供形成半导体材料层后一种结构示意图；
图4是本发明实施例形成半导体材料层后另一种结构示意图；
图5是本发明实施例形成预制掩膜后一种结构示意图；
图6是本发明实施例形成预制掩膜后另一种结构示意图；
图7是本发明实施例形成牺牲栅后一种结构示意图；
图8是本发明实施例形成牺牲栅后另一种结构示意图；
图9是本发明实施例形成源极和漏极后一种结构示意图；
图10是本发明实施例形成源极和漏极后另一种结构示意图；
图11是本发明实施例形成金属层后一种结构示意图；
图12是本发明实施例形成金属层后另一种结构示意图；
图13是本发明实施例形成第一导电接触层和第二导电接触层后一种结构示意图；
图14是本发明实施例形成第一导电接触层和第二导电接触层后另一种结构示意图；
图15是本发明实施例形成第一介电层和第二介电层后一种结构示意图；
图16是本发明实施例形成第一介电层和第二介电层后另一种结构示意图；
图17是本发明实施例去除牺牲栅后一种结构示意图；
图18是本发明实施例去除牺牲栅后另一种结构示意图；
图19是本发明实施例形成鳍状结构后一种结构示意图；
图20是本发明实施例形成鳍状结构后另一种结构示意图；
图21是图19或图20所示结构，沿B-B向结构剖视图；
图22是本发明实施例形成第一内侧墙和第二内侧墙后一种结构示意图；
图23是图22所示结构，沿A-A向结构剖视图；
图24是本发明实施例形成第一内侧墙和第二内侧墙后另一种结构示意图；
图25是图24所示结构，沿A-A向结构剖视图；
图26是本发明实施例形成悬空鳍状有源部后结构示意图；
图27为图22所示结构，在形成悬空鳍状有源部后沿D-D向结构剖视图；
图28为图24所示结构，在形成悬空鳍状有源部后沿D-D向结构剖视图；
图29是本发明实施例形成栅堆叠结构后沿A-A向结构剖视图；
图30是图27所示结构，在形成栅堆叠结构后沿D-D向结构剖视图；
图31是图28所示结构，在形成栅堆叠结构后沿D-D向结构剖视图。
其中，1为衬底，2为有源层，3为第一面状有源部，4为第二面状有源部，5为悬空鳍状有源部，6为源极，7为漏极，8为栅堆叠结构，9为第一导电接触层，10为第二导电接触层，11为第一介电层，12为第二介电层，13为第一内侧墙，14为第二内侧墙，15为第一有源膜，16为第二有源膜，17为底层有源膜，18为顶层有源膜，19为半导体材料层，20为源极形成区，21为漏极形成区，22为栅极形成区，23为栅极掩膜部，24为预制掩膜，25为第一半导体材料膜，26为第二半导体材料膜，27为底层半导体材料膜，28为顶层半导体材料膜，29为鳍状结构，30为牺牲栅，31为金属层，32为栅极介质层，33为栅极，34为凹槽。
具体实施方式
下面结合附图说明根据本发明的具体实施方式。
在下面的描述中阐述了很多具体细节以便于充分理解本发明，但是，本发明还可以采用其他不同于在此描述的其他方式来实施，因此，本发明并不限于下面公开的具体实施例的限制。
堆叠纳米线环栅器件是一种新的互补式金氧半导体晶体管，其上的源极和漏极是位于衬底上的鳍状结构(下文简称Fin结构)。沟道区是与衬底具有空隙，以及沟道区与相邻其他沟道区具有空隙的线状或片状结构。栅堆叠结构通过空隙环绕在沟道区的外周。与平面器件相比，堆叠纳米线环栅器件中的栅堆叠结构不仅可以在沟道区的顶部和两侧，也可以在沟道区的下方，从而可以增大工作电流，防止传统晶体管中的短沟道效应，具有广泛的应用前景。
如图1所示，现有的堆叠纳米线环栅器件的制备方法，大致包括如下步骤：
步骤S101：提供衬底，并通过STI first工艺或STI last工艺，在衬底上形成沿第一方向延伸的若干Fin结构；其中，每一Fin结构中均包括若干交替堆叠的材料层和牺牲层；
步骤S102：沿第二方向，在若干Fin结构上淀积牺牲栅的栅极材料，并刻蚀栅极材料形成牺牲栅。应理解，第一方向和第二方向不同，例如：第一方向与第二方向正交。
步骤S103：在若干Fin结构上淀积侧墙材料，并刻蚀侧墙材料，形成沿第一方向两侧的第一栅极侧墙和第二栅极侧墙，使得牺牲栅位于第一栅极侧墙和第二栅极侧墙之间。
步骤S104：对Fin结构位于牺牲栅两侧的区域进行源漏掺杂处理，在Fin结构背离衬底的表面形成源极、漏极。
步骤S105：去除牺牲栅，并去除每一Fin结构位于第一栅极侧墙和第二栅极侧墙之间区域的牺牲层，在第一栅极侧墙和第二栅极侧墙之间的每一材料层的外周形成栅堆叠结构。
基于上述制备过程可知，现有的堆叠纳米线或片环栅器件中源极、漏极均形成若干分离的Fin结构背离衬底的表面，与平面器件相比，堆叠纳米线或片环栅器件在后续将若干源极或漏极进行互连时，会增加源极、漏极的串联电阻，并增加源极或漏极与金属引线之间的接触电阻，从而导致制备的堆叠纳米线或片环栅器件性能不佳。
为了克服现有堆叠纳米线或片环栅器件的串联电阻和接触较大，使得堆叠纳米线或片环栅器件性能不佳的技术问题，本发明实施例提供了一种半导体器件及其制备方法、集成电路及电子设备。其中，相较于现有的堆叠纳米线或片环栅器件，本发明实施例提供的半导体器件的源极、漏极分别覆盖在第一面状有源部和第二面状有源部背离衬底的表面，具有较大的面积，从而能够降低源极或漏极的串联电阻和接触电阻。
实施例一
如图22至图31所示，本发明实施例提供的半导体器件，该半导体器件包括：衬底1、有源层2、源极6、漏极7和栅堆叠结构8。应理解，衬底1可以为绝缘体上硅衬底、应变绝缘体上硅衬底、绝缘体上锗衬底或应变绝缘体上锗衬底等，在此不再一一列举。此处缘体上硅衬底是狭义上的缘体上硅衬底，并不包含应变绝缘体上硅衬底。
有源层2包括第一面状有源部3，第二面状有源部4，以及位于第一面状有源部3和第二面状有源部4之间的至少一条悬空鳍状有源部5，至少一条悬空鳍状有源部5分别与第一面状有源部3和第二面状有源部4连接，至少一条悬空鳍状有源部5与衬底1具有空隙；
源极6覆盖在第一面状有源部3背离衬底1的表面；漏极7覆盖在第二面状有源部4背离衬底1的表面；
栅堆叠结构8通过空隙环绕在至少一条悬空鳍状有源部5的外周。
悬空鳍状有源部5的第一端与第一面状有源部3连接，第二端与第二面状有源部4连接；当悬空鳍状有源部5的数量为至少两条时，相邻两个悬空鳍状有源部5之间也具有空隙，空隙的大小可以根据实际情况设置；悬空鳍状有源部5可以为一定规格的长方体结构、圆柱体等结构；悬空鳍状有源部5的数量和排布方式可以根据具体情况设置。
栅堆叠结构8包括通过空隙层叠环绕在至少一条悬空鳍状有源部5外周的栅极介质层32和栅极33。示例性的，栅极介质层32可以为HfO2、ZrO2、TiO2或Al2O3等介电常数较高的材料。栅极33可以为TiN、TaN或TiSiN中一种或多种。
下面结合图2对本发明实施例提供的半导体器件的制备过程进行详细说明：
步骤S201、提供一衬底1。
步骤S202、在衬底1的表面上形成半导体材料层19；半导体材料层19具有源极形成区20、漏极形成区21和栅极形成区22；栅极形成区22位于源极形成区20和漏极形成区21之间。
步骤S203、在源极形成区20背离衬底1的表面形成覆盖源极形成区20的源极6，使得源极形成区20形成第一面状有源部3。例如：可以采用离子注入等方式将源极6形成在源极形成区20背离衬底1的表面，且将源极形成区20背离衬底1的表面全部覆盖。
步骤S204、在漏极形成区21背离衬底1的表面形成覆盖漏极形成区21的漏极7，使得漏极形成区21形成第二面状有源部4。例如：可以采用离子注入等方式将漏极7形成在漏极形成区21背离衬底1的表面，且将漏极形成区21背离衬底1的表面全部覆盖。
步骤S205、对栅极形成区22进行处理，形成至少一条悬空鳍状有源部5，至少一条悬空鳍状有源部5与衬底1具有空隙；使得第一面状有源部3、第二面状有源部4和至少一条悬空鳍状有源部5构成有源层2。
步骤S206、通过在空隙的区域形成环绕至少一条悬空鳍状有源部5外周的栅堆叠结构8。
基于本发明实施例提供的半导体器件的结构和制备过程可知，本发明实施例提供的半导体器件中，源极6覆盖在有源层2的第一面状有源部3表面，漏极7覆盖在有源层2的第二面状有源部4表面。并且，第一面状有源部3和第二面状有源部4均是由整体性的有源部构成，而不是由若干个彼此分离的Fin结构构成，使得源极6、漏极7具有更大的面积，从而能够降低源极6、漏极7各自的串联电阻；在栅堆叠结构8加载相同电压的情况下，减小串联电阻，能够增大半导体器件的输出电流(相对于现有堆叠纳米线或片环栅器件)；使得半导体器件作为开关等器件使用时具有良好的驱动能力和驱动速度。
同时，源极6覆盖第一面状有源部3、漏极7覆盖第二面状有源部4更大的面积，使得在后续形成源极6、漏极7对应的金属引线时，金属引线与源极6、漏极7之间的接触面积(电流流通面)更大(相对现有堆叠纳米线或片环栅器件)，从而减小源极6或漏极7与金属引线之间的接触电阻，以降低半导体器件的驱动电压。
作为一种可能的实现方式，第一面状有源部3、第二面状有源部4和至少一条悬空鳍状有源部5中至少一个为单层膜或多层复合膜。
在一种可选方式中，当第一面状有源部3、第二面状有源部4和至少一条悬空鳍状有源部5中至少一个为单层膜时，该单层膜所含有的材料可以为Si或Si1-xGex，0<x≤1。当然也可以根据实际情况选择材料。
在另一种可选方式中，如图19所示，当第一面状有源部3、第二面状有源部4和至少一条悬空鳍状有源部5中至少一个为多层复合膜时，该多层复合膜包括：沿着背离衬底1的方向层叠设在衬底1上的M个叠层有源膜，每个叠层有源膜均包括沿着背离衬底1的方向层叠在一起的第一有源膜15和第二有源膜16，M为大于或等于1的整数。
在又一种可选方式中，如图20所示，当第一面状有源部3、第二面状有源部4和至少一条悬空鳍状有源部5中至少一个为多层复合膜时，该多层复合膜除了包括上一可选方式中阐述的M个叠层有源膜外，还包括底层有源膜17和N个顶层有源膜18；底层有源膜17形成在衬底1上，M个叠层有源膜层叠的位于底层有源膜17背离衬底1的表面，至少一个叠层有源膜背离衬底1的表面形成N一个顶层有源膜18，N为大于或等于1的整数。
在一种示例中，上述底层有源膜17所含有的材料为Si或Si1-xGex，0<x≤1，上述每个顶层有源膜18所含有的材料为Si或Si1-xGex，0<x≤1。当然，底层有源膜17所含有的材料、每个顶层有源膜18所含有的材料也可以根据实际情况选择材料。
在一种示例中，上述底层有源膜17所含有的材料和上述顶层有源膜18所含有的材料相同。当然，底层有源膜17所含有的材料也可与顶层有源膜18所含有的材料不同。
在一种示例中，上述第一有源膜15所含有的材料和上述第二有源膜16所含有的材料不同。
在一种示例中，上述第一有源膜15所含有的材料为Si或Si1-xGex，0<x≤1。当然第一有源膜15所含有的材料也可以根据实际情况选择材料。
在一种示例中，上述第二有源膜16所含有的材料为Si或Si1-xGex，0<x≤1。当然第二有源膜16所含有的材料也可以根据实际情况选择材料。
应理解，不管是单层膜还是多层复合膜，如果其中某个膜含有Si1-xGex，由于其中存在Ge元素，使得栅堆叠结构8加载电压的情况下，半导体器件内所形成的沟道区具有更高的载流子迁移率，从而提高了半导体器件性能。
上述第一有源膜15和第二有源膜16的厚度可以根据实际设定。示例性的，第一有源膜15、第二有源膜16的厚度均为2nm至40nm，顶层有源膜18的厚度小于或等于10nm。
例如：如图20所示，当M等于2，N等于1，且有源层2还包括底层有源膜17时，将底层有源膜17定义为第一硅膜，将2个叠层有源膜定义为第一叠层有源膜和第二叠层有源膜，其中，第一叠层有源膜包括第一Ge膜(又称沟道材料层)和第一SiGe膜(又称牺牲层)，第一叠层有源膜包括第二Ge膜(又称沟道材料层)和第二SiGe膜(又称牺牲层)，将顶层有源膜18定义为第二硅膜(又称硅帽层)。第一Ge膜、第一SiGe膜、第二Ge膜和第二SiGe膜沿着背离衬底1的方向依次层叠的设置在第一硅膜背离衬底1的表面。并且第一硅膜形成在衬底1上，第二硅层设置在第二SiGe膜背离衬底1的表面。其中，第一Ge膜、第一SiGe膜、第二Ge膜和第二SiGe膜的厚度均为2nm至40nm；第二硅膜的厚度为小于或等于10nm。
作为一种可能的实现方式，如图22至图25所示，为减小半导体器件中的栅极长度C，使得半导体器件进一步微缩，本发明实施例提供的半导体器件还包括第一内侧墙13，第一内侧墙13的第一侧面临近第一面状有源部3和源极6，第一内侧墙13的第二侧面临近栅堆叠结构8。
当然，本发明实施例提供的半导体器件还包括第二内侧墙14，第二内侧墙14的第一侧面临近第二面状有源部4和漏极7，第二内侧墙14的第二侧面临近栅堆叠结构8。
具体地，为通过第一内侧墙13将栅堆叠结构8与第一面状有源部3和源极6进行完全隔离，则第一内侧墙13的高度大于或等于第一面状有源部3和源极6的总厚度；其中，第一内侧墙13的高度方向、第一面状有源部3的厚度方向和源极6的厚度方向均相同。
同理，为通过第二内侧墙14将栅堆叠结构8与第二面状有源部4和漏极7进行完全隔离，则第二内侧墙14的高度大于或等于第二面状有源部4和漏极7的总厚度；其中，第二内侧墙14的高度方向、第二面状有源部4的厚度方向和漏极7的厚度方向均相同。
值得注意的是，第一内侧墙13的第一侧面可以与第一面状有源部3和源极6接触，也可以与第一面状有源部3和源极6具有一定距离。第一内侧墙13的第二侧面可以与栅堆叠结构8接触，也可以与栅堆叠结构8具有一定距离。
同理，第二内侧墙14的第一侧面可以与第二面状有源部4和漏极7接触，也可以与第二面状有源部4和漏极7具有一定距离。第二内侧墙14的第二侧面可以与栅堆叠结构8接触，也可以与栅堆叠结构8具有一定距离。
作为一种可能的实现方式，如图22和图24所示，本发明实施例提供的半导体器件还包括：第一导电接触层9，第一导电接触层9形成在源极6背离衬底1的表面。
当然，本发明实施例提供的半导体器件还可以包括第二导电接触层10。第二导电接触层10形成在漏极7背离衬底1的表面。
值得注意的是，上述第一导电接触层9和第二导电接触层10所含有的材料均可以为金属化半导体材料，以进一步降低半导体器件中源极6、漏极7与金属引线之间的接触电阻。
为了简化工艺，并使得第一导电接触层9与源极6具有良好的相容性，第一导电接触层9所含有的材料为Ni1-aSia、Ti1-bSib、Co1-cSic、Ni1-d-eSidGee、Ti1-f-gSifGeg、Co1-h-iSihGei、Ni1-jGej、Ti1-kGek、Co1-mGem中一种或多种，0<a<1，0<b<1，0<c<1，0<d<1，0<e<1，0<f<1，0<g<1，0<h<1，0<i<1，0<j<1，0<k<1，0<m<1。
同理，为了简化工艺，并使得第二导电接触层10与漏极7具有良好的相容性，第二导电接触层10所含有的材料为Ni1-aSia、Ti1-bSib、Co1-cSic、Ni1-d-eSidGee、Ti1-f-gSifGeg、Co1-h-iSihGei、Ni1-jGej、Ti1-kGek、Co1-mGem中一种或多种，0<a<1，0<b<1，0<c<1，0<d<1，0<e<1，0<f<1，0<g<1，0<h<1，0<i<1，0<j<1，0<k<1，0<m<1。
作为一种可能的实现方式，如图22和图24所示，本发明实施例提供的半导体器件还包括：第一介电层11，第一介电层11形成在源极6背离衬底1的表面上。第一介电层11的存在可以在刻蚀牺牲栅30的栅极材料或刻蚀侧墙材料时，保护源极6不受刻蚀、清洗等操作的影响。
当本发明实施例提供的半导体器件包括第一导电接触层9时，第一介电层11形成在第一导电接触层9背离源极6的表面上。
当然，本发明提供的半导体器件还包括第二介电层12，第二介电层12形成在漏极7背离衬底1的表面上。同理，第二介电层12的存在可以在刻蚀牺牲栅30的栅极材料或刻蚀侧墙材料时，保护漏极7不受刻蚀、清洗等操作的影响。
当本发明实施例提供的半导体器件包括第二导电接触层10时，第二介电层12形成在第二导电接触层10背离源极6的表面上。
实施例二
本发明实施例提供一种半导体器件的制备方法。如图2所示，该半导体器件的制备方法，包括：
步骤S201、提供一衬底1。至于衬底1的选择，可以参考前文，此处不做说明。
步骤S202、如图3和图4所示，在衬底1的表面上形成半导体材料层19；半导体材料层19具有源极形成区20、漏极形成区21和栅极形成区22；栅极形成区22位于源极形成区20和漏极形成区21之间。应理解，所形成的半导体材料层19应当是掺杂离子的半导体材料层19，该离子可以在制作半导体器件过程中掺杂入半导体材料层19内，也可以是在制作半导体器件前，直接掺杂至半导体材料层19中，然后利用掺杂有该离子的半导体材料在衬底1的表面上形成半导体材料层19。
步骤S203、在源极形成区20背离衬底1的表面形成覆盖源极形成区20的源极6，使得源极形成区20形成第一面状有源部3。
步骤S204、在漏极形成区21背离衬底1的表面形成覆盖漏极形成区21的漏极7，使得漏极形成区21形成第二面状有源部4。
步骤S205、如图27和图28所示，对栅极形成区22进行处理，形成至少一条悬空鳍状有源部5，至少一条悬空鳍状有源部5与衬底1具有空隙；使得第一面状有源部3、第二面状有源部4和至少一条悬空鳍状有源部5形成有源层2
步骤S206、通过在空隙的区域形成环绕至少一条悬空鳍状有源部5外周的栅堆叠结构8。
值得注意的是，也可以先执行步骤S204中的漏极7的形成操作，再进行步骤S203中源极6的形成操作，上述两个步骤的执行顺序可以根据实际情况设置。
与现有技术相比，本发明实施例提供的半导体器件的制备方法的有益效果与上述实施例一提供的半导体器件的有益效果相同，在此不作赘述。
作为一种可能的实现方式，如图3和图4所示，半导体材料层19为双层复合层或多层复合层。
在一种可选方式中，当半导体材料层19为双层复合层或多层复合层时，该双层复合层或多层复合层包括：沿着背离衬底1的方向层叠设在衬底1上的M个叠层半导体材料膜，每个叠层半导体材料膜均包括沿着背离衬底1的方向层叠在一起的第一半导体材料膜25和第二半导体材料膜26。在制作半导体器件的时候，为便于后续获得至少一条悬空鳍状有源部5，需要在衬底1上方交替形成第一半导体材料膜25和第二半导体材料膜26，获得M个叠层半导体材料膜24。至于M的具体取值，则可以根据实际情况设定。M为大于或等于1的整数。
在另一种可选方式中，当半导体为多层复合层时，该多层复合层还包括底层半导体材料膜27和N个顶层半导体材料膜28；底层半导体材料膜27形成在衬底1上，M个叠层半导体材料膜层叠的位于底层半导体材料膜27背离衬底1的表面，至少一个叠层半导体材料膜背离衬底1的表面形成至少一个顶层半导体材料膜28，N为大于或等于1的整数。
在一种示例中，底层半导体材料膜27所含有的材料为Si、Si1-xGex或Si1-yGey，0<x≤1，0<y≤0.75，每个顶层半导体材料膜28所含有的材料为Si、Si1-xGex或Si1-yGey，0<x≤1，0<y≤0.75。当然，底层半导体材料膜27所含有的材料、每个顶层半导体材料膜28所含有的材料也可以根据实际情况选择材料。
值得注意的是，在M个叠层半导体材料膜背离衬底1的表面形成有N个顶层半导体材料膜28，N个顶层半导体材料膜28的存在可以保护悬空鳍状有源部5在半导体制备过程中，不受刻蚀、清洗等操作的影响，提供半导体器件性能。
在一种示例中，底层半导体材料膜27所含有的材料和顶层半导体材料膜28所含有的材料相同。当然，二者所含有的材料也可以不同，在此不作具体限定。
在一种示例中，第一半导体材料膜25所含有的材料和第二半导体材料膜26所含有的材料不同。
在一种示例中，第一半导体材料膜25所含有的材料为Si、Si1-xGex或Si1-yGey，0<x≤1，0<y≤0.75。当然，第一半导体材料膜25所含有的材料还可以根据实际情况选择材料，在此不再一一列举。
在一种示例中，第二半导体材料膜26所含有的材料为Si、Si1-xGex或Si1-yGey，0<x≤1，0<y≤0.75。当然，第二半导体材料膜26所含有的材料还可以根据实际情况选择材料。
值得注意的是，当第一半导体材料膜25所含有的材料为Si1-xGex或Si1-yGey，且第一半导体材料膜25所含有的材料也为Si1-xGex或Si1-yGey时，为确保后续能够有选择性地去除第一半导体材料膜25或第二半导体材料膜26，获得至少一条悬空鳍状有源部5，则需要第一半导体材料膜25中Ge原子的浓度与第二半导体材料膜26中Ge原子的浓度不同。
应理解，不管是双层膜还是多层复合膜，如果其中某个膜含有Si1-xGex或Si1-yGey，由于使得栅堆叠结构8加载电压的情况下，半导体器件内所形成的沟道区具有更高的载流子迁移率，从而提高了半导体器件性能。
上述第一半导体材料膜25和第二半导体材料膜26的厚度可以根据实际设定。示例性的，第一半导体材料膜25的厚度为1nm至10nm，第二半导体材料膜26的厚度为2nm至40nm。
作为一种可能的实现方式，如图17和图18所示，本发明实施例提供的半导体器件的制备方法中，在衬底1的表面上形成半导体材料层19后，在源极形成区20背离衬底1的表面形成覆盖源极形成区20的源极6前，上述半导体器件的制备方法还包括如下步骤：
步骤S202-3、在半导体材料层19位于栅极形成区22的区域形成至少一条栅极掩膜部23。
具体地，在半导体材料层19位于栅极形成区22的区域形成至少一条栅极掩膜部23包括：
步骤S202-3.1、如图5和图6所示，在半导体材料层19背离衬底1的表面形成至少一条预制掩膜24；预制掩膜24覆盖源极形成区20、漏极形成区21和栅极形成区22。预制掩膜24所含有的材料可以为SiO2、SiCO等材料，其层厚可以根据具体情况设置，在此不作具体限定。
例如：在制作半导体器件的过程中，对半导体材料层19掺杂处理，则可以在半导体材料层19已经被掺杂后，在半导体材料层19形成掩膜层，然后对掩膜层进行刻蚀，形成至少一条预制掩膜24。应理解，预制掩膜24的数量与悬空鳍状有源部5的数量息息相关，并且预制掩膜24的形状决定悬空鳍状有源部5的形状，因此，在制作预制掩膜24时，应当参考悬空鳍状有源部5的相关参数进行工艺设计。
步骤S202-3.2、如图7和图8所示，在半导体材料层19位于栅极形成区22的区域形成牺牲栅30。牺牲栅30所含有的材料可为SiN、多晶硅等易去除的材料。例如：在半导体材料层19和至少一条预制掩膜24位于栅极形成区22、源极形成区20和漏极形成区21的位置淀积栅极材料，并刻蚀栅极材料，使得牺牲栅30仅形成在栅极形成区22。
步骤S202-3.3、如图17和图18所示，去除每条预制掩膜24对应源极形成区20和漏极形成区21的部分，获得至少一条栅极掩膜部23。
此时，对栅极形成区22进行处理，形成至少一条悬空鳍状有源部5包括：
步骤S205.1-1、如图19至图21所示，在所述至少一条栅极掩膜部23的掩膜下对所述栅极形成区22进行处理，获得至少一条鳍状结构29。例如：在至少一条栅极掩膜部23的掩膜下，通过干法刻蚀等工艺，对栅极形成区22进行刻蚀，获得与栅极掩膜部23下方的至少一条鳍状结构29。
步骤S205.1-2、如图26至图28所示，去除每条鳍状结构29对应栅极形成区22内的第一半导体材料膜25或第二半导体材料膜26，获得至少一条悬空鳍状有源部5。应理解，通过第一半导体材料膜25、第二半导体材料膜26，二者所含有的材料或材料中原子浓度的不同，选择性的去除二者中的一个。
在一种可选方式中，当半导体材料层19仅包括沿背离沉底的方向层叠在衬底1上的M个叠层有源膜时，可以去除每条鳍状结构29对应栅极形成区22内的第一半导体材料膜25或第二半导体材料膜26，获得至少一条悬空鳍状有源部5。例如：当第一半导体材料膜25为硅膜、第二半导体材料膜26为SiGe膜，第一半导体材料膜25和第二半导体材料膜26依次交替层叠在衬底1上，则在形成至少一条鳍状结构29后，可以去除栅极形成区22内的硅膜，从而获得至少一条悬空鳍状有源部5。
在另一种可选方式中，当半导体材料层19包括沿背离沉底的方向依次层叠在衬底1上的底层半导体材料膜27、M个叠层有源膜和N个顶层半导体材料膜28时，可以去除每条鳍状结构29对应栅极形成区22内的第一半导体材料膜25和N个顶层半导体材料膜28，或，第二半导体材料膜26和N个顶层半导体材料膜28，获得至少一条悬空鳍状有源部5。
值得注意的是，当第一半导体材料膜25作为牺牲层，第二半导体材料膜26作为沟道区材料层，且第二半导体材料膜26、第一半导体材料膜25依次层叠在底层半导体材料膜27上时，需要去除每条鳍状结构29对应栅极形成区22内的底层半导体材料膜27、第一半导体材料膜25和N个顶层半导体材料膜28，获得至少一条悬空鳍状有源部5。
当第二半导体材料膜26作为牺牲层，第一半导体材料膜25作为沟道区材料层，且第一半导体材料膜25、第二半导体材料膜26依次层叠在底层半导体材料膜27上时，需要去除每条鳍状结构29对应栅极形成区22内的底层半导体材料膜27、第二半导体材料膜26和N个顶层半导体材料膜28。
例如：如图22和图23所示，当底层半导体材料膜27为第一硅膜，第一半导体材料膜25为SiGe膜、第二半导体材料膜26为第二硅膜，底层半导体材料膜27、第一半导体材料膜25和第二半导体材料膜26依次交替层叠在衬底1上，则在形成至少一条鳍状结构29后，可以去除栅极形成区22内的第一硅膜和第二硅膜，从而获得至少一条悬空鳍状有源部5。
结合上述牺牲栅30的形成过程可知，在形成牺牲栅30前，并未形成与源极形成区20、漏极形成区21和栅极形成区22对应的至少一条鳍状结构29，而是仅在半导体材料层19上形成了至少一条预制掩膜24，而这些预制掩膜24是由刻蚀掩膜层形成，其作用只是在刻蚀栅极形成区22内的半导体材料层19时，以栅极形成区22内的至少一条预制掩膜24为掩膜，刻蚀形成栅极形成区22内至少一条悬空鳍状有源部5。而在至少一条预制掩膜24上，形成牺牲栅30的栅极材料，并对栅极材料进行刻蚀时，可以一并去除掉预制掩膜24位于源极形成区20和漏极形成区21的部分，只在栅极形成区22内保留至少一条栅极掩膜部23即可，这样便可以通过传统平面器件工艺中较为成熟的刻蚀方式形成栅极材料或侧墙材料，降低刻蚀难度。
作为一种可能的实现方式，如图22至图25所示，通过在空隙的区域形成环绕至少一条悬空鳍状有源部5外周的栅堆叠结构8前，半导体器件的制备方法还包括：
步骤S205-1、在栅极形成区22内形成第一内侧墙13，第一内侧墙13的第一侧面临近第一面状有源部3和源极6。第一内侧墙13的高度大于等于第一面状有源部3和源极6的总厚度；第一内侧墙13的高度方向、第一面状有源部3厚度方向和源极6的厚度方向均相同。
步骤S205-2、在栅极形成区22内形成第二内侧墙14，第二内侧墙14的第一侧面临近第二面状有源部4和漏极7。第二内侧墙14的高度大于等于第二面状有源部4和漏极7的总厚度；第二内侧墙14的高度方向、第二面状有源部4的厚度方向和漏极7的厚度方向均相同。
若在至少一条悬空鳍状有源部5和衬底1上形成栅堆叠结构8前，根据上述步骤形成了第一内侧墙13和第二内侧墙14，则在至少一条悬空鳍状有源部5和衬底1上形成栅堆叠结构8包括：
步骤S206.1、在栅极形成区22位于第一内侧墙13和第二内侧墙14之间的区域形成栅堆叠结构8。
在实际应用中，在形成第一内侧墙13和第二内侧墙14之前，需要去掉牺牲栅30，并以栅极形成区22内的至少一条栅极掩膜部23为掩膜，在栅极形成区22形成至少一条悬空鳍状有源部5，此时，在栅极形成区22内形成了由至少一条栅极掩膜部23和至少一条悬空鳍状有源部5，以及衬底1构成的凹槽34。在凹槽34内淀积内侧墙材料，并对内侧墙材料进行刻蚀，形成第一内侧墙13和第二内侧墙14。
作为一种可能的实现方式，如图11至图14所示，在源极形成区20背离衬底1的表面形成覆盖源极形成区20的源极6后，在形成至少一条悬空鳍状有源部5前，本发明实施例提供的半导体器件的制备方法还包括：
步骤S203-5.1、在源极6背离衬底1的表面形成第一导电接触层9。
当然，在漏极形成区21背离衬底1的表面形成覆盖漏极形成区21的漏极7后，在形成至少一条悬空鳍状有源部5前，本发明实施例半导体器件的制备方法还可以包括：
步骤S204-5.1、在漏极7背离衬底1的表面形成第二导电接触层10。
应理解，步骤S203-5.1和步骤S204-5.1可以在同时进行，也可以在不同时间段进行。但考虑到工艺简化问题，步骤S203-5.1和步骤S204-5.1可以在同时进行。
例如：形成源极6、漏极7后，在源极6和漏极7上形成金属层31，并利用退火工艺使得金属层31半导体化，即金属层31与第一面状有源部3接触的部分对应形成第一导电接触层9，金属层31与第二面状有源部4接触的部分对应形成第二导电接触层10。
在一种示例中，金属层31所含有的材料可为Ni、Ti或Co中一种或多种，金属层31的层厚可根据实际情况设置。例如：当漏极7和源极6为离子注入后的Si时，第一导电接触层9和第二导电接触层10为Ni1-aSia、Ti1-bSib、Co1-cSic中一种或多种，0<a<1，0<b<1，0<c<1。
当然，金属层31所含有的材料除了上述给出的材料外，还可以为其他满足要求的材料；第一导电接触层9和第二导电接触层10所含有的材料与半导体材料层19和金属层31所含有的材料息息相关。例如：当漏极7和源极6为离子注入后的Ge时，第一导电接触层9和第二导电接触层10为Ni1-jGej、Ti1-kGek、Co1-mGem中一种或多种，0<j<1，0<k<1，0<m<1。
作为一种可能的实现方式，如图15和图16所示，在源极形成区20背离衬底1的表面形成覆盖源极形成区20的源极6后，在形成至少一条悬空鳍状有源部5前，上述半导体器件的制备方法还包括：
步骤S203-5.2、在源极6背离衬底1的表面上形成第一介电层11。
在漏极形成区21背离衬底1的表面形成漏极7后，在形成至少一条悬空鳍状有源部5前，上述半导体器件的制备方法还包括：
步骤S204-5.2、在漏极7背离衬底1的表面上形成第二介电层12。
应理解，步骤S203-5.2和步骤S204-5.2可以在同时进行，也可以在不同时间段进行。但考虑到工艺简化问题，步骤S203-5.2和步骤S204-5.2可以在同时进行。
例如：在形成牺牲栅30之后，在源极6、漏极7和牺牲栅30上沉积介电层，并对介电层进行平坦化处理，直至露出牺牲栅30的顶部；此时，介电层位于源极6表面上的部分形成第一介电层11，介电层位于漏极7表面上的部分形成第二介电层12。
当本发明实施例提供的半导体器件的制备方法，包括在源极6背离衬底1的表面上形成第一导电接触层9时，第一介电层11的形成步骤在形成第一导电接触层9后，且在栅极形成区22形成至少一条悬空鳍状有源部5前。并且是在第一导电接触层9背离源极6的表面上形成第一介电层11。
当本发明实施例提供的半导体器件的制备方法，包括在漏极7背离衬底1的表面上形成第二导电接触层10时，第二介电层12的形成步骤在形成第二导电接触层10后，且在栅极形成区22形成至少一条悬空鳍状有源部5前。并且是在第二导电接触层10背离源极6的表面上形成第二介电层12。
作为一种可能的实现方式，为进一步提高半导体器件的稳定性和性能，在形成至少一条悬空鳍状有源部5后，通过在空隙的区域形成环绕至少一条悬空鳍状有源部5外周的栅堆叠结构8前，半导体器件的制备方法还包括：
步骤S205-6、对至少一条悬空鳍状有源部5进行形貌调整。
在一种可选方式中，在氢气气氛中，对每条悬空鳍状有源部5进行退火处理，以完成形貌调整；其中，退火处理的退火温度为600℃至900℃，退火时间为10min至60min。
在另一种可选方式中，对每条悬空鳍状有源部5进行氧化处理，以完成形貌调整；氧化处理的处理温度为600℃至950℃，处理时间为10min至60min。
实施例三
本发明实施例还提供了一种集成电路，该集成电路包括上述实施例一所描述的半导体器件。应理解，该半导体器件可以采用现有工艺或者上述实施例二所描述的制备方法制作而成。
与现有技术相比，本发明实施例提供的集成电路的有益效果与上述实施例一提供的半导体器件的有益效果相同，在此不做赘述。
实施例四
本发明实施例提供了一种电子设备。该电子设备包括上述实施例一提供的半导体器件，或，上述实施例三提供的集成电路。应理解，该半导体器件可以采用现有工艺或者上述实施例二所描述的制备方法制作而成。
与现有技术相比，本发明提供的电子设备的有益效果与上述实施例一提供的半导体器件的有益效果相同，在此不做赘述。
以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (27)

1.一种半导体器件，其特征在于，包括：
衬底；
有源层，所述有源层包括第一面状有源部，第二面状有源部，以及位于所述第一面状有源部和所述第二面状有源部之间的至少一条悬空鳍状有源部，所述至少一条悬空鳍状有源部分别与所述第一面状有源部和所述第二面状有源部连接，所述至少一条悬空鳍状有源部与所述衬底具有空隙；
源极，所述源极覆盖在所述第一面状有源部背离所述衬底的表面；
漏极，所述漏极覆盖在所述第二面状有源部背离所述衬底的表面；
栅堆叠结构，所述栅堆叠结构通过所述空隙环绕在所述至少一条悬空鳍状有源部的外周。
2.根据权利要求1所述的半导体器件，其特征在于，所述半导体器件还包括：
第一内侧墙，所述第一内侧墙的第一侧面临近所述第一面状有源部和所述源极，所述第一内侧墙的第二侧面临近所述栅堆叠结构；和/或，
第二内侧墙，所述第二内侧墙的第一侧面临近所述第二面状有源部和所述漏极，所述第二内侧墙的第二侧面临近所述栅堆叠结构。
3.根据权利要求2所述的半导体器件，其特征在于，所述第一内侧墙的高度大于或等于所述第一面状有源部和所述源极的总厚度；所述第一内侧墙的高度方向、所述第一面状有源部的厚度方向和所述源极的厚度方向均相同；
所述第二内侧墙的高度大于或等于所述第二面状有源部和漏极的总厚度；所述第二内侧墙的高度方向、所述第二面状有源部的厚度方向和所述漏极的厚度方向均相同。
4.根据权利要求1所述的半导体器件，其特征在于，所述第一面状有源部、所述第二面状有源部和所述至少一条悬空鳍状有源部中至少一个为单层膜或多层复合膜。
5.根据权利要求1所述的半导体器件，其特征在于，所述第一面状有源部、所述第二面状有源部和所述至少一条悬空鳍状有源部中至少一个包括：
沿着背离所述衬底的方向层叠设在所述衬底上的M个叠层有源膜，每个所述叠层有源膜均包括沿着背离所述衬底的方向层叠在一起的第一有源膜和第二有源膜，M为大于或等于1的整数。
6.根据权利要求5所述的半导体器件，其特征在于，所述第一面状有源部和所述第二面状有源部均包括底层有源膜和N个顶层有源膜；所述底层有源膜形成在所述衬底上，所述M个叠层有源膜层叠的位于所述底层有源膜背离所述衬底的表面，至少一个所述叠层有源膜背离所述衬底的表面形成N个顶层有源膜，N为大于或等于1的整数。
7.根据权利要求6所述的半导体器件，其特征在于，所述底层有源膜所含有的材料为Si或Si1-xGex，0<x≤1，每个所述顶层有源膜所含有的材料为Si或Si1-xGex，0<x≤1；和/或，
所述底层有源膜所含有的材料和所述顶层有源膜所含有的材料相同。
8.根据权利要求5～7任一项所述的半导体器件，其特征在于，所述第一有源膜所含有的材料和第二有源膜所含有的材料不同；和/或，
所述第一有源膜所含有的材料为Si或Si1-xGex，0<x≤1；和/或，
所述第二有源膜所含有的材料为Si或Si1-xGex，0<x≤1。
9.根据权利要求1～7任一项所述的半导体器件，其特征在于，所述半导体器件还包括：
形成在所述源极背离衬底表面的第一导电接触层；和/或，
形成在所述漏极背离衬底表面的第二导电接触层。
10.根据权利要求9所述的半导体器件，其特征在于，所述第一导电接触层和所述第二导电接触层所含有的材料均为Ni1-aSia、Ti1-bSib、Co1-cSic、Ni1-d-eSidGee、Ti1-f-gSifGeg、Co1-h-iSihGei、Ni1-jGej、Ti1-kGek、Co1-mGem中一种或多种，0<a<1，0<b<1，0<c<1，0<d<1，0<e<1，0<f<1，0<g<1，0<h<1，0<i<1，0<j<1，0<k<1，0<m<1。
11.根据权利要求1～7任一项所述的半导体器件，其特征在于，所述半导体器件还包括：
形成在所述源极背离衬底表面上的第一介电层；和/或，
形成在所述漏极背离衬底表面上的第二介电层。
12.一种半导体器件的制备方法，其特征在于，包括：
提供一衬底；
在所述衬底的表面上形成半导体材料层；所述半导体材料层具有源极形成区、漏极形成区和栅极形成区；所述栅极形成区位于所述源极形成区和所述漏极形成区之间；
在所述源极形成区背离所述衬底的表面形成覆盖所述源极形成区的源极，使得所述源极形成区形成第一面状有源部；
在所述漏极形成区背离所述衬底的表面形成覆盖所述漏极形成区的漏极，使得所述漏极形成区形成第二面状有源部；
对所述栅极形成区进行处理，形成至少一条悬空鳍状有源部，所述至少一条悬空鳍状有源部与所述衬底具有空隙；
通过在所述空隙的区域形成环绕至少一条悬空鳍状有源部外周的栅堆叠结构。
13.根据权利要求12所述的半导体器件的制备方法，其特征在于，所述半导体材料层包括：
沿着背离所述衬底的方向层叠设在所述衬底上的M个叠层半导体材料膜，每个所述叠层半导体材料膜均包括沿着背离所述衬底的方向层叠在一起的第一半导体材料膜和第二半导体材料膜，M为大于或等于1的整数。
14.根据权利要求13所述的半导体器件的制备方法，其特征在于，所述半导体材料层还包括底层半导体材料膜和N个顶层半导体材料膜；所述底层半导体材料膜形成在所述衬底上，所述M个叠层半导体材料膜层叠的位于所述底层半导体材料膜背离所述衬底的表面，至少一个所述叠层半导体材料膜背离衬底的表面形成至少一个顶层半导体材料膜，N为大于或等于1的整数。
15.根据权利要求14所述的半导体器件的制备方法，其特征在于，所述底层半导体材料膜所含有的材料为Si、Si1-xGex或Si1-yGey，0<x≤1，0<y≤0.75，每个所述顶层半导体材料膜所含有的材料为Si、Si1-xGex或Si1-yGey，0<x≤1，0<y≤0.75；和/或，
所述底层半导体材料膜所含有的材料和所述顶层半导体材料膜所含有的材料相同。
16.根据权利要求13～15任一项所述的半导体器件的制备方法，其特征在于，所述第一半导体材料膜所含有的材料和第二半导体材料膜所含有的材料不同；和/或，
所述第一半导体材料膜所含有的材料为Si、Si1-xGex或Si1-yGey，0<x≤1，0<y≤0.75；和/或，
所述第二半导体材料膜所含有的材料为Si、Si1-xGex或Si1-yGey，0<x≤1，0<y≤0.75。
17.根据权利要求13或14所述的半导体器件的制备方法，其特征在于，在所述衬底的表面上形成所述半导体材料层后，在所述源极形成区背离所述衬底的表面形成覆盖所述源极形成区的所述源极前，所述半导体器件的制备方法还包括：
在所述半导体材料层位于所述栅极形成区的区域形成至少一条栅极掩膜部。
18.根据权利要求17所述的半导体器件的制备方法，其特征在于，在所述半导体材料层位于所述栅极形成区的区域形成所述至少一条栅极掩膜部包括：
在所述半导体材料层背离所述衬底的表面形成至少一条预制掩膜；所述预制掩膜形成在所述源极形成区、所述漏极形成区和所述栅极形成区上；
在所述半导体材料层位于所述栅极形成区的区域形成牺牲栅；
去除每条所述预制掩膜对应所述源极形成区和所述漏极形成区的部分，获得所述至少一条栅极掩膜部。
19.根据权利要求18所述的半导体器件的制备方法，其特征在于，对所述栅极形成区进行处理，形成所述至少一条悬空鳍状有源部包括：
在所述至少一条栅极掩膜部的掩膜下对所述栅极形成区进行处理，获得至少一条鳍状结构；
去除每条所述鳍状结构对应所述栅极形成区内的所述第一半导体材料膜或所述第二半导体材料膜，获得所述至少一条悬空鳍状有源部。
20.根据权利要求12～14任一项所述的半导体器件的制备方法，其特征在于，所述通过在所述空隙的区域形成环绕所述至少一条悬空鳍状有源部外周的所述栅堆叠结构前，所述半导体器件的制备方法还包括：
在所述栅极形成区内形成第一内侧墙，所述第一内侧墙的第一侧面临近所述第一面状有源部和所述源极；
在所述栅极形成区内形成第二内侧墙，所述第二内侧墙的第一侧面临近所述第二面状有源部和所述漏极；
通过在所述空隙的区域形成环绕所述至少一条悬空鳍状有源部外周的栅堆叠结构包括：
在所述栅极形成区位于第一内侧墙和第二内侧墙之间的区域形成所述栅堆叠结构。
21.根据权利要求20所述的半导体器件的制备方法，其特征在于，所述第一内侧墙的高度大于或等于所述第一面状有源部和源极的总厚度；所述第一内侧墙的高度方向、所述第一面状有源部厚度方向和所述源极的厚度方向均相同；
所述第二内侧墙的高度大于或等于所述第二面状有源部和所述漏极的总厚度；所述第二内侧墙的高度方向、所述第二面状有源部的厚度方向和所述漏极的厚度方向均相同。
22.根据权利要求12～14任一项所述的半导体器件的制备方法，其特征在于，在所述源极形成区背离所述衬底的表面形成覆盖所述源极形成区的所述源极后，在形成所述至少一条悬空鳍状有源部前，所述半导体器件的制备方法还包括：
在所述源极背离所述衬底的表面形成第一导电接触层；
在所述漏极形成区背离所述衬底的表面形成覆盖所述漏极形成区的所述漏极后，在形成所述至少一条悬空鳍状有源部前，所述半导体器件的制备方法还包括：
在所述漏极背离所述衬底的表面形成第二导电接触层。
23.根据权利要求22所述的半导体器件的制备方法，其特征在于，所述第一导电接触层和所述第二导电接触层均为Ni1-aSia、Ti1-bSib、Co1-cSic、Ni1-d-eSidGee、Ti1-f-gSifGeg、Co1-h- iSihGei、Ni1-jGej、Ti1-kGek、Co1-mGem中一种或多种，0<a<1，0<b<1，0<c<1，0<d<1，0<e<1，0<f<1，0<g<1，0<h<1，0<i<1，0<j<1，0<k<1，0<m<1。
24.根据权利要求12～14任一项所述的半导体器件的制备方法，其特征在于，在所述源极形成区背离所述衬底的表面形成覆盖所述源极形成区的所述源极后，在形成所述至少一条悬空鳍状有源部前，所述半导体器件的制备方法还包括：
在所述源极背离所述衬底的表面上形成第一介电层；
在所述漏极形成区背离所述衬底的表面形成覆盖所述漏极形成区的所述漏极后，在形成所述至少一条悬空鳍状有源部前，所述半导体器件的制备方法还包括：
在所述漏极背离所述衬底的表面上形成第二介电层。
25.根据权利要求12～14任一项所述的半导体器件的制备方法，其特征在于，在形成至少一条悬空鳍状有源部后，通过在所述空隙的区域形成环绕至少一条悬空鳍状有源部外周的所述栅堆叠结构前，所述半导体器件的制备方法还包括：
对所述至少一条悬空鳍状有源部进行形貌调整。
26.一种集成电路，其特征在于，包括权利要求1～11任一项所述的半导体器件。
27.一种电子设备，其特征在于，包括权利要求1～11任一项所述的半导体器件，或，权利要求26所述的集成电路。
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