CN113130630B - 一种半导体器件的制造方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 101
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 33
- 238000000034 method Methods 0.000 title claims description 49
- 239000000463 material Substances 0.000 claims abstract description 74
- 239000000758 substrate Substances 0.000 claims abstract description 59
- 229910052732 germanium Inorganic materials 0.000 claims abstract description 29
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 claims abstract description 29
- 238000011065 in-situ storage Methods 0.000 claims abstract description 27
- 238000011282 treatment Methods 0.000 claims abstract description 25
- 230000003647 oxidation Effects 0.000 claims abstract description 23
- 238000007254 oxidation reaction Methods 0.000 claims abstract description 23
- 230000003746 surface roughness Effects 0.000 claims abstract description 22
- 238000010438 heat treatment Methods 0.000 claims abstract description 18
- 125000004122 cyclic group Chemical group 0.000 claims abstract description 7
- 239000007789 gas Substances 0.000 claims description 36
- YBMRDBCBODYGJE-UHFFFAOYSA-N germanium oxide Inorganic materials O=[Ge]=O YBMRDBCBODYGJE-UHFFFAOYSA-N 0.000 claims description 29
- CBENFWSGALASAD-UHFFFAOYSA-N Ozone Chemical compound [O-][O+]=O CBENFWSGALASAD-UHFFFAOYSA-N 0.000 claims description 28
- 238000002955 isolation Methods 0.000 claims description 19
- 230000015572 biosynthetic process Effects 0.000 claims description 14
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 claims description 12
- 239000001301 oxygen Substances 0.000 claims description 12
- 229910052760 oxygen Inorganic materials 0.000 claims description 12
- PVADDRMAFCOOPC-UHFFFAOYSA-N oxogermanium Chemical compound [Ge]=O PVADDRMAFCOOPC-UHFFFAOYSA-N 0.000 claims description 7
- 238000007669 thermal treatment Methods 0.000 claims description 6
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 claims description 4
- 229910005793 GeO 2 Inorganic materials 0.000 claims description 4
- 230000001681 protective effect Effects 0.000 claims description 4
- 239000011261 inert gas Substances 0.000 claims description 3
- 229910004298 SiO 2 Inorganic materials 0.000 claims description 2
- 229910052757 nitrogen Inorganic materials 0.000 claims description 2
- 238000010952 in-situ formation Methods 0.000 claims 1
- 238000005530 etching Methods 0.000 description 34
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 13
- 239000002070 nanowire Substances 0.000 description 13
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 12
- 239000000969 carrier Substances 0.000 description 8
- 238000010586 diagram Methods 0.000 description 7
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 5
- 229910052710 silicon Inorganic materials 0.000 description 5
- 239000010703 silicon Substances 0.000 description 5
- 238000005229 chemical vapour deposition Methods 0.000 description 3
- 239000002648 laminated material Substances 0.000 description 3
- 238000000206 photolithography Methods 0.000 description 3
- XKRFYHLGVUSROY-UHFFFAOYSA-N Argon Chemical compound [Ar] XKRFYHLGVUSROY-UHFFFAOYSA-N 0.000 description 2
- 238000000231 atomic layer deposition Methods 0.000 description 2
- 239000003989 dielectric material Substances 0.000 description 2
- 238000001312 dry etching Methods 0.000 description 2
- 238000000407 epitaxy Methods 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000005240 physical vapour deposition Methods 0.000 description 2
- 238000001039 wet etching Methods 0.000 description 2
- 229910018072 Al 2 O 3 Inorganic materials 0.000 description 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- 229910010413 TiO 2 Inorganic materials 0.000 description 1
- 229910008482 TiSiN Inorganic materials 0.000 description 1
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 1
- 229910021417 amorphous silicon Inorganic materials 0.000 description 1
- 229910052786 argon Inorganic materials 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000001307 helium Substances 0.000 description 1
- 229910052734 helium Inorganic materials 0.000 description 1
- SWQJXJOGLNCZEY-UHFFFAOYSA-N helium atom Chemical compound [He] SWQJXJOGLNCZEY-UHFFFAOYSA-N 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- QRXWMOHMRWLFEY-UHFFFAOYSA-N isoniazide Chemical compound NNC(=O)C1=CC=NC=C1 QRXWMOHMRWLFEY-UHFFFAOYSA-N 0.000 description 1
- 238000003475 lamination Methods 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 125000006850 spacer group Chemical group 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/1025—Channel region of field-effect devices
- H01L29/1029—Channel region of field-effect devices of field-effect transistors
- H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/324—Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
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- Engineering & Computer Science (AREA)
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- Condensed Matter Physics & Semiconductors (AREA)
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Abstract
本发明公开了一种半导体器件的制造方法，涉及半导体技术领域，用于在半导体器件所包括的沟道材质含有锗的情况下，降低沟道的界面态，提高半导体器件的工作性能。所述半导体器件的制造方法包括：在衬底上形成半导体器件所包括的沟道。沟道的材质含有锗。对沟道进行原位交替循环的氧化处理和热处理，以降低沟道的表面粗糙度。在沟道的外周原位形成界面层。
Description
技术领域
本发明涉及半导体技术领域，尤其涉及一种半导体器件的制造方法。
背景技术
在半导体领域，锗硅或锗材料具有较高的载流子迁移率。同时，锗的禁带宽度比硅的禁带宽度小。基于此，当利用锗硅或锗材料制造半导体器件所包括的沟道时，利于半导体器件具有更大的驱动电流、更快的开关速度以及更低的驱动电压，从而使得锗硅或锗材料成为了沟道材料的主要候选之一。
但是，在实际的应用过程中，当采用现有的制造方法，并利用锗硅或锗材料制造半导体器件所包括的沟道时，容易出现因沟道的界面态较高而导致沟道内的载流子迁移率降低的问题，使得半导体器件的工作性能较差。
发明内容
本发明的目的在于提供一种半导体器件的制造方法，用于在半导体器件所包括的沟道材质含有锗的情况下，降低沟道的界面态，提高半导体器件的工作性能。
为了实现上述目的，本发明提供了一种半导体器件的制造方法，该半导体器件的制造方法包括：
在衬底上形成半导体器件所包括的沟道；沟道的材质含有锗；
对沟道进行原位交替循环的氧化处理和热处理，以降低沟道的表面粗糙度；
在沟道的外周原位形成界面层。
与现有技术相比，本发明提供的半导体器件的制造方法中，在衬底上形成了材质含有锗的沟道后，对该沟道进行了原位交替循环的氧化处理和热处理，修复因刻蚀工艺而导致沟道表面出现的凹凸不平的刻蚀损伤，降低沟道的表面粗糙度。同时，在半导体器件处于正常工作状态下，沟道的表面粗糙度与沟道内载流子的散射程度成反比，因此降低沟道的表面粗糙度可以提高沟道内载流子的散射程度，进而可以提高沟道内的载流子迁移率。此外，对沟道进行原位交替循环的氧化处理和热处理后，在沟道的外周原位形成了一层界面层。该界面层的存在可以将沟道与后续形成的结构隔离开，改善沟道的界面态。并且，在修复沟道表面的刻蚀损伤后，在半导体处理设备的同一腔室内，并在沟道的外周形成了该界面层。换句话说，在对沟道进行最后一次热处理后无需将形成有沟道的衬底转移至半导体处理设备的其他腔室或其他半导体处理设备内，从而可以确保沟道不会与臭氧和/或氧气接触，防止沟道的表面形成氧化亚锗层，即能够在修复刻蚀损伤后，直接形成高质量的界面层，进一步降低沟道表面的界面态，提高半导体器件的工作性能。
附图说明
此处所说明的附图用来提供对本发明的进一步理解，构成本发明的一部分，本发明的示意性实施例及其说明用于解释本发明，并不构成对本发明的不当限定。在附图中：
图1为现有技术中形成沟道后的一种结构示意图；
图2为现有技术中形成沟道后的另一种结构示意图；
图3为本发明实施例提供的半导体器件的制造方法流程图；
图4为本发明实施例中在衬底上形成鳍状结构后的一种结构示意图；
图5为本发明实施例中在衬底上形成鳍状结构后的另一种结构示意图；
图6为本发明实施例中形成鳍部后的一种结构示意图；
图7为本发明实施例中形成鳍部后的另一种结构示意图；
图8为本发明实施例中形成牺牲栅后的一种结构剖视图；
图9为本发明实施例中形成牺牲栅后的另一种结构剖视图；
图10为本发明实施例中形成沟道后的一种结构剖视图；
图11为本发明实施例中形成沟道后的另一种结构剖视图；
图12为本发明实施例中在沟道表面形成氧化亚锗层后的部分结构示意图；
图13为本发明实施例中对沟道进行原位交替循环的氧化处理和热处理时，沟道的表面粗糙度变化示意图；
图14为本发明实施例中降低沟道的表面粗糙度后的一种结构示意图；
图15为本发明实施例中降低沟道的表面粗糙度后的另一种结构示意图；
图16为本发明实施例中形成界面层后的一种结构示意图；
图17为本发明实施例中形成界面层后的另一种结构示意图；
图18为本发明实施例中形成栅堆叠结构后的一种结构示意图；
图19为本发明实施例中形成栅堆叠结构后的另一种结构示意图。
附图标记：11为衬底，12为鳍状结构，13为浅槽隔离，14为鳍部，141为叠层，1411为沟道层，1412为牺牲层，15为牺牲栅，16为沟道，17为氧化亚锗层，18为界面层，19为栅堆叠结构，191为栅极，192为栅介质层。
具体实施方式
以下，将参照附图来描述本公开的实施例。但是应该理解，这些描述只是示例性的，而并非要限制本公开的范围。此外，在以下说明中，省略了对公知结构和技术的描述，以避免不必要地混淆本公开的概念。
在附图中示出了根据本公开实施例的各种结构示意图。这些图并非是按比例绘制的，其中为了清楚表达的目的，放大了某些细节，并且可能省略了某些细节。图中所示出的各种区域、层的形状以及它们之间的相对大小、位置关系仅是示例性的，实际中可能由于制造公差或技术限制而有所偏差，并且本领域技术人员根据实际所需可以另外设计具有不同形状、大小、相对位置的区域/层。
在本公开的上下文中，当将一层/元件称作位于另一层/元件“上”时，该层/元件可以直接位于该另一层/元件上，或者它们之间可以存在居中层/元件。另外，如果在一种朝向中一层/元件位于另一层/元件“上”，那么当调转朝向时，该层/元件可以位于该另一层/元件“下”。为了使本发明所要解决的技术问题、技术方案及有益效果更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。
此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本发明的描述中，“多个”的含义是两个或两个以上，除非另有明确具体的限定。“若干”的含义是一个或一个以上，除非另有明确具体的限定。
在本发明的描述中，需要说明的是，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通或两个元件的相互作用关系。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本发明中的具体含义。
在半导体领域，锗硅或锗材料具有较高的载流子迁移率。同时，锗的禁带宽度比硅的禁带宽度小。基于此，当利用锗硅或锗材料制造半导体器件所包括的沟道时，利于半导体器件具有更大的驱动电流、更快的开关速度以及更低的驱动电压，从而使得锗硅或锗材料成为了沟道材料的主要候选之一。
但是，在实际的应用过程中，当采用现有的制造方法，并利用锗硅或锗材料制造半导体器件所包括的沟道时，容易出现因沟道的界面态较高而导致沟道内的载流子迁移率降低的问题，使得半导体器件的工作性能较差。具体的，使得沟道的界面态较高的原因主要有以下两方面：一方面，由锗硅或锗材料制成的沟道，易在其表面形成氧化亚锗层，从而增加了界面的悬挂键，使得沟道的界面态较高。另一方面，不管上述半导体器件为FinFET器件还是环栅器件，在制造上述半导体器件的过程中，均需要通过刻蚀工艺在衬底上形成至少含有锗硅或锗材料的鳍状结构。而上述刻蚀工艺易导致该鳍状结构(如图1和图2所示，半导体器件所包括的沟道基于该鳍状结构形成)的侧壁出现刻蚀损伤，从而增加了沟道的表面粗糙度和界面态。
为了解决上述技术问题，本发明实施例提供了一种半导体器件的制造方法。其中，在衬底上形成了材质含有锗的沟道后，对该沟道进行了原位交替循环的氧化处理和热处理，修复因刻蚀工艺而导致沟道表面出现的凹凸不平的刻蚀损伤，降低沟道的表面粗糙度，提高沟道内载流子的迁移率。接着在沟道的外周形成了一层界面层。该界面层的存在可以将沟道与后续形成的结构隔离开，改善沟道的界面态。并且，该界面层采用原位的方式形成，以在修复刻蚀损伤后，并在形成界面层之前防止沟道的表面形成氧化亚锗层，从而能够降低沟道表面的界面态，提高半导体器件的工作性能。
如图3所示，本发明实施例提供了一种半导体器件的制造方法。下文将根据图4至图19示出的操作的剖视图，对制造过程进行描述。具体的，该半导体器件的制造方法包括：
如图4至图11所示，在衬底11上形成半导体器件所包括的沟道16。该沟道16的材质含有锗。
具体来说，上述半导体器件可以为FinFET器件，也可以为环栅器件。上述衬底可以为硅衬底、锗硅衬底或锗衬底等半导体衬底。
对于在衬底上形成的沟道来说，该沟道的具体结构可以根据半导体器件的结构类型进行设置。例如：如图10所示，当所制造的半导体器件为FinFET器件时，沟道16为形成在衬底11上，且类似于鳍状的结构。又例如：如图11所示，当所制造的半导体器件为环栅器件时，沟道16具有至少一层纳米线或片。纳米线或片的数量可以根据实际应用场景设置，此处不做具体限定。其中，沟道16具有一层纳米线或片时，该纳米线或片与衬底11之间具有间隙。沟道16具有多层纳米线或片时，每层纳米线或片均与衬底11之间具有间隙，并且相邻纳米线或片之间也具有间隙。
此外，沟道的材质含有锗。具体的，沟道的材质可以为锗或锗硅(Si1-xGex)等含有锗的半导体材料。其中，x的范围可以为：0.2≤x＜1。
在实际的应用过程中，在衬底上形成半导体器件所包括的沟道前，上述半导体器件的制造方法还可以包括：
如图4和图5所示，在衬底11上形成沿第一方向延伸的鳍状结构12。
示例性的，在所制造的半导体器件为FinFET器件的情况下，当衬底的材质与沟道的材质相同时，可以采用光刻和刻蚀工艺，自上而下刻蚀衬底形成鳍状结构。该鳍状结构的规格可以根据沟道和浅槽隔离的规格进行设置。上述第一方向可以为平行于衬底表面的任一方向。而当衬底的材质与沟道的材质不同时，可以先采用外延等工艺在衬底上形成一层半导体材料层。该半导体材料层的材质与沟道的材质相同。接着可以采用光刻和刻蚀工艺，自上而下刻蚀半导体材料层和部分衬底，形成鳍状结构。其中，衬底被刻蚀的厚度可以根据浅槽隔离的高度进行设置。
示例性的，在所制造的半导体器件为环栅器件的情况下，可以采用外延等工艺在衬底上形成至少一层叠层材料层。每层叠层材料层包括沿着衬底的厚度方向层叠在一起的沟道材料层和牺牲材料层，且沟道材料层位于牺牲材料层上。接着可以采用光刻和刻蚀工艺，刻蚀至少一层叠层材料层和部分衬底，形成鳍状结构。
其中，沟道材料层的材质与上述沟道的材质相同。牺牲材料层的材质需要与沟道材料层的材质之间具有一定的刻蚀选择比，以在后续释放沟道时防止沟道材料层受到刻蚀等工艺的影响。例如：牺牲材料层的材质可以为硅。此外，沟道材料层和牺牲材料层的厚度可以根据实际应用场景设置，此处不做具体限定。再者，上述叠层材料层的层数可以根据实际应用场景中对环栅器件所包括的纳米线或片的层数要求进行设置。例如：当环栅器件包括两层纳米线或片时，需要在衬底上形成两层叠层材料层。
如图6和图7所示，在衬底11位于相邻鳍状结构之间的部分上形成浅槽隔离13。鳍状结构暴露在浅槽隔离13外的部分为鳍部14。鳍部14包括源/漏区形成区和沟道形成区。鳍部14的材质含有锗。
示例性的，可以通过物理气相沉积或化学气相沉积等工艺，形成覆盖在衬底和鳍状结构上的隔离材料。接着依次对隔离材料进行平坦化和回刻处理，形成浅槽隔离。浅槽隔离的顶部可以与衬底被刻蚀后剩余的部分的顶部平齐，或低于衬底被刻蚀后剩余的部分的顶部。此外，鳍状结构暴露在浅槽隔离外的部分为鳍部。基于此，当浅槽隔离的顶部与衬底被刻蚀后剩余的部分的顶部平齐时，鳍部仅包括上述半导体材料层或至少一层叠层材料层被刻蚀后剩余的部分，即鳍部的材质与上述沟道的材质相同。而当浅槽隔离的顶部低于衬底被刻蚀后剩余的部分的顶部时，鳍部既包括上述半导体材料层或至少一层叠层材料层被刻蚀后剩余的部分，又包括衬底被刻蚀、且暴露在浅槽隔离外的部分。也就是说，此时鳍部的材质不仅含有锗，还含有与衬底材质相同的材质。
需要说明的是，如前文所述，在所制造的半导体器件为环栅器件的情况下，获得的鳍状结构包括至少一层叠层材料层和衬底被刻蚀后剩余的部分。其中，至少一层叠层材料层被刻蚀后剩余的部分对应形成至少一层叠层。该叠层所包括的沟道层为沟道材料层被刻蚀后剩余的部分。牺牲层为牺牲材料层被刻蚀后剩余的部分。基于此，在形成了浅槽隔离后，鳍部包括至少一层叠层(当浅槽隔离的顶部低于衬底被刻蚀后剩余的部分的顶部时，鳍部还包括衬底被刻蚀、且暴露在浅槽隔离外的部分)。并且，每层叠层包括沿着衬底的厚度方向层叠在一起的沟道层和牺牲层。该沟道层位于牺牲层上。
如图8和图9所示，在沟道形成区的外周形成沿第二方向延伸的牺牲栅15。第二方向不同于第一方向。
示例性的，可以采用化学气相沉积等工艺，在鳍部和浅槽隔离上沉积用于形成牺牲栅的栅极材料。接着可以采用干法刻蚀方式，对上述栅极材料进行刻蚀，仅保留栅极材料位于沟道形成区外周的部分，获得沿第二方向延伸的牺牲栅。其中，上述第二方向可以为平行于衬底表面、且不同于第一方向的任一方向。优选的，第二方向与第一方向正交。上述栅极材料可以为非晶硅、多晶硅等易于去除的材料。此外，在形成牺牲栅后，可以采用上述方式在牺牲栅沿宽度方向的两个侧壁处形成侧墙(图中未示出)。侧墙所含有的材料可以为氮化硅等绝缘材料。侧墙的厚度可以根据实际应用场景设置，此处不做具体限定。
接着在源/漏区形成区形成源/漏区，并去除牺牲栅。
示例性的，在所制造的半导体器件为FinFET器件的情况下，可以采用各向异性刻蚀工艺至少去除半导体材料层位于源/漏区形成区的部分。接着可以采用外延等工艺，至少在源/漏区形成区形成源/漏区。该源/漏区所含有的材料可以为硅、锗硅、锗等半导体材料。之后，可以采用化学气相沉积或物理气相沉积等工艺，形成覆盖在牺牲栅和源/漏区上的介质材料。并且，可以采用化学机械抛光等方式对介质材料进行减薄，直至露出牺牲栅的顶部，从而获得覆盖在源/漏区上的介质层。该介质层的材质和厚度可以根据实际应用场景设置，此处不做具体限定。最后，可以采用湿法刻蚀等方式，选择性去除位于沟道形成区外周的牺牲栅，以暴露出鳍部位于沟道形成区的部分。
示例性的，在所制造的半导体器件为环栅器件的情况下，需要采用各向异性刻蚀等工艺至少去除至少一层叠层位于源/漏区形成区的部分。接着可以采用上述方式形成源/漏区和介质层，以及去除牺牲栅。
需要说明的是，除了上述形成方式外，也可以采用其他满足要求的方式形成源/漏区和介质层，也可以采用其他的方式去除牺牲栅。
在一种示例中，在半导体器件为FinFET器件的情况下，上述在衬底上形成半导体器件所包括的沟道，可以包括：如图10所示，在去除牺牲栅后，鳍部所包括的沟道形成区形成沟道16。
可以理解的是，如前文所述，当半导体器件为FinFET器件时，沟道为形成在衬底表面上类似于鳍状的结构，故在去除牺牲栅后，便可获得半导体器件所包括的沟道。
在另一种示例中，如图7所示，在半导体器件为环栅器件的情况下，如前文所述，鳍部14包括至少一层叠层141。并且，每层叠层141包括沿着衬底11的厚度方向层叠在一起的沟道层1411和牺牲层1412。该沟道层1411位于牺牲层1412上。基于此，上述在衬底上形成半导体器件所包括的沟道，可以包括：如图11所示，去除牺牲层位于沟道形成区内的部分，使得沟道层位于沟道形成区内的部分形成沟道16。
可以理解的是，如前文所述，当所制造的半导体器件为环栅器件时，该半导体器件所包括的沟道具有至少一层纳米线或片。该纳米线或片与衬底之间具有间隙。并且，在纳米线或片的数量为至少两层时，相邻纳米线或片之间也具有间隔，故可以采用干法刻蚀或湿法刻蚀方式，去除牺牲层位于沟道形成区的部分，使得沟道层位于沟道形成区的部分得以释放，从而获得半导体器件所包括的沟道。
如图12至图15所示，对沟道16进行原位交替循环的氧化处理和热处理，以降低沟道16的表面粗糙度。
示例性的，上述对沟道进行原位交替循环的氧化处理和热处理，可以包括以下步骤：
如图12所示，对沟道16进行氧化处理，以在沟道16的表面形成氧化亚锗层17。
具体的，可以在第一臭氧基气体氛围中对沟道进行上述氧化处理。其中，该第一臭氧基气体可以为臭氧气体。或者，第一臭氧基气体还可以为臭氧和氧气的第一混合气体。该第一混合气体中臭氧和氧气的气体体积比可以为1:1～5:1。当然，第一混合气体中臭氧和氧气的气体体积比还可以根据实际应用场景选择其他合适的比例。此外，上述氧化处理的处理条件可以根据实际需求进行设置。例如：氧化处理的处理条件可以为：温度为350℃～430℃。压力为0.1Torr～2Torr。时间为0.3s～2s。优选的，氧化处理的温度为390℃。此外，上述氧化亚锗层的厚度可以根据实际应用场景设置。
接着，原位对形成有氧化亚锗层的沟道进行热处理，以将位于沟道表面的氧化亚锗层解吸附。
具体的，可以在保护气体环境下原位对形成有氧化亚锗层的沟道进行上述热处理。该保护气体为氮气或惰性气体。其中，上述惰性气体可以为氦气、氩气等。此外，上述热处理的处理条件可以根据实际需求进行设置，只要能够应用到本发明实施例提供的半导体器件的制造方法中均可。例如：上述热处理的处理条件可以为：温度为350℃～430℃。时间为30s～1.5min。压力为0.1Torr～2Torr。
如图13所示，重复上述步骤，直至沟道16的表面粗糙度小于或等于目标表面粗糙度。
具体的，上述步骤的重复次数，可以根据沟道的表面粗糙度、以及实际应用场景设置，此处不做具体限定。此外，上述目标表面粗糙度的大小也可以根据实际需求进行设置。显然，目标表面粗糙度的值越小，沟道的外表面越平滑。相应的，沟道内载流子的迁移率越高。
值得注意的是，对沟道进行氧化处理形成上述氧化亚锗层后，原沟道凹凸不平的表面随着氧化处理次数的增加，而逐渐转移至氧化亚锗层处，并且沟道表面凸起所在的位置更容易被氧化。同时，因氧化亚锗具有较强的挥发性，容易在后续热处理的过程中脱离沟道的表面。基于此，在通过热处理将位于沟道表面的氧化亚锗层解吸附后，沟道的表面随着重复次数的增加逐渐平滑，从而能够修复因刻蚀工艺而导致沟道表面出现的刻蚀损伤。此外，上述氧化处理和热处理是通过原位方式进行，不需要为了完成相应的操作而对形成有沟道的衬底在不同的半导体处理设备之间进行转移，从而能够提高半导体器件的制造效率。
如图16和图17所示，在沟道16的外周原位形成界面层18。
示例性的，可以采用原子层沉积等工艺，并在第二臭氧基气体氛围中原位形成界面层。其中，该第二臭氧基气体可以为臭氧气体。或者，第二臭氧基气体还可以为臭氧和氧气的第二混合气体。该第二混合气体中臭氧和氧气的气体体积比为4:1～10:1。当然，第二混合气体中臭氧和氧气的气体体积比还可以根据实际应用场景选择其他合适的比例。此外，上述界面层的形成条件和厚度可以根据实际需求进行设置。例如：上述界面层的形成温度可以为250℃～330℃。
具体的，因沟道材质的不同，故形成在沟道外周的界面层的材质也不同。例如：如前文所述，在沟道的材质为Si1-xGex(其中，0.2≤x＜1)时，上述界面层的材质可以为SiO2或GeO2。而在沟道的材质为Ge时，界面层的材质为GeO2。此外，因半导体器件的结构类型的不同，界面层的形成位置也不同。其中，当半导体器件为FinFET器件时，界面层形成在半导体器件所包括的沟道的顶部和侧壁上。当半导体器件为环栅器件时，界面层环绕在半导体器件所包括的沟道的外周。
在一种示例中，在沟道的外周原位形成界面层后，上述半导体器件的制造方法还可以包括：如图18和图19所示，在界面层18的外周形成栅堆叠结构19。
示例性的，可以采用原子层沉积等方式，在界面层的外周形成栅堆叠结构。具体的，如图18和图19所示，该栅堆叠结构19可以包括依次形成在界面层外周的栅介质层192和栅极191。其中，栅介质层192所含有的材料可以为HfO2、ZrO2、TiO2或Al2O3等介电常数较高的材料。栅极191所含有的材料可以为TiN、TaN或TiSiN等导电材料。
由上述内容可以看出，本发明实施例提供的半导体器件的制造方法中，在衬底上形成了材质含有锗的沟道后，对该沟道进行了原位交替循环的氧化处理和热处理，修复因刻蚀工艺而导致沟道表面出现的凹凸不平的刻蚀损伤，降低沟道的表面粗糙度。同时，在半导体器件处于正常工作状态下，沟道的表面粗糙度与沟道内载流子的散射程度成反比，因此降低沟道的表面粗糙度可以提高沟道内载流子的散射程度，进而可以提高沟道内的载流子迁移率。此外，对沟道进行原位交替循环的氧化处理和热处理后，在沟道的外周原位形成了一层界面层。该界面层的存在可以将沟道与后续形成的结构隔离开，改善沟道的界面态。并且，在修复沟道表面的刻蚀损伤后，在半导体处理设备的同一腔体内，并在沟道的外周形成了该界面层。换句话说，在对沟道进行最后一次热处理后无需将形成有沟道的衬底转移至半导体处理设备的其他腔室或其他半导体处理设备内，从而可以确保沟道不会与臭氧和/或氧气接触，防止沟道的表面形成氧化亚锗层，即能够在修复刻蚀损伤后，直接形成高质量的界面层，进一步降低沟道表面的界面态，提高半导体器件的工作性能。
在以上的描述中，对于各层的构图、刻蚀等技术细节并没有做出详细的说明。但是本领域技术人员应当理解，可以通过各种技术手段，来形成所需形状的层、区域等。另外，为了形成同一结构，本领域技术人员还可以设计出与以上描述的方法并不完全相同的方法。另外，尽管在以上分别描述了各实施例，但是这并不意味着各个实施例中的措施不能有利地结合使用。
以上对本公开的实施例进行了描述。但是，这些实施例仅仅是为了说明的目的，而并非为了限制本公开的范围。本公开的范围由所附权利要求及其等价物限定。不脱离本公开的范围，本领域技术人员可以做出多种替代和修改，这些替代和修改都应落在本公开的范围之内。
Claims (8)
1.一种半导体器件的制造方法，其特征在于，包括：
在衬底上形成所述半导体器件所包括的沟道；所述沟道的材质含有锗；
对所述沟道进行原位交替循环的氧化处理和热处理，以降低所述沟道的表面粗糙度；
在所述沟道的外周原位形成界面层；其中，
所述对所述沟道进行原位交替循环的氧化处理和热处理，包括：
对所述沟道进行所述氧化处理，以在所述沟道的表面形成氧化亚锗层；所述氧化处理的处理条件为：温度为350℃~430℃；压力为0.1Torr~2Torr；时间为0.3s~2s；
原位对形成有所述氧化亚锗层的所述沟道进行所述热处理，以将位于沟道表面的所述氧化亚锗层解吸附；其中，在保护气体环境下原位对形成有所述氧化亚锗层的所述沟道进行所述热处理；所述保护气体为氮气或惰性气体；所述热处理的处理条件为：温度为350℃~430℃；时间为30s~1.5min；压力为0.1Torr~2Torr；
重复上述步骤，直至所述沟道的表面粗糙度小于或等于目标表面粗糙度。
2.根据权利要求1所述的半导体器件的制造方法，其特征在于，在第一臭氧基气体氛围中对所述沟道进行所述氧化处理；其中，
所述第一臭氧基气体为臭氧气体；或，
所述第一臭氧基气体为臭氧和氧气的第一混合气体；所述第一混合气体中臭氧和氧气的气体体积比为1:1~5:1。
3.根据权利要求1所述的半导体器件的制造方法，其特征在于，在第二臭氧基气体氛围中原位形成所述界面层；其中，
所述第二臭氧基气体为臭氧气体；或，
所述第二臭氧基气体为臭氧和氧气的第二混合气体；所述第二混合气体中臭氧和氧气的气体体积比为4:1~10:1。
4.根据权利要求1所述的半导体器件的制造方法，其特征在于，所述界面层的形成温度为250℃~330℃。
5.根据权利要求1所述的半导体器件的制造方法，其特征在于，所述沟道的材质为Si1- xGex或Ge；其中，0.2≤x＜1；
当所述沟道的材质为Si1-xGex时，所述界面层的材质为SiO2或GeO2；
当所述沟道的材质为Ge时，所述界面层的材质为GeO2。
6.根据权利要求1所述的半导体器件的制造方法，其特征在于，所述在衬底上形成所述半导体器件所包括的沟道前，所述半导体器件的制造方法还包括：
在所述衬底上形成沿第一方向延伸的鳍状结构；
在所述衬底位于相邻所述鳍状结构之间的部分上形成浅槽隔离；所述鳍状结构暴露在所述浅槽隔离外的部分为鳍部；所述鳍部包括源/漏区形成区和沟道形成区；所述鳍部的材质含有锗；
在所述沟道形成区的外周形成沿第二方向延伸的牺牲栅；所述第二方向不同于所述第一方向；
在所述源/漏区形成区形成源/漏区；
去除所述牺牲栅；
所述在所述沟道的外周原位形成界面层后，所述半导体器件的制造方法还包括：
在所述界面层的外周形成栅堆叠结构。
7.根据权利要求6所述的半导体器件的制造方法，其特征在于，所述半导体器件为FinFET器件；
所述在衬底上形成所述半导体器件所包括的沟道，包括：
在去除所述牺牲栅后，所述鳍部所包括的所述沟道形成区形成所述沟道。
8.根据权利要求6所述的半导体器件的制造方法，其特征在于，所述半导体器件为环栅器件；所述鳍部包括至少一层叠层，每层所述叠层包括沿着衬底的厚度方向层叠在一起的沟道层和牺牲层；所述沟道层位于所述牺牲层上；
所述在衬底上形成所述半导体器件所包括的沟道，包括：
去除所述牺牲层位于所述沟道形成区内的部分，使得沟道层位于所述沟道形成区内的部分形成所述沟道。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202110372580.7A CN113130630B (zh) | 2021-04-07 | 2021-04-07 | 一种半导体器件的制造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202110372580.7A CN113130630B (zh) | 2021-04-07 | 2021-04-07 | 一种半导体器件的制造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN113130630A CN113130630A (zh) | 2021-07-16 |
| CN113130630B true CN113130630B (zh) | 2022-12-06 |
Family
ID=76775219
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202110372580.7A Active CN113130630B (zh) | 2021-04-07 | 2021-04-07 | 一种半导体器件的制造方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN113130630B (zh) |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8957476B2 (en) * | 2012-12-20 | 2015-02-17 | Intel Corporation | Conversion of thin transistor elements from silicon to silicon germanium |
| US10943835B2 (en) * | 2018-10-05 | 2021-03-09 | International Business Machines Corporation | Fabrication of silicon germanium channel and silicon/silicon germanium dual channel field-effect transistors |
| CN111446297A (zh) * | 2020-03-31 | 2020-07-24 | 中国科学院微电子研究所 | 半导体器件及其制作方法、集成电路及电子设备 |
| CN111799331A (zh) * | 2020-04-28 | 2020-10-20 | 中国科学院微电子研究所 | 一种半导体器件及其制作方法、集成电路及电子设备 |
| CN111916398B (zh) * | 2020-07-01 | 2023-11-03 | 中国科学院微电子研究所 | 一种半导体器件的制造方法 |
-
2021
- 2021-04-07 CN CN202110372580.7A patent/CN113130630B/zh active Active
Also Published As
| Publication number | Publication date |
|---|---|
| CN113130630A (zh) | 2021-07-16 |
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| PB01 | Publication | ||
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