CN111446297A - 半导体器件及其制作方法、集成电路及电子设备 - Google Patents
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Abstract
本发明公开了一种半导体器件及其制作方法、集成电路及电子设备，涉及半导体技术领域，以解决在选用对高锗含量的锗硅进行释放时，如采用纯锗作为晶格匹配层，会存在腐蚀锗晶格匹配层的情况，如不采用纯锗晶格匹配层，直接在Si衬底上制备锗硅沟道，会导致缺陷的产生的技术问题。半导体器件，在衬底和锗硅沟道层之间增加了匹配层，匹配层包括锗晶格匹配层和锗硅晶格匹配层，锗硅沟道层形成在锗硅晶格匹配层上，锗硅晶格匹配层与锗硅沟道层的材质元素相同，晶格匹配度高，容易获得高质量的锗硅沟道；同时，在对锗硅沟道层进行释放时，由于对锗硅晶格匹配层选择比高，不会出现锗硅晶格匹配层、锗晶格匹配层或衬底过度腐蚀的问题。
Description
技术领域
本发明涉及半导体技术领域，具体涉及一种半导体器件及其制作方法、集成电路及电子设备。
背景技术
堆叠纳米线或片环栅器件是一种新的半导体晶体管，具有良好的栅控能力，可以增大工作电流，降低短沟道效应，因此，具有广泛的应用前景。
目前，为了追求堆叠纳米线或片环栅器件的高性能，通常使用高锗含量的锗硅材料制作沟道区，和硅相比，锗材料具有更高的载流子迁移率，所以锗组分越大，对器件性能的提高越有利。但对高锗含量的锗硅进行释放时，如采用纯锗作为晶格匹配层，会存在腐蚀锗晶格匹配层的情况，如不采用纯锗晶格匹配层，直接在Si衬底上制备锗硅沟道，沟道层与衬底晶格差异过大，会导致缺陷的产生。
发明内容
本发明的目的在于提供一种半导体器件及其制作方法、集成电路及电子设备，以解决在选用对高锗含量的锗硅进行释放时，如采用纯锗作为晶格匹配层，会存在腐蚀锗晶格匹配层的情况，如不采用纯锗晶格匹配层，直接在Si衬底上制备锗硅沟道，沟道层与衬底晶格差异过大，会导致缺陷的产生的技术问题。
为了达到上述目的，本发明提供了一种半导体器件。该半导体器件，包括：
衬底；
形成在所述衬底上的环栅晶体管，所述环栅晶体管包括锗硅沟道层；
所述半导体器件还包括形成在所述衬底和所述锗硅沟道层之间的匹配层；
所述匹配层包括锗硅晶格匹配层和锗晶格匹配层，所述锗晶格匹配层形成在所述衬底上，所述锗硅晶格匹配层形成在所述锗晶格匹配层上。
可选地，所述锗硅晶格匹配层为锗硅外延层；所述锗晶格匹配层为锗外延层。
可选地，所述锗硅晶格匹配层中锗的质量百分比为50％-95％。
可选地，所述锗硅晶格匹配层包括基部以及形成于所述基部上的鳍部。
可选地，锗硅晶格匹配层的厚度大于等于100nm,小于或等于500nm；和/或，
所述基部的厚度大于20nm。
可选地，所述锗硅晶格匹配层含有掺杂离子；
所述锗硅晶格匹配层的离子掺杂深度至少大于50nm，掺杂浓度大于或等于5×e17cm-3，小于或等于1×e19cm-3。
可选地，所述锗硅沟道层中锗的质量百分比为30％-90％。
可选地，所述锗硅沟道层的形状包括长方体、椭球形和圆球形中的任意一个。
可选地，所述锗外延层的厚度大于或等于300nm，小于或等于3μm。
可选地，所述环栅晶体管还包括环栅结构、第一钝化层和第二钝化层；
所述环栅结构环绕在所述锗硅沟道层的周围；
所述第一钝化层形成在所述环栅结构与所述锗硅沟道层之间；
所述第二钝化层形成在所述锗硅晶格匹配层与所述环栅结构之间。
本发明还提供了一种半导体器件的制作方法，所述半导体器件的制作方法包括：
提供衬底；
在所述衬底的上方形成匹配层和环珊晶体管；所述环栅晶体管包括锗硅沟道层；
所述匹配层包括锗硅晶格匹配层和锗晶格匹配层；所述锗晶格匹配层形成在所述衬底上，所述锗硅晶格匹配层形成在所述锗晶格匹配层上，所述锗硅沟道层形成在所述锗硅晶格匹配层上。
可选地，所述在所述衬底的上方形成匹配层和环珊晶体管包括：
在所述衬底的上方形成所述锗外延层，所述锗外延层为锗晶格匹配层；
在所述锗外延层上形成锗硅外延层以及在所述锗硅外延层上交替形成牺牲层和锗硅沟道层；所述锗硅外延层为锗硅晶格匹配层；
去除所述牺牲层，在所述锗硅沟道层的周围形成环绕所述沟道层的环栅结构。
可选地，所述在所述锗外延层上形成锗硅外延层以及在所述锗硅外延层上交替形成牺牲层和锗硅沟道层包括：
在所述锗外延层的上方形成锗硅材料外延层；
在所述锗硅材料外延层上交替形成牺牲材料层和锗硅沟道材料层；
对所述锗硅材料外延层、所述牺牲材料层和所述锗硅沟道材料层进行图案化处理，获得锗硅外延层、牺牲层和锗硅沟道层。
可选地，所述在所述锗外延层的上方形成锗硅材料外延层包括：
采用原位掺杂的方式在所述锗外延层的上方形成锗硅材料外延层；
所述在所述锗硅材料外延层上交替形成牺牲材料层和锗硅沟道材料层包括：
采用同步外延或异步外延的方式在所述锗硅材料外延层形成牺牲材料层和锗硅沟道材料层。
可选地，所述在所述锗外延层的上方形成锗硅材料外延层后，在所述锗硅材料外延层上交替形成牺牲材料层和锗硅沟道材料层前，所述在所述锗外延层的上方形成锗硅晶格匹配层和环珊晶体管还包括：
对所述锗硅材料外延层上进行离子注入；
所述在所述锗硅材料外延层上交替形成牺牲材料层和锗硅沟道材料层包括：
采用异步外延的方式在所述锗硅材料外延层交替形成牺牲材料层和锗硅沟道材料层。
可选地，所述在去除牺牲层之后，所述在所述锗硅沟道层的周围形成环绕所述沟道层的环栅结构之前，所述半导体器件的制作方法还包括：
同时在所述沟道层的周围形成环绕所述锗硅沟道层的第一钝化层，以及在所述锗硅外延层与所述锗硅沟道层之间形成第二钝化层。
本发明还提供一种集成电路，包括上述技术方案提供的半导体器件。
本发明还提供一种电子设备，包括上述技术方案的半导体器件，或，集成电路。
与现有技术相比，本发明提供的半导体器件中，在所述衬底和锗硅沟道层之间增加了匹配层，所述匹配层包括锗晶格匹配层和锗硅晶格匹配层，锗硅沟道层形成在所述锗硅晶格匹配层上，所述锗硅晶格匹配层与所述锗硅沟道层的材质元素相同，晶格匹配度高，容易获得高质量的锗硅沟道；同时，在对锗硅沟道层进行释放时，由于对锗硅晶格匹配层选择比高，不会出现锗硅晶格匹配层、锗晶格匹配层或衬底过度腐蚀的问题。
附图说明
此处所说明的附图用来提供对本发明的进一步理解，构成本发明的一部分，本发明的示意性实施例及其说明用于解释本发明，并不构成对本发明的不当限定。在附图中：
图1是本发明实施例涉及的一种半导体器件的一种结构示意图；
图2是本发明实施例涉及的另一种半导体器件的一种结构示意图；
图3是本发明实施例涉及的一种衬底的结构示意图；
图4是本发明实施例在衬底上形成锗硅材料外延层、牺牲材料层和锗硅沟道材料层后的结构示意图；；
图5是本发明实施例对图4中的结构进行处理后形成的鳍部的结构示意图；
图6是本发明实施例在制备半导体器件时去除牺牲层后的一种结构示意图；
图7是本发明实施例在制备半导体器件时形成了环栅结构后的一种结构示意图；
图8是本发明实施例中的锗硅沟道层为椭球形的一种结构示意图；
图9是本发明实施例中的锗硅沟道层为圆球形的一种结构示意图。
具体实施方式
为了使本发明所要解决的技术问题、技术方案及有益效果更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。
为了解决在先技术中在选用对高锗含量的锗硅进行释放时，如采用纯锗作为晶格匹配层，会存在腐蚀锗晶格匹配层的情况，如不采用纯锗晶格匹配层，直接在硅衬底上制备锗硅沟道，沟道层与衬底晶格差异过大，会导致缺陷的产生的技术问题。本发明实施例公开了一种半导体器件，参照图1和图2，其中，图1示例了一种半导体器件的一种结构示意图，其中，该半导体器件的环栅晶体管中的沟道层的层数为一层。图2示例了另一种半导体器件的一种结构示意图，其中，该半导体器件的环栅晶体管中的沟道层的层数为三层。可以理解，环栅晶体管中，沟道层的层数可以根据器件的实际需求来确定。该半导体器件包括：衬底10以及形成在衬底10上的环栅晶体管。该环栅晶体管包括锗硅沟道层30。该半导体器件还包括形成在衬底10和锗硅沟道层30之间的匹配层20。该匹配层20包括锗硅晶格匹配层202和锗晶格匹配层201，锗晶格匹配层201形成在所述衬底10上，锗硅晶格匹配层202形成在锗晶格匹配层201上。在衬底10上利用外延的方式生成锗晶格匹配层201，且锗晶格匹配层201的厚度较厚，故该锗晶格匹配层201已经形成与衬底不同的晶格，再在该锗晶格匹配层201上形成锗硅晶格匹配层202，该锗硅晶格匹配层202具有高锗含量，可以理解，在锗晶格匹配层201上形成锗硅晶格匹配层202相较于在衬底10上直接形成锗硅晶格匹配层能够解决由于沟道层与衬底晶格差异过大的问题，并能够减小缺陷的产生，且在该锗硅晶格匹配层202上形成锗硅沟道层30，由于该锗硅晶格匹配层202和该锗硅沟道层30的材质元素相同，故相对于在锗晶格匹配层上直接形成锗硅沟道层的技术，提高了锗硅沟道层30的选择比，不会出现对锗硅晶格匹配层202、锗晶格匹配层201或衬底10过度腐蚀的问题。
作为一种具体的示例，所述衬底10可以为硅衬底，也可以为SOI(Silicon-On-Insulator，绝缘衬底上硅)衬底，可以理解，所述衬底10可以为任何合适的材质，本发明实施例对此不做限定。
外延方式是指在单晶衬底上、按衬底晶向生长单晶薄膜的工艺过程，是目前比较成熟的制作工艺，故采用外延方式，能够在衬底上生成满足需求的匹配层。
另外，上述锗晶格匹配层201为锗外延层，此时，在衬底上采用外延的方式生成锗晶格匹配层。根据外延生长晶格的特征，设置该锗晶格匹配层的厚度大于或等于300nm，小于或等于3μm，在此厚度之间，该锗晶格匹配层能够生长出符合自己晶格特征的结构。以上参数，对于之后，再在该锗晶格匹配层上生长锗硅晶格匹配层起到缓冲的作用。
在具体的实施过程中，当锗外延层的厚度小于300nm时，可能会出现由于锗外延层厚度太小，不能完全将与硅衬底晶格失配导致的缺陷限制在锗外延层中，当锗外延层的厚度大于3μm时，可能会生产效率的严重降低。
上述锗硅晶格匹配层可以为锗硅外延层。形成该锗硅晶格匹配层202可以是在锗晶格匹配层201上采用外延方式生成锗硅晶格匹配层202，故锗硅晶格匹配层202为锗硅外延层。锗硅晶格匹配层202为高锗含量的锗硅晶格匹配层，故在锗晶格匹配层201上生成锗硅晶格匹配层202，相较于直接在硅衬底上形成锗硅晶格匹配层，能够减小缺陷的产生。
应该理解，为了在锗晶格匹配层201上生长出具有自己晶格特征的锗硅晶格匹配层202结构，需设定该锗硅晶格匹配层202具有一定的厚度，例如，该锗硅晶格匹配层202的厚度大于等于100nm,小于或等于500nm。又例如，为了更好的保证该半导体器件的性能，该锗硅晶格匹配层的厚度为300nm。
作为一种具体的示例，上述锗硅外延层中锗质量百分比为50％-95％。此时，锗硅外延层的晶格与锗硅沟道层的晶格匹配度较高，故在释放沟道过程时，锗硅沟道层相对于锗硅外延层的选择比较高。这种情况下，进行沟道的释放，不会过度腐蚀锗硅外延层。
例如：当锗硅外延层中锗质量百分比为75％-85％时，所述锗硅外延层与所述锗硅沟道层的晶格匹配度更高，在释放沟道层时，选择比也能够进一步提高，能更好的控制锗硅外延层的腐蚀。
可以理解的是，参照图1或图2，锗硅晶格匹配层包括基部2021以及形成于所述基部上的鳍部2022。此时，可以根据实际半导体器件要求设定基部和鳍部的厚度。
例如：基部2021的厚度大于20nm。应理解，锗硅晶格匹配层在释放沟道前完成制作，使得在释放沟道时，基部2021可以保护锗晶格匹配层201和衬底10，免除刻蚀剂对锗晶格匹配层201和衬底10的腐蚀作用。
上述锗硅晶格匹配层202还可以含有掺杂离子。该锗硅晶格匹配层202的离子掺杂深度至少大于50nm，掺杂浓度大于或等于5×e17cm-3，小于或等于1×e19cm-3。
需要说明的是，可以根据半导体器件的性能要求实际需求，例如：提高半导体器件的开启电压，减少漏电，以及减小功耗，设定所述锗硅晶格匹配层202的离子掺杂深度以及离子掺杂浓度。例如：该锗硅晶格匹配层202的离子掺杂深度至少大于50nm。当然，还可以按照半导体器件的性能需求，设定锗硅晶格匹配层202的掺杂浓度，例如：大于或等于5×e17cm-3，小于或等于1×e19cm-3。此时，该锗硅晶格匹配层202的掺杂浓度可以有效保证性能需求。又例如，设定锗硅晶格匹配层202的掺杂浓度大于或等于1×e18cm-3，小于或等于5×e18cm-3，在该掺杂浓度下，该半导体器件具有较好性能。
作为一种具体的实例，上述锗硅沟道层中锗质量百分比为30％-90％。锗硅沟道层中的锗和硅相比，具有更高的载流子迁移率，故可以根据该半导体器件的性能，来设置锗硅沟道层中锗的质量百分比。当该半导体器件的导电率要求较低时，锗硅沟道层中锗的质量百分比可设置为30％-40％。当该半导体器件的导电率要求较高时，锗硅沟道层中锗的质量百分比可设置为75％-90％。可以理解，锗硅沟道层中锗的质量百分比可以根据实际的需求进行设定。
为了降低尖峰电流，可以对锗硅沟道层的形貌进行调控，使得锗硅沟道层的形状可以为长方体，也可以为椭球形或圆球形等表面过渡比较平缓的形状。当该锗硅沟道层的形状为椭球形、圆球形等表面过渡比较平缓的形状时，在半导体器件导通的时候，载流子通过表面过渡比较平缓的沟道时，载流子在沟道横截面的分布密度不会出现过度聚集的现象，进而降低半导体器件的尖峰电流。
在实际应用中，上述锗硅沟道层的形状可以采用去氢退火或氧化处理，将所述锗硅沟道层处理为椭球形或圆球形，从而减小尖峰电场对半导体器件的影响。
在实际的应用中，参照图1和图2，环栅晶体管还包括环栅结构60、第一钝化层40和第二钝化层50。环栅结构60环绕在锗硅沟道层30的周围。第一钝化层40形成在环栅结构60与锗硅沟道层30之间。第二钝化层50形成在锗硅晶格匹配层20与所述环栅结构60之间。具体的，环栅晶体管的形成过程可以是，在释放形成锗硅沟道层30后，同时在锗硅沟道层30的周围形成第一钝化层40，在锗硅晶格匹配层20上形成第二钝化层50。在形成第一钝化层40和第二钝化层50之后，在第一钝化层40和第二钝化层50的周围形成环栅结构60，第一钝化层40和第二钝化层50均能够减少界面缺陷，提高器件的栅控能力，降低半导体器件的漏电流，且能够提高半导体器件可靠性。
作为一种示例，第一钝化层40可以为臭氧钝化层，可以理解，第一钝化层40也可以为其他材质的钝化层。
第二钝化层50可以为臭氧钝化层，可以理解，第二钝化层也可以为其他材质的钝化层。
本发明实施例还公开了一种半导体器件的制作方法，所述半导体器件的制作方法包括：如图3所示，提供衬底10。所述衬底可以为硅衬底，也可以为SOI衬底，可以理解，所述衬底可以为任何合适的材质，本发明实施例对此不做限定。
如图4～图7所示，在所述衬底10的上方按照外延的方式形成匹配层20，在匹配层上形成环珊晶体管；该环栅晶体管包括锗硅沟道层30；所述锗硅沟道层30形成在所述匹配层20上。所述匹配层包括锗硅晶格匹配层202和锗晶格匹配层201；所述锗晶格匹配层201形成在所述衬底10上，所述锗硅晶格匹配层202形成在所述锗晶格匹配层201上，所述锗硅沟道层30形成在所述锗硅晶格匹配层202上。
本申请实施例中，在衬底10上生成锗晶格匹配层，且锗晶格匹配层的厚度较厚，故该锗晶格匹配层201已经形成与衬底不同的晶格，再在该晶格匹配层201上形成锗硅晶格匹配层202，该锗硅晶格匹配层202具有高锗含量，在锗晶格匹配层201上形成锗硅晶格匹配层202相较于在衬底10上直接形成锗硅晶格匹配层能够减小缺陷的产生，且在该锗硅晶格匹配层上形成锗硅沟道层，由于该锗硅晶格匹配层202和该锗硅沟道层30的材质元素相同，故相对于在先技术在锗晶格匹配层上直接形成锗硅沟道层提高了锗硅沟道层30的选择比，不会出现对锗硅晶格匹配层20过度腐蚀的问题。
该锗晶格匹配层和该锗硅晶格匹配层为利用外延方式生成的结构，故该锗晶格匹配层为锗外延层，该锗硅晶格匹配层也为锗硅外延层。作为一种示例，参照图4，在所述衬底的上方形成匹配层和环珊晶体管包括，在衬底上方按照外延的方式形成锗外延层，在锗外延层上方形成锗硅外延层以及在锗硅外延层上方交替形成牺牲层和沟道层；
例如，在衬底10上利用外延的方式形成锗材料外延层211，再在锗材料外延层211上形成锗硅材料外延层212，再在锗硅材料外延层212上交替形成牺牲材料层81和锗硅沟道材料层31。以上，具体可以是：采用原位掺杂的方式在锗材料外延层211的上方形成锗硅材料外延层212；采用同步外延或异步外延的方式在锗硅材料外延层212上形成牺牲材料层81和锗硅沟道材料层31。其中，原位掺杂指在化学反应中在生成主体物质的同时要掺杂物进入到了主体物质的晶格中形成了需要的物质。故在利用原位掺杂的方式在衬底10的上方形成锗硅材料外延层212时，可以采用同步外延的方式在锗硅材料外延层212形成牺牲材料层81和锗硅沟道材料层31。也可以在利用原位掺杂的方式在锗材料外延层211的上方形成锗硅材料外延层212后，采用异步外延的方式在锗硅外延层形成牺牲材料层81和锗硅沟道材料层31，对此不作限定。
可以理解，参照图4，也可以是在锗材料外延层211上利用外延的方式形成锗硅材料外延层212，再在所述锗硅材料外延层31上进行离子注入；最后，采用异步外延的方式在所述锗硅外材料延层31形成牺牲材料层81和锗硅沟道材料层31。其中，对锗硅材料外延层212进行离子注入，用于降低未来寄生沟道对器件漏电的影响。也可以选择在对锗硅材料外延层212进行离子注入后对锗硅材料外延层212进行退火处理和化学机械抛光处理，该退火处理用于激活注入的离子，并进一步降低注入引入的损伤等缺陷以及外延过程中因晶格失配造成的缺陷。该化学机械抛光处理可以降低锗硅外延层表面的粗糙度，利于后续外延出更高质量的牺牲材料层81和锗硅沟道材料层31。例如，可以选择的退火的温度为600℃-900℃，退火的时间为5min-30min，更优的，退火的温度为800℃-850℃，退火的时间为10min-15min。
以上，所述牺牲材料层可以为锗牺牲材料层。单层牺牲材料层和单层锗硅沟道材料层厚度之和的范围为5nm-30nm。其中，所述单层牺牲材料层和单层锗硅沟道材料层厚度由半导体器件的性能决定。
可以理解，所述牺牲材料层81和锗硅沟道材料层31的层数可以根据实际的需求进行设定，例如，根据半导体器件的导电性能来设定所述牺牲材料层和锗硅沟道材料层的层数，其中，牺牲材料层和锗硅沟道材料层的层数可以为三层叠层结构，也可以为其他层的叠层结构。
根据半导体器件的制作步骤，参照图5，对上述锗硅材料外延层212、牺牲材料层81和锗硅沟道材料层31进行图案化处理，得到锗硅外延层202，牺牲层80和锗硅沟道层30。作为一种示例，对锗硅材料外延层212、牺牲材料层81和锗硅沟道材料层31进行图案化处理包括，通过侧墙转移等工艺刻蚀出鳍部结构，且该鳍部的底部至少保留部分锗硅外延层，例如，剩余锗硅外延层的厚度至少大于20nm，应理解，锗硅外延层在释放沟道前完成制作，使得在释放沟道时，剩余锗硅外延层可以保护锗外延层和衬底，降低刻蚀剂对锗外延层和衬底的腐蚀作用。可以理解，本发明中的假栅，侧墙，源漏注入以及假栅去除等工艺和高浓度锗的锗硅鳍式场效应晶体管的工艺相同，本发明实施例对此不在赘述。
参照图6，在形成上述鳍状结构后，进行牺牲层80去除。在去除牺牲层80之后，同时在锗硅沟道层30的周围形成环绕锗硅沟道层30的第一钝化层40，以及在锗硅外延层20与锗硅沟道层30之间形成第二钝化层50。具体进行牺牲层去除的过程可以是：对锗硅外延层20进行高选择比释放。释放的溶液可以采用HNO3，H2O2等强氧化性溶液。例如，HNO3的浓度为20-75％，温度为22-70度。由于在衬底10和锗外延层201上覆盖有锗硅外延层202，故衬底10和这外延层201不会出现衬底或者锗外延层被腐蚀的情况。为了实现在进行沟道释放时对锗外延层201的保护，可以设置锗硅外延层202中硅的浓度数值，例如锗硅外延层202中硅的浓度比锗硅沟道层30高5％以上。
上述，第一钝化层40和第二钝化层50均可以采用臭氧钝化的方式形成。在生成第一钝化层和第二钝化层50之后，环绕第一钝化层40或环绕第二钝化层50形成环栅结构60。环栅结构60包括采用高k金属栅填充工艺形成的高K介质层601，和金属栅层602。该高K介质层可以为HfO2、ZrO2、Al2O3、HfO2中的任意一种形成的介质层或它们的叠层。该金属栅层602可以为如TaN、TiN、TiAl，W等金属栅层或它们的叠层。可以理解，第一钝化层40、第二钝化层50、以及环栅结构60可以根据器件特性要求进行优化。
参照图8和图9，在形成第一钝化层40和第二钝化层50之前，也可采用氢气退火或氧化等工艺对锗硅沟道层进行沟道形貌的调整，所述沟道层的形貌可以调整成椭球形，或圆球形，用于减小尖峰电场的影响。
本发明还公开了一种集成电路，所述集成电路包括上述技术方案提供的半导体器件。
本发明实施例中，由于所述集成电路包括上述技术方案提供的半导体器件，而该半导体器件中，在衬底和锗硅沟道层之间增加了匹配层，匹配层包括锗晶格匹配层和锗硅晶格匹配层，锗硅沟道层形成在所述锗硅晶格匹配层上，所述锗硅晶格匹配层与所述锗硅沟道层的材质元素相同，晶格匹配度高，容易获得高质量的锗硅沟道；同时，在对锗硅沟道层进行释放时，由于对锗硅晶格匹配层选择比高，不会出现锗硅晶格匹配层、锗晶格匹配层或衬底过度腐蚀的问题。
本发明还公开了一种电子设备，包括上述技术方案的半导体器件，或，集成电路。
本发明实施例中，由于所述电子设备包括上述技术方案提供的半导体器件，而所述该半导体器件中，在衬底和锗硅沟道层之间增加了匹配层，匹配层包括锗晶格匹配层和锗硅晶格匹配层，锗硅沟道层形成在所述锗硅晶格匹配层上，所述锗硅晶格匹配层与所述锗硅沟道层的材质元素相同，晶格匹配度高，容易获得高质量的锗硅沟道；同时，在对锗硅沟道层进行释放时，由于对锗硅晶格匹配层选择比高，不会出现锗硅晶格匹配层、锗晶格匹配层或衬底过度腐蚀的问题。
以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。
Claims (18)
1.一种半导体器件，其特征在于，包括：
衬底；
形成在所述衬底上的环栅晶体管，所述环栅晶体管包括锗硅沟道层；
所述半导体器件还包括形成在所述衬底和所述锗硅沟道层之间的匹配层；
所述匹配层包括锗硅晶格匹配层和锗晶格匹配层，所述锗晶格匹配层形成在所述衬底上，所述锗硅晶格匹配层形成在所述锗晶格匹配层上。
2.根据权利要求1所述的半导体器件，其特征在于，所述锗硅晶格匹配层为锗硅外延层；所述锗晶格匹配层为锗外延层。
3.根据权利要求1所述的半导体器件，其特征在于，所述锗硅晶格匹配层中锗的质量百分比为50％-95％。
4.根据权利要求1所述的半导体器件，其特征在于，所述锗硅晶格匹配层包括基部以及形成于所述基部上的鳍部。
5.根据权利要求4所述的半导体器件，其特征在于，锗硅晶格匹配层的厚度大于等于100nm,小于或等于500nm；和/或，
所述基部的厚度大于20nm。
6.根据权利要求4所述的半导体器件，其特征在于，所述锗硅晶格匹配层含有掺杂离子；
所述锗硅晶格匹配层的离子掺杂深度至少大于50nm，掺杂浓度大于或等于5×e17cm-3，小于或等于1×e19cm-3。
7.根据权利要求1～6任一项所述的半导体器件，其特征在于，所述锗硅沟道层中锗的质量百分比为30％-90％。
8.根据权利要求7所述的半导体器件，其特征在于，所述锗硅沟道层的形状包括长方体、椭球形和圆球形中的任意一个。
9.根据权利要求1所述的半导体器件，其特征在于，所述锗外延层的厚度大于或等于300nm，小于或等于3μm。
10.根据权利要求1～6任一所述的半导体器件，其特征在于，所述环栅晶体管还包括环栅结构、第一钝化层和第二钝化层；
所述环栅结构环绕在所述锗硅沟道层的周围；
所述第一钝化层形成在所述环栅结构与所述锗硅沟道层之间；
所述第二钝化层形成在所述锗硅晶格匹配层与所述环栅结构之间。
11.一种半导体器件的制作方法，其特征在于，所述半导体器件的制作方法包括：
提供衬底；
在所述衬底的上方形成匹配层和环珊晶体管；所述环栅晶体管包括锗硅沟道层；
所述匹配层包括锗硅晶格匹配层和锗晶格匹配层；所述锗晶格匹配层形成在所述衬底上，所述锗硅晶格匹配层形成在所述锗晶格匹配层上，所述锗硅沟道层形成在所述锗硅晶格匹配层上。
12.根据权利要求11所述的半导体器件的制作方法，其特征在于，所述在所述衬底的上方形成匹配层和环珊晶体管包括：
在所述衬底的上方形成所述锗外延层，所述锗外延层为锗晶格匹配层；
在所述锗外延层上形成锗硅外延层以及在所述锗硅外延层上交替形成牺牲层和锗硅沟道层；所述锗硅外延层为锗硅晶格匹配层；
去除所述牺牲层，在所述锗硅沟道层的周围形成环绕所述沟道层的环栅结构。
13.根据权利要求12所述的半导体器件的制作方法，其特征在于：
所述在所述锗外延层上形成锗硅外延层以及在所述锗硅外延层上交替形成牺牲层和锗硅沟道层包括：
在所述锗外延层的上方形成锗硅材料外延层；
在所述锗硅材料外延层上交替形成牺牲材料层和锗硅沟道材料层；
对所述锗硅材料外延层、所述牺牲材料层和所述锗硅沟道材料层进行图案化处理，获得锗硅外延层、牺牲层和锗硅沟道层。
14.根据权利要求13所述的半导体器件的制作方法，其特征在于，所述在所述锗外延层的上方形成锗硅材料外延层包括：
采用原位掺杂的方式在所述锗外延层的上方形成锗硅材料外延层；
所述在所述锗硅材料外延层上交替形成牺牲材料层和锗硅沟道材料层包括：
采用同步外延或异步外延的方式在所述锗硅材料外延层形成牺牲材料层和锗硅沟道材料层。
15.根据权利要求13所述的半导体器件的制作方法，其特征在于，
所述在所述锗外延层的上方形成锗硅材料外延层后，在所述锗硅材料外延层上交替形成牺牲材料层和锗硅沟道材料层前，所述在所述锗外延层的上方形成锗硅晶格匹配层和环珊晶体管还包括：
对所述锗硅材料外延层上进行离子注入；
所述在所述锗硅材料外延层上交替形成牺牲材料层和锗硅沟道材料层包括：
采用异步外延的方式在所述锗硅材料外延层交替形成牺牲材料层和锗硅沟道材料层。
16.根据权利要求12所述的半导体器件的制作方法，其特征在于，所述在去除牺牲层之后，所述在所述锗硅沟道层的周围形成环绕所述沟道层的环栅结构之前，所述半导体器件的制作方法还包括：
同时在所述沟道层的周围形成环绕所述锗硅沟道层的第一钝化层，以及在所述锗硅外延层与所述锗硅沟道层之间形成第二钝化层。
17.一种集成电路，其特征在于，包括权利要求1～10任一项所述的半导体器件。
18.一种电子设备，其特征在于，包括权利要求1～10任一项所述的半导体器件，或，权利要求17所述的集成电路。
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