CN101097954A - 场效应晶体管、集成电路元件及其制造方法 - Google Patents

场效应晶体管、集成电路元件及其制造方法 Download PDF

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Abstract

本发明一个实施例的场效应晶体管，具有：含有Si原子的半导体衬底，形成在上述半导体衬底上、含有Si原子和Ge原子的突起结构，形成在上述突起结构内、含有Ge原子的沟道区域，形成在上述突起结构中上述沟道区域的下部、含有的Si原子和Ge原子中Ge的组成比从上述沟道区域侧到上述半导体衬底侧连续变化的沟道下部区域，形成在上述沟道区域上的栅绝缘膜，隔着上述栅绝缘膜形成在上述沟道区域上的栅极。

Description

场效应晶体管、集成电路元件及其制造方法
本申请要求2006年6月30日提出申请的日本专利申请No.2006-182448的优先权。
技术领域
本发明涉及场效应晶体管、集成电路元件及其制造方法。
背景技术
CMOS电路元件的高性能化·多功能化的方法，以往一般通过栅长的缩短及栅绝缘膜的变薄来增加各MOSFET的每单位栅长的驱动电流。由此，用于得到必需的驱动电流的MOSFET尺寸变小，MOSFET也能够实现高集成化，同时，用于得到必需驱动电流的驱动电压也变低，能够减少每单位元件的耗电。
但是，近几年，由栅长缩短及栅绝缘膜变薄来实现要求的高性能·多功能的技术障碍急剧变高。为了缓和这种情况，使用高迁移率的沟道材料是比较有效的。例如，无变形的SiGe(锗化硅)和Ge(锗)的电子迁移率和空穴迁移率都比Si(硅)的电子迁移率及空穴迁移率高，所以无论对pMOS还是nMOS都是有效的。而且，由于具有压缩变形的Si、SiGe、Ge的空穴迁移率很高，所以对pMOS是有效的。另外，具有拉伸变形的Si、SiGe、Ge的电子迁移率较高，所以对nMOS是有效的。
另外，具有多个栅的结构，例如，在沟道左右形成栅极及栅绝缘膜的双栅结构、在沟道左面、右面及上面的三面形成栅极及栅绝缘膜的三栅结构、由栅极及栅绝缘膜包围沟道周围的全环栅(GAA)结构等，通过上述结构，能够在保持很低的截止电流的同时提高驱动电流。这些结构称为多栅结构(三维型栅结构)，与通常的单栅结构(平面型栅结构)相比，栅引起的沟道载流子的静电支配力大。因此，多栅结构中，即使在沟道的杂质浓度抑制在很低的状态下，也能够抑制短沟道效应。在衬底上形成板状突起(Fin)，在该突起内形成沟道，在该沟道两侧形成栅极及栅绝缘膜，这样的方法制成的FET称为FinFET。
将上述高迁移率沟道材料和多栅结构结合使用，与单独使用这些技术相比，能够实现高性能化·多功能化。实际上，将这些技术结合使用的各种现有技术已在各种现有文献中公开。
这些现有技术大致可以分为3种技术。
第1现有技术是关于形成在SOI(半导体-绝缘体)衬底上的FET。例如特开2003-243667号公报所公开的变形Si-FinFET，是在SGOI(绝缘体上SiGe)衬底的埋入绝缘膜上形成SiGe的Fin，在该Fin周围形成变形Si来制造的。例如特开2005-159362号公报所公开的变形Ge-FinFET，是在SOI(绝缘体上Si)衬底的埋入绝缘膜上形成Si的Fin，在该Fin周围形成变形Ge来制造的。上述FET中，在施加变形的核心层上形成被施加变形的变形层，核心层和变形层之间存在异质界面。
第2现有技术是关于形成在体衬底上的FET。例如特开2005-203798号公报所公开的多栅晶体管，是在Si衬底上规定区域中通过汽相外延生长Ge层，将生成的面作为沟道，形成栅结构来制造的。例如特开2005-79517号公报所公开的多沟道型双栅晶体管，从Si层内的源·漏区域起，由固相外延生长横向形成非结晶SiGe层制作的。前者是在Si衬底上形成Ge层，Si衬底和Ge层间存在异质界面。后者是在Si层上形成SiGe层，Si层与SiGe层间存在异质界面。
第3现有技术是关于以适用于FET为前提的基础技术。“Tsung-Yang Liowet al.，Applied Physics LettersVol.87，p262104(2005)”公开了在晶格缓和SiGe衬底上形成高Ge的组成的SiGe-Fin结构的方法。具体说来，在Si衬底上形成数μm厚的晶格缓和SiGe层，将该SiGe层加工为Fin状后进行该Si衬底的热氧化，由此，使该Fin薄膜化的同时，增大了该Fin内的Ge的组成。
但是，这些现有技术有几个缺点。
第1、第2现有技术中，外延生长时，跨越Si层和SiGe层间的异质界面、Si层和Ge层间的异质界面等界面，形成Ge浓度急剧变化的异质界面。因此，沟道区域等发生晶格缺陷的可能性大。沟道区域等发生的晶格缺陷会引起晶体管泄露电流的增大和晶体管可靠性降低等问题。第3现有技术中，由于在摄氏875度的低温中氧化浓缩，所以Si原子和Ge原子的相互扩散不充分，仍然会发生急剧的Ge浓度梯度，发生晶格缺陷。另外，与第3现有技术相当的“Tsung-YangLiowet al.，Applied Physics Letters Vol.87，p262104(2005)”中，衬底使用的是在Si衬底上形成数μm厚的晶格缓和SiGe层的衬底。该衬底中，由于厚的SiGe层的外延生长成本非常高，与一般的体衬底相比，价格在几倍到数十倍。所以，使用这种衬底来制造晶体管，整个集成电路元件的成本显著增加。而且，SiGe层的导热率比Si的导热率低几个数量级。因此，使用上述衬底制造的晶体管中，电流在沟道中流动时产生的焦尔热的散发不充分，导致沟道温度上升，结果使晶体管特性退化。
发明内容
本发明的实施例，是关于一种场效应晶体管，具有：
含有Si原子的半导体衬底，
形成在上述半导体衬底上、含有Si原子和Ge原子的突起结构，
形成在上述突起结构内、含有Ge原子的沟道区域，
形成在上述突起结构中的上述沟道区域的下部、含有的Si原子和Ge原子中Ge的组成比从上述沟道区域一侧到上述半导体衬底一侧连续变化的沟道下部区域，
形成在上述沟道区域上的栅绝缘膜，
隔着上述栅绝缘膜形成在上述沟道区域上的栅极。
本发明的实施例，是关于一种场效应晶体管，具有：
含有Si原子的半导体衬底，
形成在上述半导体衬底上、含有Si原子和Ge原子的突起结构，
形成在上述突起结构内、含有Ge原子的沟道区域，
埋在上述沟道区域的下部的绝缘膜，
形成在上述沟道区域上的栅绝缘膜，
隔着上述栅绝缘膜形成在上述沟道区域上的栅极。
本发明的实施例，是关于一种场效应晶体管的制造方法，
在含有Si原子的半导体衬底上形成含有Si原子和Ge原子的突起结构，
通过热氧化，在上述突起结构内形成含有Ge原子的沟道区域，
通过使上述热氧化的温度从高温变化到低温，在上述突起结构中的上述沟道区域的下部，形成含有的Si原子和Ge原子中Ge的组成比从上述沟道区域一侧到上述半导体衬底一侧连续变化的沟道下部区域，
在上述沟道区域上形成栅绝缘膜，
隔着上述栅绝缘膜在上述沟道区域上形成栅极。
本发明的实施例，是关于一种场效应晶体管的制造方法，
在含有Si原子的半导体衬底上形成含有Si原子和Ge原子的突起结构，
在用掩模覆盖沟道区域的形成预定区域的周边的状态下进行热氧化，由此在上述突起结构内形成含有Ge原子的沟道区域，
通过使上述热氧化的温度从高温变化到低温，在上述突起结构内的上述沟道区域的下部，形成含有的Si原子和Ge原子中Ge的组成比从上述沟道区域一侧到上述半导体衬底一侧连续变化的沟道下部区域，并且在上述沟道区域的侧面形成含有的Si原子和Ge原子中Ge的组成比从上述沟道区域一侧到源·漏区域一侧连续变化的沟道侧面区域，
在上述沟道区域侧面上形成含有的Si原子和Ge原子中Ge的组成比低于上述沟道区域的Ge的组成比的源·漏区域，
在上述沟道区域上形成栅绝缘膜，
隔着上述栅绝缘膜在上述沟道区域上形成栅极。
本发明的实施例，是关于一种场效应晶体管的制造方法，
在含有Si原子的半导体衬底上形成含有Si原子和Ge原子的突起结构，
在上述突起结构中形成空洞，
在上述空洞里埋入绝缘膜，
通过热氧化，在上述突起结构内形成含有Ge原子的沟道区域，
在上述沟道区域上形成栅绝缘膜，
隔着上述栅绝缘膜在上述沟道区域上形成栅极。
附图说明
[图1]关于第1实施例的晶体管的说明图。
[图2A]关于第1实施例的晶体管制造方法的说明图(1)。
[图2B]关于第1实施例的晶体管制造方法的说明图(2)。
[图2C]关于第1实施例的晶体管制造方法的说明图(3)。
[图2D]关于第1实施例的晶体管制造方法的说明图(4)。
[图2E]关于第1实施例的晶体管制造方法的说明图(5)。
[图2F]关于第1实施例的晶体管制造方法的说明图(6)。
[图2G]关于第1实施例的晶体管制造方法的说明图(7)。
[图2H]关于第1实施例的晶体管制造方法的说明图(8)。
[图2I]关于第1实施例的晶体管制造方法的说明图(9)。
[图3]关于第2实施例的晶体管的说明图。
[图4A]关于第2实施例的晶体管制造方法的说明图(1)。
[图4B]关于第2实施例的晶体管制造方法的说明图(2)。
[图4C]关于第2实施例的晶体管制造方法的说明图(3)。
[图4D]关于第2实施例的晶体管制造方法的说明图(4)。
[图4E]关于第2实施例的晶体管制造方法的说明图(5)。
[图4F]关于第2实施例的晶体管制造方法的说明图(6)。
[图4G]关于第2实施例的晶体管制造方法的说明图(7)。
[图4H]关于第2实施例的晶体管制造方法的说明图(8)。
[图4I]关于第2实施例的晶体管制造方法的说明图(9)。
[图5]关于第3实施例的晶体管的说明图。
[图6A]关于第3实施例的晶体管制造方法的说明图(1)。
[图6B]关于第3实施例的晶体管制造方法的说明图(2)。
[图6C]关于第3实施例的晶体管制造方法的说明图(3)。
[图6D]关于第3实施例的晶体管制造方法的说明图(4)。
[图6E]关于第3实施例的晶体管制造方法的说明图(5)。
[图6F]关于第3实施例的晶体管制造方法的说明图(6)。
[图6G]关于第3实施例的晶体管制造方法的说明图(7)。
[图7]关于第4实施例的晶体管的说明图。
[图8]关于第4实施例的晶体管制造方法的说明图。
[图9]关于第5实施例的晶体管的说明图。
[图10]关于第5实施例的晶体管制造方法的说明图。
[图11]关于第6实施例的晶体管的说明图。
[图12A]关于第6实施例的晶体管制造方法的说明图(1)。
[图12B]关于第6实施例的晶体管制造方法的说明图(2)。
[图12C]关于第6实施例的晶体管制造方法的说明图(3)。
[图13]关于第7实施例的晶体管的说明图。
[图14]关于第8实施例的晶体管的说明图。
[图15]关于第9实施例的CMOS的说明图。
[图16]表示Si1-xGex区域的组成斜率与穿透位错密度的关系。
具体实施方式
(第1实施例)
图1是关于第1实施例的场效应晶体管101的说明图。图1表示了场效应晶体管101的俯视图、剖面X的侧剖面图和剖面Y的侧剖面图。图1的场效应晶体管(FET)101是MOSFET，可以是P型MOSFET也可以是N型MOSFET。
图1的场效应晶体管101由作为半导体衬底具体例的Si衬底111、作为突起结构具体例的鳍结构112、栅绝缘膜113、栅极114、侧壁绝缘膜115、源·漏电极116等构成。图1的鳍结构112中形成了沟道区域121、沟道下部区域122、源·漏区域131、源·漏下部区域132、源·漏上部区域133、延伸区域141等。
该场效应晶体管101中采用了多栅结构，在沟道区域121的多个沟道面(沟道区域121向鳍结构112表面露出的面)上形成栅。这里特别采用了三栅结构，在沟道区域121的第1侧面沟道面S1、第2侧面沟道面S2以及上部沟道面S3的三面上形成栅。即，垂直于Si衬底111主面的沟道面S1及S2和平行于Si衬底111主面的沟道面S3作为栅形成面使用。该场效应晶体管101中，栅绝缘膜113形成在沟道区域121上(沟道区域121的多个沟道面S1、S2以及S3上)。该场效应晶体管101中，栅极114隔着栅绝缘膜113形成在沟道区域121上(沟道区域121的多个沟道面S1、S2以及S3上)。
该场效应晶体管101中，Si衬底111上形成鳍结构112。Si衬底111是由Si原子构成的半导体衬底，相当于体积Si衬底。鳍结构112是鳍状突起结构，由含有Si原子和Ge原子的半导体层构成。
鳍结构112中，沟道区域121的侧面形成源·漏区域131和延伸区域141。源·漏区域131和延伸区域141存在于沟道区域121的两侧，夹着沟道区域121。鳍结构112含有Si原子和Ge原子，所含Si原子和Ge原子的比例根据区域不同而不同。沟道区域121和源·漏区域131、延伸区域141是由Ge原子构成的Ge区域或者是由Si原子和Ge原子构成的Si1-xGex区域。x是所含Si原子和Ge原子中Ge的组成比，由Ge原子的摩尔浓度÷(Si原子摩尔浓度+Ge原子摩尔浓度)计算。图1表示了沟道区域121、源·漏区域131和延伸区域141连成的水平直线L1上的Ge的组成比x的轮廓。
沟道区域121的下部存在Ge的组成比x从沟道区域121一侧到Si衬底111一侧连续变化的区域(沟道下部区域122)，该区域扩展到源·漏区域131下部(源·漏下部区域132)。图1中表示了沟道区域121与沟道下部区域122连成的垂直直线L2上的Ge的组成比x的轮廓。
源·漏区域131上部存在由Ni(镍)硅化物构成的区域(源·漏上部区域133)。鳍区域112内的各个区域将在后面详细说明。
如图1的轮廓所示，沟道区域121、源·漏区域131和延伸区域141在这里为Ge区域，这些区域的Ge的组成比x为100％。这些区域也可以是Ge的组成比x在80％以上的Si1-xGex区域。沟道区域121作为Si区域时的迁移率和作为Si1-xGex区域时的迁移率相比，pMOS的情况下，任意Ge的组成比x时后者迁移率高，nMOS的情况下，只有Ge的组成比x在80％以上时后者的迁移率高。因此，沟道区域121等的Ge的组成比x在80％以上时，沟道区域121等的Ge的组成比x在pMOS和nMOS中有共同点。
从鳍结构112上面(与栅绝缘膜113的界面)到下面(与Si衬底111的界面)的距离，即鳍结构112的高度h1这里为200nm。栅绝缘膜113与栅极114包围的沟道区域121的高度h2这里为100nm。如上述，沟道区域121、源·漏区域131以及延伸区域141下部，Ge的组成比x从沟道区域121一侧到Si衬底111一侧，在垂直方向上连续变化(减少)，在与Si衬底111上面大致相同的高度上，Ge的组成比x减少到大约1％。从包围鳍结构112的栅的下端(沟道区域121的下端)的高度到Ge的组成比x为1％的高度的距离d越短，沟道区域121与导热率大的Si衬底111越接近，所以沟道区域121的散热较好。本发明者进行模拟时，距离d在250nm以下时，沟道区域121的温度上升幅度能够控制在30K以下。这里，距离d为100nm左右(＝h1-h2＝200nm-100nm)，非常短，所以沟道区域121的散热非常好。该距离d相当于沟道下部区域122存在范围的厚度，所以称为沟道下部区域122的(沟道区域121侧到Si衬底111侧的)厚度。鳍状宽度t这里为10nm。栅长1这里为20nm。
沟道区域121、源·漏区域131以及延伸区域141的下部，图1轮廓的斜率，即从沟道区域121一侧到Si衬底111一侧的Ge的组成比x的变化率r在5％/nm以下。组成斜率r和晶格缺陷的发生之间，有下面的密切关系，所以这里沟道下部区域122等的组成斜率r在5％/nm以下。图16的图表表示Si1-xGex区域的组成斜率r与穿透位错密度n之间的关系。图16的图表中，在Si衬底上通过外延生长，形成厚度d[nm]的Si1-xGex组成倾斜层和厚度20nm的Si0.5Ge0.5的均匀组成层，将由这三层构成的晶片在摄氏800度下退火30分钟，测定Si1-xGex组成倾斜层内的穿透位错密度n，将得到的测定结果测绘出来。Si1-xGex组成倾斜层内的组成斜率r[％/nm]由50[％]÷d[nm]计算。根据本发明者的该测定结果可以得知，组成斜率r超过5％/nm时，穿透位错密度n急剧增大。本实施例中，将有组成倾斜的沟道下部区域122等设置在沟道区域121等下部，可以减小沟道区域121等发生晶格缺陷的可能性，同时将沟道下部区域122等的组成斜率设置在5％/nm以下，更能够减小沟道区域121和沟道下部区域122等发生晶格缺陷的可能性。
为了同时实现沟道区域121散热效果和降低沟道区域121等发生晶格缺陷可能性的效果，距离d最好在20nm到250nm范围内。但是，由于距离d根据鳍宽度t适当设定，所以并不特别限定于上述范围。
本实施例中，衬底并不是必须使用SOI衬底，可以使用体衬底，所以不使用较贵的SOI衬底，而使用较便宜的体衬底。由此，本实施例中，控制了集成电路元件的整体成本。
本实施例中，构成CMOS电路的P型MOSFET及N型MOSFET由上述基本结构构成。pMOS中，在源·漏区域131及延伸区域141中掺杂硼，在沟道区域121、沟道下部区域122及源·漏下部区域132等中掺杂砷。nMOS中，在源·漏区域131及延伸区域141中掺杂锑，在沟道区域121、沟道下部区域122及源·漏下部区域132等中掺杂硼。源·漏上部区域133和栅极114在这里由Ni硅化物形成。栅绝缘膜113在这里是厚度为2.5nm的HfSiON膜。
在沟道区域121中，由Si晶格常数和Ge晶格常数差异生成的应力，因垂直于电流方向的水平方向(Y方向)和垂直方向(Z方向)实质上为开放端而得到缓解，但在电流方向(X方向)上还残留着一轴的压缩应力。因此，沟道区域121中，电流方向(X方向)上存在0.5％的压缩变形。其结果，沟道区域121的空穴迁移率是Si空穴迁移率的5倍左右，沟道区域121的电子迁移率是Si电子迁移率的2倍左右。沟道区域121的变形，在鳍高度h1变高时减小，在鳍高度h1变低时增加。本实施例中的一轴压缩应力对于空穴迁移率的提高是有效的，也有降低电子迁移率的效果。为了提高nMOS的驱动力，增加鳍高度h1(例如500nm)来减弱压缩应力、将内含拉伸应力的氮化硅膜用作侧壁绝缘膜115来消除压缩应力、在压缩应力的逆向上增加拉伸应力等都是有效的。增加延伸的SiGe层厚度，降低平均Ge的组成等也是有效的。另外，为了提高pMOS的驱动力，降低鳍高度h1(例如100nm)来增强压缩应力、将内含压缩应力的氮化硅膜用作侧壁绝缘膜115来增加压缩应力等都是有效的。
图2A至I是关于第1实施例场效应晶体管101的制造方法的说明图。图2A至I表示关于场效应晶体管101制造方法的俯视图、剖面X(参照图1)中的侧剖面图。
首先，在Si衬底111上由外延生长厚度为120nm的变形Si0.85Ge0.15层112A和厚度为10nm的Si帽层112B，作为构成鳍结构112的层。接着，在SiGe层112A及Si层112B上形成厚度为4nm的Si热氧化膜201，在Si热氧化膜201上由CVD形成氮化硅膜202。然后，由光刻将氮化硅膜202形成矩形图案，由RIE蚀刻Si层112B、SiGe层112A、Si衬底111到150nm深。由此，在Si衬底111上形成鳍结构112(图2A)。
接着，通过进行鳍结构112的热氧化，使鳍结构112薄膜化的同时，增大鳍结构112内的Ge的组成比(氧化浓缩法)。热氧化后的鳍宽度为10nm，热氧化后鳍结构112内Ge的组成比几乎为100％(图2B)。热氧化时，随着Ge的组成比的变化(增大)，热氧化温度阶段性地或者连续地变化(减小)。通过这样的温度调整，在沟道区域121等下部形成具有组成倾斜的沟道下部区域122等，通过适当控制热氧化温度的温度变化率，适当扩散Ge原子，可以使沟道下部区域122等的组成斜率在5％/nm以下。本实施例中，上述热氧化时，随着Ge的组成比的增大，热氧化温度阶段性地减少为1150度、1050度、1000度、870度。Si1-xGex层112A(x≥0.8)的熔点随着Ge的组成比x的增大而降低，所以热氧化温度必须控制在随着热氧化而降低的Si1-xGex层112A的熔点以下。
接着，由CDE或者热磷酸进行的湿蚀来减小氮化硅膜202。然后由CVD淀积氧化硅膜203，埋入鳍结构112周围。接着由CMP使氧化硅膜203平坦化，直至露出氮化硅膜202表面。然后在沟道区域121和沟道下部区域122等上注入沟道离子及贯穿阻挡离子(nMOS用硼，pMOS用砷)(图2C)。
然后，通过将氮化硅膜202作为掩模的RIE，蚀刻氧化硅膜203至100nm深。接着，通过热磷酸进行的湿蚀和稀氟酸进行的湿蚀，除去氮化硅膜202和鳍结构112侧面残留的氧化硅膜203。由此，沟道区域121的多个沟道面从衬底上露出(图2D)。
接着，由CVD全面淀积作为栅绝缘膜113的厚度为2.5nm的HfSiON膜113。然后全面淀积作为栅极114的聚Si层114(图2E)。
然后由光刻及RIE进行栅加工。接着淀积作为侧壁绝缘膜115的氧化硅膜115A和氮化硅膜115B，由RIE进行栅侧壁加工(第1侧壁绝缘膜)(图2F)。
接着，在露出的鳍结构112表面上，由外延生长SiGe帽211。然后在鳍结构112内注入杂质离子(nMOS用锑，pMOS用硼)，抬高鳍结构112内部，形成延伸区域141。杂质是倾斜注入到鳍结构112，侧壁绝缘膜115中也注入杂质。为了抑制位错的发生，SiGe帽211内的Ge的组成比从下面一侧(与鳍结构的界面一侧)到上面一侧逐渐降低，SiGe帽211的最上面是Si(即x＝0)。帽的Ge的组成比并不是一定要连续变化，也可以是单一组成(例如x＝0.4)或者阶梯状组成(如在x＝0.4的膜上层叠x＝0的膜)。但是，这时各层厚度最好抑制在位错发生的临界膜厚度以下。临界膜厚度的具体值，例如“D.C.Houghton，Journal of Applied Physics，vol.70，p.2136(1991)”中有记载。然后由RTA激活杂质(图2G)。
接着，由CVD淀积作为侧壁绝缘膜115的氧化硅膜115C，由RIE进行栅侧壁加工(第2侧壁绝缘膜)。然后在源·漏区域131及聚Si层114(栅极114)上注入杂质离子(nMOS用锑，pMOS用硼)(图2H)。
接着，将源·漏区域131上面及整个聚Si层114(栅极114)Ni硅化物化。然后将栅结构埋入层间绝缘膜221。接着在层间绝缘膜211内形成接触孔。然后在接触孔中形成源·漏电极116。由此，完成图1的场效应晶体管101(图2I)。
本实施例中，鳍结构112的上面也作为沟道使用，但鳍结构112的上面并不是必须作为沟道使用。不使用上面时，就不需要除去氮化硅膜202的工序(图2D)。
根据本实施例的晶体管结构，通过无变形Ge或者变形Ge引起的高迁移率，能够得到比以往的Si-FinFET大的驱动电流。另外，沟道区域121和Si衬底111之间没有急剧的Ge的组成变化(异质界面)，所以沟道区域121等不容易发生晶格缺陷。另外，由于鳍结构112形成在体积Si衬底111上，所以与鳍结构112形成在SOI衬底或者晶格缓和SiGe衬底相比，成本低。从沟道区域121向Si衬底111的散热效率较好、沟道温度保持得很低，所以能够得到更大的驱动电流。而且，体CMOS的模拟电路或者/以及接口电路组合的SoC化(System-on-Chip化)也比较容易。
另外，根据本实施例晶体管的制造方法，与由外延生长在Si衬底上直接形成高浓度SiGe层(或者Ge层)相比，来自鳍结构112边缘的应力开放和高温氧化(氧化浓缩)中Ge扩散引起的异质界面消失，难以发生晶格缺陷，从而能够提高成品率。
(第2实施例)
图3是关于第2实施例的场效应晶体管101的说明图。与第1实施例的场效应晶体管101相同的事项，省略说明(以下实施例也一样)。
本实施例中，沟道区域121和源·漏区域131分别为Ge区域和Si1-xGex区域，源·漏区域131的Ge的组成比x低于沟道区域121的Ge的组成比x。源·漏区域131的Ge的组成比比沟道区域121的Ge的组成比降低时，源·漏区域131的能带间隙就变大，所以形成在源·漏区域131上的pn结泄漏电流减少。
本实施例中，如图3的俯视图所示，源·漏区域131Y方向比沟道区域121Y方向粗。因此第2实施例的FET101中，与第1实施例的FET101相比，寄生电阻小。
本实施例中，沟道区域121侧面的沟道区域121和源·漏区域131之间存在Ge的组成比从沟道区域121一侧到源·漏区域131一侧连续变化的区域(沟道侧面区域123)。图3表示了沟道区域121、沟道侧面区域123和源·漏区域131连成的水平直线L1上Ge的组成比x的轮廓。这样，沟道区域121的侧面，Ge的组成比x从沟道区域121一侧到源·漏区域131一侧，在水平方向上连续变化(减少)。本实施例中，通过将有组成倾斜的沟道侧面区域123设置在沟道区域121侧面，降低了沟道区域121等发生晶格缺陷的可能性。
图4A至I是关于第2实施例场效应晶体管101制造方法的说明图。与第1实施例场效应晶体管101制造方法共同的事项，省略说明(以下的实施例也一样)。
首先，与图2A一样，在Si衬底111上形成鳍结构112。接着由CVD在整个面上淀积氧化硅膜301及氮化硅膜302。然后由光刻及RIE，在氧化硅膜301及氮化硅膜302上形成窗311。窗311形成在沟道区域121的形成预定区域上。由此，成为沟道区域121形成预定区域的周边(源·漏区域131的形成预定区域等)被由氧化硅膜301及氮化硅膜302构成的掩模覆盖的状态(图4A)。
接着，与图2B一样，进行鳍结构112的热氧化。这里，由于沟道区域121形成预定区域周边被掩模覆盖，沟道区域121的Ge的组成比一般会增大，但沟道区域121周边的Ge的组成比不会增大(图4B)。热氧化时，随着Ge的组成比的增大，热氧化温度由高温到低温、例如从摄氏1150度到摄氏870度阶段性地或连续地减小。通过这样的温度调整，促进了Si原子和Ge原子的相互扩散，在沟道区域121下部和侧面形成组成斜率在5％/nm以下的沟道下部区域122及沟道侧面区域123。由此，能够抑制沟道区域121、沟道下部区域122及沟道侧面区域123等发生晶格缺陷。
然后由热磷酸湿蚀除去氧化硅膜301及氮化硅膜302。接着，与图2C一样，由CVD淀积氧化硅膜203，埋入鳍结构112周围。然后由CMP使氧化硅膜203平坦化，直至露出氮化硅膜202表面。接着向沟道区域121及沟道下部区域122等注入沟道离子及贯穿阻挡离子(nMOS用硼，pMOS用砷)(图4C)。
接着，与图2D一样，由将氮化硅膜202作为掩模的RIE，蚀刻氧化硅膜203至100nm深。然后通过热磷酸的湿蚀和稀氟酸的湿蚀，除去氮化硅膜202和残留在鳍结构112侧面的氧化硅膜203。由此，沟道区域121的多个沟道面在衬底上露出(图4D)。
然后，与图2E一样，由CVD淀积作为栅绝缘膜113的HfSiON膜113。接着淀积作为栅极114的聚Si层114(图4E)。
接着，与图2F一样，由光刻及RIE进行栅加工。然后淀积作为侧壁绝缘膜115的氧化硅膜115A和氮化硅膜115B，由RIE进行栅侧壁加工(第1侧壁绝缘膜)(图4F)。
然后，与图2G一样，在露出的鳍结构112表面上，由外延生长SiGe帽211。接着向鳍结构112内注入杂质离子(nMOS用锑，pMOS用硼)，抬高鳍结构112内部，形成延伸区域141。然后由RTA激活杂质(图4G)。
接着，与图2H一样，由CVD淀积作为侧壁绝缘膜115的氧化硅膜115C，由RIE进行栅侧壁加工(第2侧壁绝缘膜)。然后向源·漏区域131及聚Si层114(栅极114)注入杂质离子(nMOS用锑，pMOS用硼)(图4H)。
然后，与图2I一样，使源·漏区域131上面及整个聚Si层114(栅极114)Ni硅化物化。接着，由层间绝缘膜221埋入栅结构。然后在层间绝缘膜211上形成接触孔。再在接触孔内形成源·漏电极116。由此，完成图3的场效应晶体管101(图4I)。
(第3实施例)
图5是关于第3实施例场效应晶体管101的说明图。
第3实施例中，在第2实施例中形成沟道下部区域122的区域上，形成作为埋入绝缘膜的埋入氧化膜401，沟道区域121形成在该埋入氧化膜401的上部。即，埋入氧化膜401，在沟道区域121下部埋入鳍结构112。由此，第3实施例中，由于沟道区域121下部埋入了埋入氧化膜401，所以与第1实施例和第2实施例相比，能够抑制短沟道效应。并且，能够降低延伸结合部的泄漏电流。如Y剖面的侧剖面图所示，栅绝缘膜113和栅极114环绕沟道区域121下侧的一部分，也能够抑制短沟道效应。其他结构特征与第2实施例一样，省略说明。
图6A至G是关于第3实施例场效应晶体管101制造方法的说明图。
首先，在Si衬底111上由外延生长厚度15nm的变形Si0.4Ge0.6层112X、厚度110nm的变形Si0.85Ge0.15层112A和厚度10nm的Si帽层112B，作为构成鳍结构112的层。然后在SiGe层112X、SiGe层112A、Si层112B上形成厚度4nm的Si热氧化膜201，在Si热氧化膜201上由CVD形成氮化硅膜202。接着，由光刻将氮化硅膜202形成矩形图案，由RIE蚀刻Si层112B、SiGe层112A、SiGe层112X、Si衬底111至150nm深。由此，在Si衬底111上形成鳍结构112(图6A)。
接着，与图4A一样，由CVD在整个面上淀积氧化硅膜301及氮化硅膜302。然后由光刻及RIE，在氧化硅膜301及氮化硅膜302上形成窗311(图6B)。
然后，由氟硝酸的湿蚀或者CDE选择性地除去窗311中露出的SiGe层112X(选择蚀刻)，在鳍结构112上形成空洞411(图6C)。
接着，与图4B一样，进行鳍结构112的热氧化。这里，由于沟道区域121形成预定区域周边被掩模覆盖，沟道区域121的Ge的组成比一般会增大，但沟道区域121周边的Ge的组成比不会增大(图6D)。热氧化时，随着沟道区域121的Ge的组成比的增大，热氧化温度从摄氏1150度到摄氏870度阶段性地或连续地减小。通过这样的温度调整，促进了Si原子和Ge原子的相互扩散，在沟道区域121侧面形成组成斜率在5％/nm以下的沟道侧面区域123。由此，能够抑制沟道区域121、沟道侧面区域123等发生晶格缺陷。
接着，与图4C一样，由热磷酸湿蚀除去氧化硅膜301及氮化硅膜302。然后由CVD淀积氧化硅膜203，埋入鳍结构112周围。由此，将埋入氧化膜401(即氧化硅膜203的一部分)埋入空洞41 1中。然后由CMP使氧化硅膜203平坦化，直至露出氮化硅膜202表面。接着向沟道区域121及源·漏下部区域132等注入沟道杂质离子及贯穿阻挡杂质离子(nMOS用硼，pMOS用砷)(图6E)。
接着，与图4D一样，由将氮化硅膜202作为掩模的RIE，蚀刻氧化硅膜203至100nm深。然后通过热磷酸的湿蚀和稀氟酸的湿蚀，除去氮化硅膜202和残留在鳍结构112侧面的氧化硅膜203。由此，沟道区域121的多个沟道面在衬底上露出(图6F)。
然后，与图4E一样，由CVD淀积作为栅绝缘膜113的HfSiON膜113。接着淀积作为栅极114的聚Si层114。接着，与图4F一样，由光刻及RIE进行栅加工。然后淀积作为侧壁绝缘膜115的氧化硅膜115A和氮化硅膜115B，由RIE进行栅侧壁加工(第1侧壁绝缘膜)(图6G)。
之后实施与图4G、图4H、图4I同样的工序。由此，完成图5的场效应晶体管101。
(第4实施例)
图7是关于第4实施例场效应晶体管101的说明图。
第4实施例中，与第3实施例一样的鳍结构112中，沟道区域121侧面部分的鳍结构112是削去的形状。沟道区域121侧面形成Ni硅化物膜421。由于Ni硅化物膜421与沟道区域121连接，载流子直接从Ni硅化物膜421提供给沟道区域121。沟道区域121侧面上，沟道区域121与Ni硅化物膜421之间形成非常薄(这里厚度在5nm以下)的高浓度杂质区域431。通过这样的结构，在第4实施例中，与具有扩散层延伸的第3实施例相比，寄生电阻降低，能够得到较高的驱动电流。Ni硅化物膜421下部形成扩散层源·漏131，与衬底之间形成pn结。Ni硅化物膜421是硅化物膜的具体例，高浓度掺杂区域431是掺杂区域的具体例。
图8是关于第4实施例场效应晶体管101制造方法的说明图。
制造第4实施例场效应晶体管101时，只要加大第3实施例的图6G的工序中侧壁蚀刻的过蚀量即可。由此，得到图8这样的鳍结构112，即Ni硅化物膜421形成预定区域441被削去的鳍结构112。然后，在沟道区域121侧面，形成高浓度掺杂区域431和作为Ni硅化物膜421的半导体层421。该半导体层421形成在Ni硅化物膜421的形成预定区域441上。之后实施与图4G、图4H、图4I同样的工序。图4I中，半导体层421被Ni硅化物化。这里不需要形成第2侧壁绝缘膜的工序(图4G)。由此，完成图7的场效应晶体管101。
(第5实施例)
图9是关于第5实施例场效应晶体管101的说明图。
第3实施例的FET101是三栅结构，与之相对，第5实施例的FET101是全环栅(GAA)，即，第5实施例的FET101中，栅绝缘膜113和栅极114将沟道区域121围成筒状。第5实施例的FET101中，采用GAA结构，所以加上第3实施例的FET101的效果，能够进一步抑制短沟道效应。栅极114在这里是TiN膜114A、聚Si膜114B和Ni硅化物膜114C构成的层叠膜(三层膜)，与栅绝缘膜113一起围住沟道区域121。
如Y剖面的侧剖面图所示，本实施例的沟道区域121的沟道面由第1侧面沟道面S1、第2侧面沟道面S2、上部沟道面S3、下部沟道面S4构成，为四角筒状。本实施例的栅绝缘膜113形成在沟道面S1、S2、S3、S4构成的筒状的沟道面上。本实施例的栅极114(114A及114B)隔着栅绝缘膜113形成在沟道面S1、S2、S3、S4构成的筒状沟道面上。
图10是关于第5实施例场效应晶体管101制造方法的说明图。
制造第5实施例场效应晶体管101时，如图10所示，继续进行第3实施例的图6F工序中的氧化硅膜203的湿蚀，直至除去埋入氧化膜401的一部分(上部)即可。由此，沟道区域121的下部形成鳍结构112的空洞501。如图10所示，在鳍结构112中空洞501开口的状态下，形成栅绝缘膜113和栅极114(114A及114B)，由此，能够形成图9所示的GAA结构。之后实施与图6G、图4G、图4H及图4I同样的工序。栅极114A及114B在空洞501塞住前形成，栅极114C在空洞501塞住之后形成。由此，完成图9的场效应晶体管101。
(第6实施例)
图11是关于第6实施例场效应晶体管101的说明图。
第5实施例中，1个鳍结构112内形成1个沟道区域121，1个鳍结构112中形成1个GAA结构，与之相对，第6实施例中，1个鳍结构112中形成3个沟道区域121a、b、c，1个鳍结构112中形成3个GAA结构。即，第6实施例中，栅绝缘膜113和栅极114将多个沟道区域121中的1个沟道区域围成筒状的结构，形成在1个鳍结构112的多个部位。因此，第6实施例可以得到第5实施例的3倍左右的驱动电流。而且，1个鳍结构112内的沟道区域121的数量并不是必须限定为3个。沟道区域121的数量为N个时，驱动电流是第5实施例的N倍左右。
如Y方向上的侧剖面图所示，这里，沟道区域121a周围、沟道区域121b周围、沟道区域121c周围这3个部位，形成包围沟道区域121a的结构、包围沟道区域121b的结构、包围沟道区域121c的结构这3个GAA结构。沟道区域121a、b、c的沟道面Sa、Sb、Sc分别为筒状。本实施例的栅绝缘膜113形成在筒状沟道面Sa、Sb、Sc上。本实施例的栅极114(114A及114B)隔着栅绝缘膜113形成在筒状沟道面Sa、Sb、Sc上。沟道区域121a、b、c分别为细的棒状。
图12A至C是关于第6实施例场效应晶体管101制造方法的说明图。
首先，在Si衬底111上由外延生长Si0.4Ge0.6层112X、多个Si0.85Ge0.15层112Aab、bc、多个Si层112Ba、b、c，作为构成鳍结构112的层。层叠顺序从下层开始是SiGe层112X、Si层112Ba、SiGe层112Aab、Si层112Bb、SiGe层112Abc、Si层112Bc。之后实施与图6A、图6B及图6C同样的工序。由此，形成Si衬底111上存在鳍结构112的图12A的结构。
接着与图6D一样，进行鳍结构112的热氧化。由此，形成图12B所示的多个沟道区域121a、b、c。理由是，SiGe氧化速度比Si氧化速度快，伴随着鳍结构112内的热氧化的进行，鳍结构112侧壁的Si0.85Ge0.15部分相对凹下，因此鳍结构112内热氧化充分进行时，凹陷部分之间就结合在一起，沟道区域121就被分割。上述氧化过程中，Si原子和Ge原子相互扩散后，氧化前的SiGe和Si之间的界面消失，随着氧化的进行，Ge的组成就均匀化。由两侧的凹凸导致剩下区域中的Ge被浓缩，原本不存在Si层的区域的一部分上形成Si1-xGex(x≥0.8)沟道。另外，热氧化前，通过氟硝酸等的选择蚀刻，如图12C所示，事先在鳍结构112侧壁形成凹凸，使SiGe层112Aab、bc相对于Si层112Ba、b、c凹陷，沟道尺寸和沟道间隔的设计自由度变高。原因是，图12A的结构中，凹凸高度只由氧化速度的差决定的，与之相对，图12C的结构中，通过选择蚀刻的时间调整，可以在某个范围内任意设定凹凸高度。
之后，实施与第5实施例一样的图6E至G和图4G至I的工序。图6F的工序中，与第5实施例一样，继续氧化硅膜203的湿蚀，直至除去埋入氧化膜401的一部分(上部)。由此，在沟道区域121a下部、沟道区域121a和沟道区域121b之间、沟道区域121b和沟道区域121c之间形成鳍结构112的空洞501。然后，在鳍结构112中多个空洞501开口的状态下，通过形成栅绝缘膜113和栅极114(114A及114B)，可以形成多个GAA结构。由此，完成图11的场效应晶体管101。
第1至第6实施例中，关于栅绝缘膜113、栅极114、源·漏区域131，可以考虑各种变形例。栅绝缘膜113的形成材料，可以采用HfSiON之外的高介电常数材料的HfSiO2、HfO2、HfArOx、ZrO2等。另外，可以将栅绝缘膜113作成由上述高介电常数材料构成的绝缘膜和由SiO2或GeO2构成的绝缘膜的层叠膜。栅绝缘膜113也可以采用SiON膜或者SiO2膜。栅极114也可以采用Ni锗化物(Ni1-xGex)、Ni锗硅化物[NiSi(Ge)]、W(钨)硅化物、TiSiN、TaN、TaSiN、WN、AlN等。
第1至第6实施例中，作为CMOS结构要素的nMOS和pMOS使用的是Ge沟道或者Si1-xGex(x≥0.8)沟道，但nMOS中可以使用Si沟道。这时，例如在形成SiGe层112A及Si层112B时，事先在nMOS区域上形成由氧化硅膜或氮化硅膜构成的选择生长掩模，然后在pMOS区域中选择生长SiGe层112A及Si层112B，之后可以除去选择生长掩模。可以在除去选择生长掩模后，再在pMOS区域上形成选择生长掩模，在nMOS区域上由选择外延生长来淀积Si，由此可以消除nMOS区域和pMOS区域的台阶差。这时，pMOS的沟道区域121的Ge的组成比可以在80％以下，其实最好在80％以下。SiGe的Ge的组成比降低后，SiGe的熔点变高，由于SiGe的熔点与Si熔点接近，所以Si-nMOS的工艺温度与SiGe-pMOS的整合性变好。本章节的内容，下面的第7实施例也采用。
(第7实施例)
图13是关于第7实施例场效应晶体管101的说明图。
图13的FET101中，衬底没有使用体积Si衬底111，使用的是SOI(半导体-绝缘体)衬底601，第3实施例中的沟道正下方的埋入氧化膜401也换成构成SOI衬底601的埋入氧化膜611。因此，源·漏下部也存在作为埋入绝缘膜的埋入氧化膜611。本实施例中，与第3实施例相比，虽然衬底成本增加了，但除了第3实施例的效果以外，由于源·漏区域131与衬底601之间绝缘较好，所以能够降低截止电流。另外，制造中就不需要图6F所示的层间膜的蚀刻、鳍的露出工序，还能够简化工序。
(第8实施例)
图14是关于第8实施例场效应晶体管101的说明图。
图14的FET101由Si衬底111、第1鳍结构112M、第2鳍结构112N、栅绝缘膜113、栅极114等构成。
第1鳍结构112M和第2鳍结构112N形成在共同的Si衬底111上。第1鳍结构112M和第2鳍结构112N都相当于第1至第6实施例中的任一个鳍结构。第1鳍结构112M中形成作为Ge区域或者SiGe区域的第1沟道区域121M，第2鳍结构112N中，形成作为Ge区域或SiGe区域的第2沟道区域121M。第1沟道区域121M及第2沟道区域121N的侧面形成共通的源·漏区域131。栅绝缘膜113和栅极114形成在从第1沟道区域121M到第2沟道区域121N的整个面上(这里是从第1沟道区域121M的多个沟道面到第2沟道区域121N的多个沟道面的整个面上)。
图14的FET101中，第1沟道区域121M及第2沟道区域121N与共通的源·漏区域131连接，所以，图14的FET101可以作为单一的晶体管。图14的FET101中，有效的沟道宽度是图1的FET101等的2倍，所以能够得到图1的FET101等的2倍的漏电流。
图14的FET101可以由相当于第1至第6实施例中任一个鳍结构的3个以上的鳍结构112等构成。图14的FET101也可以具有与第1至第6实施例中任一个鳍结构不同的1个以上的鳍结构112。
图14的FET101可以由第1至第6实施例的制造方法来制造。但是，对于栅绝缘膜113、栅极114、源·漏区域131，第1沟道区域121M和第2沟道区域121N必须共通。
(第9实施例)
图15是关于第9实施例CMOS电路(的主要结构元素)701的说明图。
图15的CMOS电路701由pMOS101p及nMOS101n构成。pMOS101p是SiGe-FinFET，相当于第1至第8实施例中任一个FET，nMOS101n是Si-FinFET，与第1至第8实施例中任一个FET不同。图15的CMOS电路701相当于本发明的集成电路元件、即互补型MIS(金属-绝缘膜-半导体)电路元件的具体例。
pMOS101p和nMOS101n形成在共通的Si衬底111上。Si衬底111上形成了构成pMOS101p的鳍结构112p和构成nMOS101n的鳍结构112n。鳍结构112p是SiGe-Fin，相当于第1至第8实施例中任一个鳍结构，鳍结构112n是Si-Fin，与第1至第8实施例中任一个鳍结构不同。
鳍结构112p中形成了作为Si0.6Ge0.4区域的沟道区域121p。沟道区域121p的多个沟道面上形成了栅绝缘膜113p和栅极114p。鳍结构112n内形成了作为Si区域的沟道区域121n。沟道区域121n的多个沟道面上形成了栅绝缘膜113n和栅极114n。
第9实施例中，pMOS101p和nMOS101n都可以由第1至第8实施例的制造方法来制造。但是，nMOS101n中，其鳍结构112n不是形成SiGe-Fin，而是形成Si-Fin。形成鳍结构112p、n时，需要注意一下第6实施例最终部分说明的事项。nMOS101n的Si-Fin是由Si原子置换pMOS101p的SiGe-FinFET的Ge原子。
而且，第1至第9实施例中，衬底的晶面方位和晶体管的沟道方位可以任意组合。代表的组合具体例子如，(001)主面的衬底和[110]方位沟道，(001)主面的衬底和[100]方位沟道，(011)主面的衬底和[100]方位沟道，(011)主面的衬底和[011]方为沟道等。另外，第7实施例以外的实施例的衬底也可以使用SOI衬底。这时也与第7实施例一样，虽然衬底成本较高，但截止电流和制造工序的简化上有优势。
如上述，本发明的实施例，关于具有Ge原子的沟道区域的多栅结构的场效应晶体管及其制造方法，提出了新的场效应晶体管及其制造方法。

Claims (20)

1.一种场效应晶体管，具有：
含有Si原子的半导体衬底，
形成在上述半导体衬底上、含有Si原子和Ge原子的突起结构，
形成在上述突起结构内、含有Ge原子的沟道区域，
形成在上述突起结构中的上述沟道区域的下部、含有的Si原子和Ge原子中Ge的组成比从上述沟道区域一侧到上述半导体衬底一侧连续变化的沟道下部区域，
形成在上述沟道区域上的栅绝缘膜，
隔着上述栅绝缘膜形成在上述沟道区域上的栅极。
2.根据权利要求1所述的场效应晶体管，具有：
形成在上述沟道区域侧面、含有的Si原子和Ge原子中Ge的组成比低于上述沟道区域Ge的组成比的源·漏区域，
形成在上述沟道区域侧面中上述沟道区域与上述源·漏区域之间、含有的Si原子和Ge原子中Ge的组成比从上述沟道区域一侧到上述源·漏区域一侧连续变化的沟道侧面区域。
3.根据权利要求1或2所述的场效应晶体管，上述沟道区域的Ge的组成比在80％以上。
4.根据权利要求1或2所述的场效应晶体管，从上述沟道下部区域的沟道区域侧到半导体衬底侧的厚度在250nm以下。
5.根据权利要求1或2所述的场效应晶体管，从上述沟道下部区域的沟道区域侧到半导体衬底侧的Ge的组成比的变化率在5％/nm以下。
6.一种场效应晶体管，具有：
含有Si原子的半导体衬底，
形成在上述半导体衬底上、含有Si原子和Ge原子的突起结构，
形成在上述突起结构内、含有Ge原子的沟道区域，
埋在上述沟道区域的下部的绝缘膜，
形成在上述沟道区域上的栅绝缘膜，
隔着上述栅绝缘膜形成在上述沟道区域上的栅极。
7.根据权利要求6所述的场效应晶体管，具有：
形成在上述沟道区域侧面、含有的Si原子和Ge原子中Ge的组成比低于上述沟道区域Ge的组成比的源·漏区域，
形成在上述沟道区域侧面中上述沟道区域与上述源·漏区域之间、含有的Si原子和Ge原子中Ge的组成比从上述沟道区域一侧到上述源·漏区域一侧连续变化的沟道侧面区域。
8.根据权利要求6所述的场效应晶体管，具有：
形成在上述沟道区域侧面的硅化物膜，
形成在上述硅化物膜下部的源·漏区域，
形成在上述沟道区域侧面中上述沟道区域与上述硅化物膜之间的掺杂区域。
9.根据权利要求6所述的场效应晶体管，上述栅绝缘膜和上述栅极成筒状地包围上述沟道区域的结构形成在上述突起结构上。
10.根据权利要求9所述的场效应晶体管，上述栅绝缘膜和上述栅极成筒状地包围多个上述沟道区域内的一个沟道区域的结构形成在上述突起结构的多个部位。
11.根据权利要求1至10中任一项所述的场效应晶体管，
上述突起结构具有第1突起结构和第2突起结构，
上述沟道区域具有形成在上述第1突起结构内的第1沟道区域和形成在上述第2突起结构内的第2沟道区域，
上述栅绝缘膜和上述栅极形成在从上述第1沟道区域到上述第2沟道区域的整个面上。
12.一种集成电路元件，
该集成电路元件是具有P型场效应晶体管和N型场效应晶体管的互补型金属-绝缘体-半导体电路元件，
上述P型场效应晶体管是权利要求1至11中任一项所述的场效应晶体管，
上述N型场效应晶体管是将权利要求1至11中任一项所述的场效应晶体管中沟道区域的Ge原子置换成Si原子的场效应晶体管。
13.一种场效应晶体管的制造方法，
在含有Si原子的半导体衬底上形成含有Si原子和Ge原子的突起结构，
通过热氧化，在上述突起结构内形成含有Ge原子的沟道区域，
通过使上述热氧化的温度从高温变化到低温，在上述突起结构中的上述沟道区域的下部，形成含有的Si原子和Ge原子中Ge的组成比从上述沟道区域一侧到上述半导体衬底一侧连续变化的沟道下部区域，
在上述沟道区域上形成栅绝缘膜，
隔着上述栅绝缘膜在上述沟道区域上形成栅极。
14.一种场效应晶体管的制造方法，
在含有Si原子的半导体衬底上形成含有Si原子和Ge原子的突起结构，
在用掩模覆盖沟道区域的形成预定区域的周边的状态下进行热氧化，由此在上述突起结构内形成含有Ge原子的沟道区域，
通过使上述热氧化的温度从高温变化到低温，在上述突起结构内的上述沟道区域的下部，形成含有的Si原子和Ge原子中Ge的组成比从上述沟道区域一侧到上述半导体衬底一侧连续变化的沟道下部区域，并且在上述沟道区域的侧面形成含有的Si原子和Ge原子中Ge的组成比从上述沟道区域一侧到源·漏区域一侧连续变化的沟道侧面区域，
在上述沟道区域侧面上形成含有的Si原子和Ge原子中Ge的组成比低于上述沟道区域的Ge的组成比的源·漏区域，
在上述沟道区域上形成栅绝缘膜，
隔着上述栅绝缘膜在上述沟道区域上形成栅极。
15.一种场效应晶体管的制造方法，
在含有Si原子的半导体衬底上形成含有Si原子和Ge原子的突起结构，
在上述突起结构中形成空洞，
在上述空洞里埋入绝缘膜，
通过热氧化，在上述突起结构内形成含有Ge原子的沟道区域，
在上述沟道区域上形成栅绝缘膜，
隔着上述栅绝缘膜在上述沟道区域上形成栅极。
16.根据权利要求15所述的场效应晶体管的制造方法，
在上述沟道区域侧面形成掺杂区域，
在上述沟道区域侧面形成硅化物膜，
在上述硅化物膜下部形成源·漏区域。
17.根据权利要求15所述的场效应晶体管的制造方法，
在上述突起结构中空洞开口的状态下形成上述栅绝缘膜和上述栅极，由此，将上述栅绝缘膜和上述栅极成筒状地包围上述沟道区域的结构形成在上述突起结构上。
18.根据权利要求17所述的场效应晶体管的制造方法，在上述突起结构中多个空洞开口的状态下形成上述栅绝缘膜和上述栅极，由此，将上述栅绝缘膜和上述栅极成筒状地包围多个上述沟道区域内的一个沟道区域的结构形成在上述突起结构的多个部位。
19.根据权利要求13至18中任一项所述的场效应晶体管的制造方法，
作为上述突起结构，形成第1突起结构和第2突起结构，
作为上述沟道区域，在上述第1突起结构内形成第1沟道区域，在上述第2突起结构内形成第2沟道区域，
在从上述第1沟道区域到上述第2沟道区域的整个面上形成上述栅绝缘膜和上述栅极。
20.一种集成电路元件的制造方法，
该集成电路元件是具有P型场效应晶体管和N型场效应晶体管的互补型金属-绝缘体-半导体电路元件，
形成权利要求1至11中任一项所述的场效应晶体管，作为上述P型场效应晶体管，
形成将权利要求1至11中任一项所述的场效应晶体管中沟道区域的Ge原子置换成Si原子的场效应晶体管，作为上述N型场效应晶体管。
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