KR20040094702A - 응력변형된 핀 ｆｅｔ 구조물 및 방법 - Google Patents

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루이스 디. 란즈로티
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인터내셔널 비지네스 머신즈 코포레이션
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Abstract

절연체(10)와 절연체 위의 실리콘 구조물을 포함하는 트랜지스터의 구조가 개시되어 있다. 실리콘 구조물은 중앙부(155)와 상기 중앙분의 단부로부터 확장되는 핀(250)을 구비한다. 제1 게이트(50)가 실리콘 구조물의 중앙부의 제1 측면상에 위치한다. 응력변형-산출층(11)은 실리콘 구조물의 중앙부(155)의 제1 측면과 제1 게이트(50)상이에 있을 수 있으며 제2 게이트(160)는 실리콘 구조물의 중앙부(155)의 제2 측면상에 위치한다.

Description

응력변형된 핀 ＦＥＴ 구조물 및 방법{Strained Fin FET structure and method}
반도체 디바이스의 생산에 있어서 비용 및 성능을 경쟁력있게 유지할 필요성으로 인하여 집적 회로에서의 디바이스 밀도가 지속적으로 증가되었다. 디바이스 밀도를 증가시키기 위해, 이러한 반도체 디바이스의 피처(feature) 크기를 줄일 수 있도록 하는데 필요한 신기술들이 계속적으로 필요하다.
디바이스 밀도의 계속적인 증가에 대한 압력은 전계효과트랜지스터(FET)의 설계 및 제조에서와 같은 상보형 금속 산화물 반도체(CMOS) 기술에 특히 심하다. FET는 거의 모든 유형의 집적회로(즉, 마이크로프로세서, 메모리 등) 설계에서 사용된다. 불행히도, CMOS FET의 디바이스 밀도 증가는 종종 성능 및/또는 신뢰성의 저하를 낳는다.
디바이스 밀도의 증가를 촉진하기 위해 제안된 FET의 한가지 유형이 이중 게이트형 전계효과트랜지스터(FET)이다. 이중 게이트형 FET는 수용가능한 성능을 유지하면서 CMOS 치수 조절을 돕기 위해 본체의 각 측면에 하나씩 2개의 게이트를 이용한다. 구체적으로, 이중 게이트의 이용은 게이터 영역을 증가시키고, 이는 디바이스의 게이트 길이를 증가시키지 않고 트랜지스터의 더 나은 전류 제어를 가능하게 한다. 이와 같이, 이중 게이트형 FET는 더 큰 트랜지스터의 디바이스 공간을 필요로 하지 않고서도 더 큰 트랜지스터의 전류 제어를 가질 수 있다.
불행히도, 이중 게이트형 CMOS 트랜지스터의 설계 및 제조에 있어서 몇가지 문제점이 있다. 첫째, 이중 게이트형 트랜지스터의 관련 치수들로 인해 믿을만한 성능 및 최소 피처 크기를 갖는 트랜지스터를 신뢰성있게 제조하기가 어렵다는 점이다. 둘째, 이중 게이트형 트랜지스터의 임계전압은 2개 게이트에 사용되는 물질에 따라 매우 의존적이다. 구체적으로, 현재 제조 기술들은 일반적으로 너무 높은 임계 전압 또는 너무 낮은 임계 전압중 하나를 갖는 이중 게이트형 트랜지스터를 초래하였다. 예를 들어, 게이트가 소스와 동일한 극성으로 도핑된다면, 임계 전압은 통상적으로 0 근처일 것이다. 역으로, 게이트가 소스의 반대 극성으로 도핑된다면, 임계 전압은 대략적으로 1 볼트일 것이다. 어느 결과도 대부분의 CMOS 애플리케이션들에는 적당하지 않다.
따라서, 제조시 복잡도를 과도하게 증가시키지 않으면서 결과물 이중 게이트형 CMOS의 개선된 임계 전압을 제공하는 이중 게이트형 CMOS 디바이스들의 제조 방법 및 개선된 디바이스 구조에 대한 필요성이 있다.
본원발명은 반도체 제조에 관한 것으로, 구체적으로 이중 게이트형 전계효과트랜지스터(double-gated field effect transistor)를 형성하는 방법에 관한 것이다.
본발명의 전술한 목적, 특징 및 장점 및 기타는 첨부된 도면을 참조하여 이하의 본 발명의 바람직한 실시예에 대한 상세한 설명으로부터 더 잘 이해될 것이다.
도 1-20, 22, 24 및 25는 본 발명의 제1 실시예에 따른 방법을 활용하여 산출된 FET 구조물의 제1 실시예에 대한 단면도이다.
도 21, 23 및 26-28은 본 발명의 제1 실시예에 따른 방법을 활용하여 산출된 FET 구조물의 제1 실시예에 대한 투시도이다.
도 29-31은 본 발명의 제2 실시예에 따른 방법을 활용하여 산출된 FET 구조물의 제2 실시예에 대한 단면도이다.
도 32는 본 발명의 제1 실시예에 따른 일련의 단계들을 설명하는 흐름도이다.
도 33은 본 발명의 제2 실시예에 따른 일련의 단계들을 설명하는 흐름도이다.
비대칭 응력변형된 핀(asymmetric strained Fin) 전계효과트랜지스터는 절연체와 절연체상에 반도체 구조물을 갖는다. 구조물은 중앙부와 중앙부로부터 확장되는 제1 및 제2 단부를 포함한다. 제1 게이트는 구조물의 중앙부의 제1 측면상에 배치되고, 응력변형-산출층(strain-producing layer)은 제1 게이트와 구조물의 중앙부의 제1 측면사이에 배치되고, 제2 게이트는 구조물의 중앙부의 제2 측면상에 배치된다. 절연체는 매립산화물층이고, 구조물의 중앙부는 실리콘이다. 응력변형-산출층은 트랜지스터의 전체 성능을 감소시킬 정도의 변위(dislocation)는 산출하지 않으면서 캐리어 이동도를 증가시키기 위해 중앙부내에 응력변형을 산출할 수 있는 만큼의 충분한 게르마늄 농도를 갖는다. 제1 및 제2 단부는 각각 소스 및 드레인 영역이다. 게르마늄의 농도는 10%에서 40%사이이다. VT를 조정하기 위해 상이한 게이트들이 상이하게 도핑될 수 있다. 게이트는 또한 유사하게 도핑될 수 있다.
대칭 응력변형된 핀 FET는 절연체와 절연체 상부에 반도체 구조물을 갖는다. 구조물은 실리콘 및 실리콘 게르마늄을 갖는 중앙부와 실리콘을 포함하는 단부들을 갖는 핀(Fin) 본체이다. 제1 게이트는 실리콘 구조물의 중앙부의 제1 측면상에 배치되고, 제2 게이트는 구조물의 중앙부의 제2 측면상에 배치된다. 또한, 제1 게이트 및 제2 게이트는 (비대칭적으로 응력변형된 환경에서와) 유사하게 또는 상이하게 도핑될 수 있다.
트랜지스터를 형성하는 방법은, 절연체상에 실리콘층을 형성하는 단계와, 제1 개구를 생성하기 위해 실리콘층의 제1 부분을 에칭하는 단계와, 제1 개구내에 제1 게이트를 증착시키는 단계와, 제1 개구의 맞은편에 제2 개구를 생성하기 위해 실리콘층의 제2 부분을 에칭하는 단계를 포함한다. 제2 부분을 에칭한 후에, 실리콘층은 중앙부와 중앙부의 단부로부터 확장되는 핀(fins)을 갖는 실리콘 구조물을 갖는다. 본 발명은 제2 게이트를 형성하는 제2 개구에 면하는 실리콘 구조물의 위부분에 응력변형-산출층을 형성하고, 중앙부를 제외한 실리콘 구조물의 모든 부분들로부터 제1 게이트 및 제2 게이트를 제거한다.
비대칭 응력변형된 핀 FET를 형성하는 방법은, 절연체상에 실리콘층을 형성하는 단계와, 제1 개구를 생성하기 위해 실리콘층의 제1 부분을 에칭하는 단계와, 제1 개구내에 제1 게이트를 증착시키는 단계와, 제1 개구의 반대편에 제2 개구를 생성하기 위해 상기 실리콘층의 제2 부분을 에칭하는 단계를 포함한다. 제2 부분을 에칭한 후에, 실리콘층은 중앙부와 상기 중앙부의 단부로부터 확장되는 핀들을 갖는 절연체상의 실리콘 구조물을 갖는다. 본 발명은 제2 개구에 면하는 실리콘 구조물의 위에 실리콘 게르마늄층을 형성하고, 제2 개구내에 제1 개구와 상이하거나 유사하게 도핑된 제2 게이트를 형성하고, 중앙부를 제외한 실리콘 구조물의 모든 부분들로부터 제1 게이트 및 제2 게이트를 제거한다.
응력변형된 핀 FET를 형성하는 방법은 절연체상에 실리콘층을 형성하는 단계와, 중앙부와 중앙부의 단부들로부터 확장되는 실리콘 구조물의 일측 또는 양측면에 응력을 형성하는 단계와, 실리콘 구조물의 측면상에 제1 게이트 및 제2 게이트를 증착시키는 단계와, 중앙부를 제외한 실리콘 구조물의 모든 부분들로부터 제1 게이트 및 제2 게이트를 제거하는 단계를 포함한다.
FET의 채널 물질상의 물리적 응력변형은 캐리어 이동도를 향상시킬 수 있다.평면 p-형 금속 산화물 반도체 FET(MOSFET)상에 유발된 응력변형은 정공 이동도를 30% 넘게 증가시키는 것으로 나타났다. 본 발명은 기판상에 수직으로 배열되는 얇은 반도체 본체에 이러한 장점을 제공하고, 본 발명은 더 나은 채널 제어와 더 나은 캐리어 이동도를 결합한다.
본 발명은 개선된 핀 FET 디바이스에 관한 것으로서 이러한 디바이스내에 응력변형을 구축한다. 본 발명은 "핀(Fin)"유형 FET 이중 게이트 구조를 이용하여 구현된다. 핀 FET 유형 구조에서, 이중 게이트는 본체의 각 측면상에 형성되고, 본체는 게이트들 사이에 수평하게 배치된다. 본 발명은 실리콘 게르마늄층의 작용을 통해 응력변형된 채널 본체를 갖는 핀 FET를 산출한다. 공정은, 잠재적으로 웨이퍼 본딩(bonding)을 통해, 하부상에 실리콘 벌크와, 비교적 두꺼운 하부 산화물층과 상부에 완화된(relaxed) SiGe 층을 포함하도록 구성된 웨이퍼상에서 시작된다. 얇은 핀은 SiGe로부터 에칭되어, BOX층에서 멈춘다. 다음에, 에피택셜(epitaxial) 실리콘의 박막층은 핀상으로 성장될 수 있다. 실리콘과 SiGe의 결정성 격자 상수 차이로 인하여, 에피택셜층은 응력변형 조건하에서 성장할 것이다. 본 발명은 대칭 또는 비대칭 게이트 일함수 핀 FET 디바이스에 포함될 수 있다.
본 발명이 비대칭 응력변형된 핀 FET에 대하여 설명되지만, 이는 대칭 응력변형된 핀 FET에 대해서도 동일하게 적용될 수 있다. 좀더 구체적으로, 도 29-31에 도시된 바와 같이, 본 발명의 제2 실시예에 따라 응력변형된 대칭 핀 FET를 생성하기 위해 필요한 공정은 그위에 SiGe층(300)과 절연체(10)을 구비한 SOI 구조물로 시작한다(이는 도 29에 도시되어 있다). SiGe층(300)은 도 30에 도시된 바와 같이 선택적으로 패터닝된다. 그 다음에, 실리콘층(315)은 SiGe층(300)위에서 성장되어 응력변형된 구조물을 생성한다. 다음에, 열적 산화물(320)이 실리콘층(315)상에서 성장된다. 다음에, 게이트 콘덕터(예, 폴리실리콘, 310)가 증착되고, 평탄화되고, 본체 구조물(155)을 둘러싸는 게이트를 형성하기 위해 패터닝된다. 일실시예에서, 게이트 콘덕터(310)는 동일한 도핑 농도 및 물질 구성을 갖는다.그러나, 상이한 실시예에서, 게이트 전극(310)은, 예를 들어, 이온 주입을 통해, 비대칭으로 이루어질 수 있으며, 그 결과로서 응력변형된 비대칭 게이트 일함수 핀(Fin) FET를 갖는다. 좀더 구체적으로, 비대칭 게이트 구성에서, 게이트 콘덕터(310)는 상이한 도핑 농도를 갖거나 상이한 도펀트를 이용할 것이다. 공정은 전술한 바와 같은 도 18-28에 도시된 구조물을 완성하기 위해 진행한다.
본 발명의 중요한 특징은 핀 FET의 다양한 상이한 형태내에 응력변형을 제공한다는 점이다. 도 1-28에 도시된 응력변형된 핀 FET 실시예중 하나는 대칭 또는 비대칭 게이트 콘덕터를 갖는 응력변형된 핀 FET을 형성하기 위해 SOI 구성을 이용한다. 대안적으로, 도15와 관련하여 설명된 바와 같이, 산화물(150)이 생략된 경우에, 동적 임계 핀 FET가 형성된다. 대조적으로, 도 29-31에 도시된 실시예는 도 1-28에 도시된 SOI 구조물 대신에 SiGe-OI(silicon germanium over insulator)를 활용한다. 유사한 방식으로, SiGE-OI 구조물은 게이트 콘덕터의 도핑에 따라 비대칭 게이트 또는 대칭 게이트 구조로서 형성될 수 있다. 전술한 실시예는 본 발명을 단지 예시하기 위한 것이고 본 발명이 이러한 구체적인 실시예에 한정되는 것은 아니다. 대신, 전술한 실시예들은 단지 예로서 본 기술분야의 당업자들은 다양한 상이한 유형의 핀 FET가 본 발명의 응력변형된 구조를 포함함으로써 유익한 결과를 달성할 수 있을 것임을 이해할 것이다.
본 발명의 일 실시예에 따른 핀 FET의 형성은 도 1-28에 도시되어 있다. 도 1에 도시된 바와 같이 공정이 시작되는데, 여기서 SOI 구조물은 매립 산화물층과 같은 절연체(10)와 그 위에 놓인 실리콘층(11)을 포함한다. (질화물 등과 같은)위치지지층(placeholder,12)이 실리콘층위에 증착된다. 그 다음에,이러한 구조물은 공지된 전형적인 패턴 공정을 이용하여, 도 2에 도시된 바와 같이 패터닝되어, 위치지지층(12)의 일부(20)를 제거한다. 후속하는 에칭 단계는, 도 3에 도시된 바와 같이, 위치지지층(12)에 의해 보호되지 않는 실리콘층(11)의 대응 부분(30)을 제거한다.
도 4에서, 산화 공정은 실리콘(11)위에 게이트 산화물층(40)을 성장시킨다. 그 다음, 도 5에 도시된 바와 같이, 상기 구조물 상에 폴리실리콘(50)이 증착된다. 폴리실리콘(50)은 도펀트 종류중 하나(예, N+도핑 폴리실리콘 등)이다. 도 6에서, 구조물은, 예를 들어, CMP 공정을 이용하여 평탄화되어 평탄층(60)을 형성한다. 도 7은 도핑된 폴리실리콘(50)이 지지층 물질(12)보다 빠른 속도로 산화하는 산화 공정을 도시한다. 따라서, 폴리실리콘(50)위의 산화물층은 위치지지층(12)위의 산화물층(71)보다 두껍다.
산화물층(70,71)은 도 8에 도시된 바와 같이 제어된 속도로 에칭된다. 위치지지층(12)이 일단 노출되면, 에칭 공정은 정지된다. 이는 위치지지층(12)의 상부면으로부터 모든 산화물을 제거하고, 폴리실리콘층(50) 위에 일부 산화물(70)을 남긴다. 다음에, 도 9에서, 위치지지층(12)은 선택된 에칭 공정을 이용하여 제거되어, 실리콘(11)의 상부(90)를 노출시킨다.
도 10에서, (TEOS 등의) 하드마스크(100)가 구조물의 상부층위에 공형 증착된다. 다음에, 도 11에 도시된 바와 같이, 모든 수평면(110)으로부터 하드마스크(100)를 제거하기 위해 방향성 이방성 에칭이 이용되며, 폴리실리콘(50)과 산화물(70)의 수직면위에는 하드마스크(100)가 여전히 남아있도록 허용한다. 도 12에서, 실리콘(11)이 패터닝되어 부분(120)을 제거한다. 패터닝 공정 후에는 하드마스크(100)의 아래 부분만이 남는다.
도 13은 선택적 SiGe(130)의 성장을 도시한다. 이 실시예에서는 SiGe가 이용되지만, 본 발명이 이러한 물질 조성에 제한되는 것은 아니다. 실리콘에 래티스 부정합(lattice mismatch)을 제공하게 될 임의의 물질은 응력을 산출하게 될 것이고 이는 본 발명에 유용할 것이다. 좀더 구체적으로, 구조물은 Ge를 갖는 복합체(complex)에서 가열되고, 이는 SiGe(130)이 실리콘(11)으로부터 성장하도록 초래한다. 이는 기형성된 실리콘 채널(11)내에 응력변형을 구성한다. 결과의 Si층은 SiGe와 더 작은 래티스 상수의 실리콘층간의 래티스 부정합으로 인하여 응력변형된다. FET의 채널 물질상의 물리적 응력변형은 캐리어 이동도를 개선시킬 수 있다. p-형 금속 산화물 반도체 전계효과트랜지스터(MOSFET)상에 야기된 응력변형은 정공 이동도를 30%이상 증가시키는 것으로 밝혀졌다. 이는 응력변형이 전도대와 가전자대를 분할하고 낮은 이동도 타원면의 에너지를 올려 정공들로부터 그들을 감소시키기 때문이다.
동시에, 과도한 양의 게르마늄은 디바이스 성능을 저하시키는 부적합 전위(dislocation)를 산출할 것이다. 발명자들은 내용물의 최적 범위가 10%-40%의 게르마늄임을 발견하였다.
응력변형은 STI(Shallow Trench Isolation) 기술을 이용하여 전형적인 평면 디바이스위에 유도된다. 그러나, 핀 FET에서, 매립 절연체층(10, BOX)이 디바이스절연을 제공하는 것과 같은 유사한 공정이 STI에는 없다. 본 발명은 SiGe 및 실리콘 측벽막을 이용함으로써 이러한 문제점을 극복하여 핀 FET 채널상에 이러한 응력변형을 발생시킨다.
도 14에서, 산화물(70)이 폴리실리콘(50)의 상부면(141)으로부터 제거된다. 이는 또한 하드마스크(100)의 높이(142)를 감소시키고 절연체(10)내에 스텝(140)을 형성한다. 또다른 열적 산화 단계가, 도 15에 도시된 바와 같이, SiGe(130) 표면위에 산화물(150)을 형성한다. 대안적으로, 산화물(150)의 형성은 동적 임계 핀 FET를 형성하기 위해 생략될 수 있다. 산화물(150)이 없는 실시예(동적 임계(dynamic threshold: DT) 핀 FET)에서, 응력변형된 핀 FET DT CMOS 디바이스가 게이트에 매인 바디(body)로 형성된다. 실리콘(11), 게이트 산화물(40), 하드 마스크(100), 산화물(150) 및 SiGe(130)을 포함하는 이러한 구조는 본명세서에서 "바디"로 지칭되고 설명 및 예시를 간단히 하기 위해 도면에서는 항목(155)으로서 식별된다.
다음, 도 16에서, 제1 폴리실리콘(50)과 상이하게 또는 유사하게 도핑될 수 있는 제2 폴리실리콘(160)이 전체 구조위에 증착된다. 이러한 구조는 다시 평탄화되어, 도 17에 도시된 바와 같이, 편평한 상부면(170)을 형성한다. 제1 폴리실리콘(50)이 N+도핑형 폴리실리콘이었기 때문에, 제2 폴리실리콘(160)은 바람직하게는 P+ 폴리실리콘이다. 그러나, 대칭 게이트 디바이스의 경우에 제1 및 제2 폴리실리콘은 동일할 수 있다. 두가지 종류의 폴리실리콘이 서로에 대해 대체되거나, 현재 공지되거나 이후에 개발될 다른 유형의 도핑으로 대체될 수 있다. 중요한것은 바디(155)의 반대편에 존재하는 폴리실리콘 영역(50, 160)이 비대칭 구조의 경우에 상이하게 도핑된다는 것이다. 폴리실리콘(50, 160)은 게르마늄 도핑되거나 임의의 다른 도체일 수 있다. 실리콘 채널 구조물(11)의 반대쪽에 상이하게 도핑된 폴리실리콘을 이용하여 비대칭 게이트 핀 FET를 생성한다.
다양한 전기적-전도 물질들은, 외부 인가 전압과 함께, 전자(또는 정공)에 대한 도체의 상대적 친화력을 결정하는 내장 전기 포텐셜(종종, 페르미 레벨로도 언급됨)과 그들을 연관시켰다. 금속에서 페르미 레벨은 물질에 본질적이며, 실리콘과 같은 반도체의 경우에 이러한 페르미 레벨은 잉여 정공 또는 전자를 공급하는 불순물의 주입에 의한 가전자대와 전도대 사이의 값들로 조정된다. 비대칭 이중 게이트형 핀 FET에서, 2개의 게이트 전극(50, 160)은 반대 극성으로 도핑되는데, 하나의 게이트는 N형으로 도핑되고, 다른 하나는 P형으로 도핑된다. 따라서, 2개의 게이트 전극(50, 160)은 상이한 페르미 레벨을 갖고, 이에 따라, 하나의 게이트 전극(강한 게이트, nFET의 경우에 n-게이트)은 역 캐리어에 대하여 더 큰 친밀도를 갖고, 다른 전극(약한 전극, nFET의 경우에 p-게이트)은 역 캐리어에 대하여 적은 친밀도를 갖는다. 그 결과, "강한" 게이트 근처의 위치에 있는 반도체 바디에 역 채널이 형성될 것이다. 따라서, 양쪽 게이트 전극은 역 포텐셜에 기여하고, 상대적으로 낮은 임계 전압으로 이끈다(예, 0에서 0.5 볼트 사이).
도시되고 설명된 실시예에서, 구조물은 비대칭 핀 FET 디바이스이고, 실리콘(11)은 한쪽(30)에서만 에칭되고, 잔여 실리콘(11)위의 위치지지물(12)이 그 자리에 남겨진다. 본 발명은 Fin 구조물의 노출된 반쪽상에(게이트 산화물의 반대쪽상에) 선택적인 단-결정 SiGe(130)을 성장시킨다. 그러나, 본 발명은, 이후에 도시되는 바와 같이, 대칭 핀 FET에도 적용가능하다.
도 18에 도시된 바와 같이, 공정은 진성 실리콘층(180)의 증착 또는 성장으로 진행한다. 그 다음에, 도 19에서, 또다른 절연체 하드마스크(190, 예, TEOS 등)가 진성 실리콘(18)위에 증착되고 통상의 패터닝 기술을 이용하여 패터닝되어, 도 20에 도시된 바와 같이, 부분(200)을 제거한다. 동일한 구조물이 도 21에 투시도로서 도시되어 있다. 폴리실리콘 전극(50, 160) 및 진성 실리콘(180)은 도 22에 도시된 바와 같이 하드마스크(19)를 이용하여 패터닝된다(도 23의 투시도 참조). 그다음에, 하드마스크(190)가 도 24에 도시된 바와 같이 영역(220)으로부터 제거된다. 게이트(50, 160)의 패터닝은 바람직하게는 매립 산화물층(10) 아래의 모든 게이트 폴리실리콘을 제거하고 질화물 또는 산화물에 선택적인 방향성 에칭을 이용하여 행해진다. 따라서, 패터닝은 기-형성된 하드 마스크(100)에 의해 보호되는 바디(155)의 일부를 제거하지 않는다. 패터닝은 폴리실리콘(50) 및 폴리실리콘(160)의 일부를 남기고, 이는 이중 게이트형 트랜지스터의 2개 게이트를 정의한다. 버퍼(buffered) HF 클린업이 수행되고, 모든 노출된 실리콘 표면상에 산화물을 성장시키기 위해 설계된 열적 재산화가 이어진다. 이는 게이트가 바디를 충족시킬때 양호한 인터페이스를 제공하는 산화물 박막(50 옹스트롬)을 바람직하게 형성한다.
본 발명은 트랜지스터에 공지된 통상의 소스, 드레인 및 헤일로(halo) 주입을 수행한다. 바람직하게, 이러한 주입은 바디(155)의 노출된 부분(핀(250))의 4개 방향 모두로 이루어져 바디의 양측에 균일한 주입이 이루어지도록 보장한다.구체적으로, 소스 및 드레인 주입 모두는 바디(155)의 핀(250)의 양측으로부터 이루어진다. 그 다음에, 단채널 효과를 개선시키는 헤일로 주입을 바디(155)내에 형성하기 위해, 상이한 주입 에너지 및 각도를 이용한 또다른 주입이 이루어진다. 헤일로 주입은 소스/드레인 도펀트보다 게이트 전극(50, 160)의 더 아래쪽에 헤일로 도펀트의 위치를 보장하기 위해 핀(250)에 대하여 좀더 높은 에너지 및 좀더 정확한 각도로 수행된다.
다음에, 본 발명은 결합된 게이트 전극(50, 160) 및 하드마스크(232)의 높이보다 더 두꺼운 두께의 유전체(240)를 증착시켜, 도 25에 도시된 바와 같이, 전체 게이트 전극(50, 160) 및 노출된 핀(250)을 덮는다. 이러한 유전체는 그 다음에 평탄화되고 하드마스크(232) 및 게이트 전극(50, 160)이 일부가 (소스/드레인 핀 구역은 제외하고) 도 25에 도시된 바와 같이 노출될 때까지 부분적으로 리세스된다. 도 26에 도시된 바와 같이, 유전체(240)는 게이트(50, 160)의 측면만을 덮도록 에칭되고, 유전체(240)위의 게이트 에지상에 측벽 스페이서(242)가 형성된다. 이는 유전물질의 공형 증착 및 후속하는 방향성 에칭을 이용하여 바람직하게 행해진다. 이러한 측벽 스페이서(242)는 바람직하게는 질화물로 형성된다. 유전체(240), 측벽 스페이서(242) 및 하드마스크(232)는 방향성 에칭을 마스크하기 위해 사용되고 이에 의해 게이트에 인접한 영역을 제외하고, 산화물(40, 150)을 제거한다. 하드마스크(232), 측벽 스페이서(242) 및 측벽 부분(240)은 결합하여, 도 27에 도시된 바와 같이, 소스 및 드레인(250) 콘택트(280)로부터 게이트(50, 160)를 효과적으로 절연시킨다. 바람직하게, 소스 및 드레인 콘택트(280)는 패터닝된 전도성 물질을 포함한다. 다음, 도 28에 도시된 바와 같이, 진성 실리콘층(180)이 통상의 공지된 실리사이드 공정을 이용하여 실리사이드되어, 실리사이드층(230)을 형성한다.
도 32에서, 본 발명의 제1 실시예를 요약한 흐름도가 도시되어 있다. 우선, 항목(320)에서, 본 발명은 절연체(10)상에 실리콘층(11)을 형성한다. 다음에, 항목(321)에서, 본 발명은 제1 개구(30)를 생성한다. 항목(322)에서, 본 발명은 실리콘층(11)위에 제1 산화물층(40)을 성장시킨다. 다음, 항목(323)에서, 본 발명은 제1 개구내에 제1 게이트(50)를 증착시킨다. 항목(324)에서, 본 발명은 실리콘층(11)을 에칭하여 중앙 부분과 핀을 갖는 실리콘 구조물(155)을 생성한다. 본 발명은 항목(325)내에 응력변형-산출층(130)을 형성한다. 다음, 항목(326)에서, 본 발명은 응력변형-산출층(130)상에 제2 산화물층(150)을 성장시킨다. 항목(327)에서, 본 발명은 제2 개구(140)내에 제2 게이트(160)를 형성한다. 다음에, 항목(328)에서, 본 발명은 중앙 부분을 제외한 실리콘 구조물의 모든 부분으로부터 제1 게이트 및 제2 게이트를 제거한다. 항목(329)에서, 본 발명은 핀(250)을 도핑하여 핀(50)이 소스 및 드레인 구역을 포함하도록 한다. 마지막으로, 항목(330)에서, 본 발명은 소스 및 드레인 구역 위에 소스 및 드레인 콘택트(280)를 형성한다.
동작에 있어서, 게이트(50, 160)내의 전압은 게이트(50, 160)에 의해 덮인 반도체 실리콘(11) 구역의 도전율을 변화시킨다. 이러한 동작은 소스 및 드레인 핀(250) 간에 전기적 접속을 만들거나 단절시킨다. 따라서, 디바이스는 논리적 동작을 수행하는 전기 스위치로서 사용될 수 있다.
전술한 바와 같이, 본 발명의 한가지 중요한 특징은 바디(155)의 영구적 부분으로 남는 SiGe층(130)이다. 좀더 구체적으로, 이러한 특징은 실리콘 채널(11)내에 응력변형을 형성한다. FET내의 채널 물질상의 물리적 응력변형은 캐리어 이동도를 향상시킨다.
본 발명이 비대칭 응력변형된 핀 FET에 관련하여 전술되었지만, 대칭 응력변형된 핀 FET에도 균일하게 적용될 수 있다. 좀더 구체적으로, 도 29-31에 도시된 바와 같이, 본 발명의 제2 실시예에 따라 대칭 응력변형된 핀 FET를 생성하는데 필요한 공정은 절연체(10) 위에 SiGe층(300)을 갖는 SOI 구조물로 시작한다(이는 도 29에 도시되어 있다). 도 30에 도시된 바와 같이, SiGe층(300)은 선택적으로 패터닝된다. 다음에, 실리콘층(315)이 SiGe층(300)위에 성장되어 응력변형 구조물을 생성한다. 열적 산화물(320)이 실리콘층(315)상에 성장된다. 다음에, 게이트 도체(예, 폴리실리콘, 310)가 증착되고 평탄화되고 패터닝되어 바디 구조물(155)을 둘러싸는 게이트를 형성한다. 일실시예에서, 게이트 도체(310)는 동일한 도핑 농도 및 물질 조성을 갖는다. 그러나, 상이한 실시예에서, 게이트 전극(310)은, 예를 들어, 이온 주입으로 비대칭으로 만들어져, 그 결과, 응력변형을 갖는 비대칭 게이트 일함수 핀 FET를 낳는다. 좀더 구체적으로, 비대칭 게이트 구성에서, 게이트 도체(310)는 상이한 도핑 농도를 갖거나 상이한 도펀트를 이용할 것이다. 공정은, 전술한 바와 같이, 도18-28에 도시된 구조물을 완성하기 위해 진행한다.
본 발명의 중요한 특징은 다양한 상이한 형태의 핀 FET내에 응력변형을 제공한다는 점이다. 도 1-28에 도시된 핀 FET의 한가지 실시예는 SOI 구성을 이용하여대칭 또는 비대칭 게이트 도체를 갖는 응력변형된 핀 FET를 형성한다. 대안적으로, 도15와 관련하여 설명된 바와 같이, 산화물(150)이 생략된 경우에, 동적 임계 핀 FET가 형성된다. 대조적으로, 도 29-31에 도시된 실시예는 도 1-28에 도시된 SOI 구조물 대신에 SiGe-OI(silicon germanium over insulator)를 이용한다. 유사한 방식으로, SiGe-OI 구조물은, 게이트 도체의 도핑에 따라, 비대칭 게이트 또는 대칭 게이트 구조물로서 형성될 수 있다. 전술한 실시예는 본 발명의 단지 설명을 위한 것일 뿐이고 본 발명이 특정의 실시예에 한정되는 것이 아니다. 전술한 실시예는 예들에 불과하며 당업자의 통상의 지식을 가진 자라면 본 발명의 응력변형 구조물을 포함함으로써 다수의 상이한 종류의 FinFET들이 유익한 결과를 달성할 수 있다는 것을 이해할 것이다.
도 33에서, 본 발명의 제2 실시예에 따라 대칭 응력변형된 핀 FET를 구축하기 위한 흐름도가 도시되어 있다. 우선, 항목(331)에서, 상기 방법은 절연체(10) 위에 실리콘 게르마늄층(300)을 형성한다. 다음에, 항목(332)에서, 방법은 실리콘 게르마늄층을 에칭하여 중앙 부분과 Fin(250)을 갖는 실리콘 구조물을 생성한다. 항목(333)에서, 방법은 실리콘 구조물(300) 위에 산화물층(320)을 성장시킨다. 항목(334)에서, 방법은 실리콘 구조물의 측면에 게이트를 증착시킨다. 다음, 항목(336)에서, 방법은 중앙 부분을 제외한 실리콘 구조물의 모든 부분으로부터 제1 게이트 및 제2 게이트를 제거한다. 항목(337)에서, 방법은 핀(250)을 도핑하여 핀(250)이 소스 및 드레인 구역이 되도록 한다. 마지막으로, 항목(338)에서, 방법은 소스 및 드레인 구역 위에 소스 및 드레인 콘택트를 형성한다.
전술한 바와 같이, SiGe층(130)은 기형성된 실리콘 채널(11)내에 응력변형을 구축한다. FET의 채널물질상의 물리적 응력변형은 캐리어 이동도를 증가시킨다. 평면 p형 금속 산화물 반도체 FET(MOSFET)상에 야기된 응력변형은 정공 이동도를 30%까지 증가시키는 것으로 나타났다. 본 발명은 기판상에 수직 배열된 얇은 반도체 바디에 이러한 장점들을 제공하고, 이에 따라, 본 발명은 더 큰 채널 제어와 더 큰 캐리어 이동도를 결합시킨다.
본 발명이 바람직한 실시예 측면에서 설명되었지만, 본 기술분야의 당업자들은 첨부된 청구항의 정신 및 범위 내에서 본 발명이 변경되어 실시될 수 있음을 인식할 것이다. 예를 들어, 본 발명이 수직 반도체 바디를 형성하는 특정 방법에 관하여 개시되었지만, 기판상에 이산 반도체 바디를 산출하는 다른 방법들도 사용될 수 있다(예, SOI 기판상의 실리콘 섬). 더욱이, SiGe가 채널 영역에 필요한 응력변형을 발생시키기 위한 주요 물질로 개시되어 있지만, 다른 물질들도 사용될 수 있다. 마지막으로, 본 발명은 다른 반도체(예, 갈륨 비화물과 같은 III-IV족 반도체)에도 적용가능하다.
FET의 채널 물질상의 물리적 응력변형은 캐리어 이동도를 증가시킨다. 평면 p형 금속 산화물 반도체 FET(MOSFET)상에 야기된 응력변형은 정공 이동도를 30%까지 증가시키는 것으로 나타났다. 본 발명은 기판상에 수직 배열된 얇은 반도체 바디에 이러한 장점들을 제공하고, 이에 따라, 본 발명은 더 큰 채널 제어와 더 큰 캐리어 이동도를 결합시킨다.

Claims (9)

  1. 절연체(10)와,
    상기 절연체 위의 반도체 구조물 - 상기 반도체 구조물은 중앙부(155)와 상기 중앙부로부터 확장되는 제1 및 제2 단부(250)를 포함함-과,
    상기 구조물의 상기 중앙부(155)의 제1 측면상에 위치한 제1 게이트(50)와,
    상기 구조물의 상기 중앙부(155)의 상기 제1 측면과 상기 제1 게이트(50) 사이에 위치하는 응력변형-산출층(strain-producing layer, 11)과,
    상기 구조물의 상기 중앙부(155)의 제2 측면상의 제2 게이트(160)
    를 포함하는 트랜지스터.
  2. 제1항에 있어서, 상기 절연체(10)는 매립형 산화물층을 포함하는 트랜지스터.
  3. 제1항에 있어서, 상기 구조물의 상기 중앙부(155)는 실리콘을 포함하는 트랜지스터.
  4. 제1항에 있어서, 상기 중앙부(155)는 실리콘과 실리콘 게르마늄을 포함하는 트랜지스터.
  5. 제1항에 있어서, 상기 응력변형-산출층(11)은, 상기 트랜지스터의 전체 성능을 감소시킬만한 변위(dislocations)를 생성하지 않으면서, 캐리어 이동도를 증가시키기 위해 상기 중앙부(155)내에 응력변형을 발생시킬 만큼의 충분한 게르마늄 농도를 갖는 트랜지스터.
  6. 제1항에 있어서, 상기 제1 및 제2 단부(250)는 각각 소스 및 드레인 영역을 포함하는 트랜지스터.
  7. 제5항에 있어서, 상기 게르마늄의 농도는 10%에서 40%사이인 트랜지스터.
  8. 제1항에 있어서, 상기 제1 게이트(50)와 상기 제2 게이트(160)는 상이하게 도핑되는 트랜지스터.
  9. 제1항에 있어서, 상기 제1 게이트(50)와 상기 제2 게이트(160)는 유사하게 도핑되는 트랜지스터.
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