KR100769418B1 - 반도체장치 및 그 제조방법 - Google Patents

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Abstract

반도체장치는, 트렌치가 형성된 반도체기판과, 트렌치 내에 매입되며, 서로 동일한 도전형의 불순물을 포함하는 반도체로 이루어지는 소스영역 및 드레인영역과, 상기 트렌치 내에 매입되고, 또한 상기 소스영역과 상기 드레인영역 사이에 설치된 반도체 FIN과, 상기 반도체FIN의 측면에서 상면에 걸쳐 설치된 게이트 절연막과, 게이트 절연막의 상부에 설치된 게이트 전극과, 트렌치 내에 설치되며, 소스영역과 드레인영역을 둘러싸는 제 1 절연막을 구비하고 있다.
트렌치, 반도체 FIN, 게이트 절연막, 게이트 전극, 제 1 절연막

Description

반도체장치 및 그 제조방법{FINFET-TYPE SEMICONDUCTOR DEVICE AND METHOD FOR FABRICATING THE SAME}
본 발명은 이중 게이트(double-gate) 구조의 MOS형 전계효과 트랜지스터에 관한 것으로, 특히 FIN형상의 반도체 층의 측면 상 또는 상면 상에 게이트 전극을 갖는 FINFET에 관한 것이다.
최근, MOS형 구조를 갖는 반도체 디바이스의 고성능화의 한 수단으로, 기판상에 FIN형상의 볼록형 반도체 층을 형성하고, 그 측면 혹은 상면에 게이트 전극을 형성하여 채널영역을 형성하는 FINFET가 제안되어 있다.
예를 들어, IEDM Technical Digest pp. 437-440(2001) (J. Kedzierski, 외; 이하 「문헌 1」이라 한다)에 종래의 FINFET가 개시되어 있다.
도 19 (a), (b)는 각각 종래의 FINFET를 나타내는 사시도 및 단면도이다. 동 도면에 도시한 것과 같이, 종래의 FINFET에서는 SOI기판의 BOX(매입 산화 층(buried oxide film), 101) 상에 두께가 20㎚ 정도의 (x축 방향으로) 얇은 실리콘 FIN(102)을 (y축 방향으로) 가늘고 길게 형성하고, 게이트 산화막(106)이 실리콘 FIN(102)과 게이트 전극(103) 사이에 삽입된 상태로, 실리콘 FIN(102)을 가로질러서 감싸도록 폴리실리콘으로 이루어지는 게이트 전극(103)을 형성하여, 소스패드 (104) 및 드레인패드(105)를 형성한다.
FINFET에서는, 도 19 (b)에 도시하는 실리콘 FIN의 양 측방에서 게이트 전압을 인가할 수 있는 이중 게이트 구조를 취하고 있으므로, 컷오프특성(Cutoff Property)의 향상이나 쇼트채널효과(Short Channel Property)의 억제 등을 실현하고 있다. 이와 같이, FINFET는 MOS형 FET의 게이트 길이를 단축한 때에 발생하는 과제에 대해서 유효한 해결수단이라고 생각되고 있다.
또, 예를 들어 문헌 1에는 상기 FINFET를 개선한 구조도 제안되어 있다. 예를 들어, 실리콘기판상에 FIN을 형성하여 기판 바이어스의 인가가 가능하게 함으로써, SOI기판상의 완전 공핍형 트랜지스터에 일어날 수 있는 축적 홀(N채널형의 경우)의 영향에 의한 소스·드레인 내압의 열화를 억제할 수 있는 구조가 몇 가지 개시되어 있다.
그 중, 반도체 기판상에 개구부를 갖는 절연막을 형성하고, 개구부에 FIN과 게이트 전극을 형성하는 특징을 구비한, 제조가 용이한 구조가 제안되어 있다.
도 20 (a)는 문헌 1에 개시된 종래의 FINFET의 일 예를 상방(上方)에서 본 평면도이고, (b)는 도 20 (a)에 도시한 XXb-XXb선에서의 단면을 나타내는 도면이며, (c)는 도 20 (a)에 도시한 XXc-XXc선에서의 단면을 나타내는 도면이다.
종래의 FINFET는, 활성영역을 갖는 p형 Si기판(201)과, 동시에 p형 Si기판(201)의 활성영역 상에 설치되며, 각각 n형 불순물을 포함하는 반도체로 이루어지는 소스영역(209) 및 드레인영역(210)과, 소스영역(209) 및 드레인영역(210)에 접하고, 또한, 서로 대향하도록 설치되며, 소스영역(209) 및 드레인영역(210)보다도 저농도의 n형 불순물을 포함하는 LDD영역(208)과, p형 Si기판(201)의 활성영역 상으로서 소스영역(209)과 드레인영역(210) 사이에 설치된 볼록형의 Si FIN(203)과, Si FIN(203)의 측면에서 상면에 걸쳐서 설치된 게이트 산화막(204)과, 게이트 산화막(204)의 상부에 설치된 제 1 게이트 전극(205)과, 제 1 게이트 전극(205)의 상부에 설치된 제 2 게이트 전극(206)과, 활성영역을 둘러싸며 SiO2로 이루어지는 절연막(202)과, 제 1 게이트 전극(205)의 측벽 상에 설치된 게이트 측벽 절연막(207)과, 제 2 게이트 전극(206), 소스영역(209) 및 드레인영역(210) 상에 설치된 층간 절연막(211)과, 층간 절연막(211)을 관통하여 소스영역(209) 또는 드레인영역(210)에 이르는 콘택트플러그(212)를 구비하고 있다.
FIN의 형성방법에 대해서는, p형 Si기판(201)을 에칭에 의해 제거하여 형성하는 방법, p형 Si기판(201) 중 절연막(202)이 개구하는(opening) 영역에 에피텍셜 성장에 의해 형성하는 방법이 기재되어 있다.
그러나 이와 같이 하여 형성된 FINFET는 어느 경우도 기판 전체를 본 경우에 평탄성을 결여한다고 하는 과제를 가지고 있었다.
도 21은 종래의 MOSFET와 종래의 FINFET를 혼재(混載)한 반도체장치를 나타내는 단면도이다. 동 도면에 도시하는 것과 같이, 종래의 FINFET와 종래의 평면형(planar) MOSFET를 혼재하는 경우, 기판 내의 단차가 커지며, 공정을 통일할 수 없는 등의 불합리가 발생하는 경우가 있었다. 여기서, 도 21의 좌측에 도시한 것은 도 20 (a) ~ (c)에 도시한 FINFET이고, 우측에 도시한 것은 소스영역(309), 드레인 영역(310), LDD영역(308), 제 1 게이트 전극(305), 제 2 게이트 전극(306), 소스전극(313), 드레인전극(314), 게이트 측벽 절연막(307) 및 게이트 절연막(315)을 갖는 평면형 MOSFET이다.
이상과 같이, FINFET의 성능을 충분히 전자기기에 활용하기 위해서는 평면형 MOSFET와의 집적화를 용이하게 할 필요가 있었다.
본 발명은 평면형 MOSFET와의 집적이 용이한 FINFET를 제공하는 것을 목적으로 한다.
본 발명의 제 1 반도체장치는, 트렌치(trench)가 형성된 반도체기판과, 상기 트렌치 내에 매입되고, 서로 동일한 도전형의 불순물을 포함하는 반도체로 이루어지는 소스영역 및 드레인영역과, 상기 트렌치 내에 매입되고(buried), 또한 상기 소스영역과 상기 드레인영역 사이에 설치된 반도체 FIN과, 상기 트렌치 내로서, 상기 반도체 FIN의 상면에서 양 측방에 따라서 상기 트렌치의 저면(底面)을 향해서 연장한 종단구조를 가지며, 상기 게이트 절연막의 상부에 설치된 게이트 전극을 구비하고 있다.
이 구성에 의해, 반도체 FIN, 소스영역, 드레인영역이 트렌치 내에 설치되어 있으므로, 종래의 반도체장치에 비하여 기판 상면의 평탄성을 향상시킬 수 있다. 이 때문에, 평면형 MOSFET와의 혼재가 용이하게 된다. 또, 기판으로부터의 돌출부분이 파손되기 어렵게 되어 수율을 향상시킬 수 있다.
상기 반도체 FIN은 Si, Si1-xGex(0<≤1), Si1-y-zGeyCz(0<y<1, 0<z<1, 0<y+z<1) 중에서 선택된 하나의 재료로 이루어지는 것이 바람직하다. Si를 이용하면 낮은 비용으로 신뢰성이 높은 반도체장치를 실현할 수 있고, SiGe, SiGeC를 이용하면 Si를 이용하는 경우보다도 이동도를 높여서, 성능의 향상을 도모할 수 있다.
상기 게이트 전극은 상기 게이트 절연막의 상부에서 상기 반도체기판의 상방에 걸쳐서 설치되어 있고, 상기 반도체기판 중 상기 트렌치의 측벽부분과 상기 게이트 전극 중 상기 반도체 FIN의 측면 상방에 설치된 부분 사이에는 분리용 절연막이 더 설치되며, 상기 반도체기판 중 상기 트렌치가 형성되어 있지 않은 부분과 상기 게이트 전극 사이에는 절연막이 더 설치되어 있다.
이 구성에 의해, 게이트 절연막과 분리용 절연막 및 절연막이 별도의 공정으로 설치되므로, 분리용 절연막이나 절연막의 두께를 적절하게 변화시켜서 게이트 전극과 반도체기판을 확실하게 절연할 수 있다.
상기 게이트 전극은 상기 게이트 절연막의 상부에서 상기 반도체기판의 상방에 걸쳐서 설치되어 있고, 상기 게이트 절연막은, 상기 반도체 FIN의 측면 및 상면 상에서 상기 반도체기판 중 상기 트렌치가 형성되어 있지 않은 부분에 걸쳐서 설치되며, 상기 반도체기판 중 상기 트렌치가 형성되어 있지 않은 부분에서는 상기 반도체기판과 상기 게이트 전극 사이에 삽입되어 있다.
이 구성에 의해, 게이트 절연막이 게이트 전극과 반도체기판을 절연하기 위한 절연막을 겸하고 있으므로, 각 절연막을 별도로 형성할 필요가 없어지며, 제조공정을 줄일 수 있게 된다.
상기 반도체 FIN은 상기 트렌치의 저면에서 보아서 볼록 형상으로 형성되어 있는 것이 쇼트채널효과를 억제하기에 바람직하다.
본 발명의 제 2 반도체장치는, 트렌치가 형성된 반도체기판과, 상기 트렌치 내에 매입되고, 서로 동일한 도전형의 불순물을 포함하는 반도체로 이루어지는 제 1 소스영역 및 제 1 드레인영역과, 상기 트렌치 내에 매입되고, 또한 상기 제 1 소스영역과 상기 제 1 드레인영역 사이에 설치된 반도체 FIN과, 상기 반도체 FIN의 측면에서 상면에 걸쳐서 설치된 제 1 게이트 절연막과, 상기 제 1 게이트 절연막의 상부에 설치된 제 1 게이트 전극을 갖는 제 1 전계효과 트랜지스터와, 상기 반도체기판상에 설치된 제 2 게이트 절연막과, 상기 제 2 게이트 절연막 상에 설치된 제 2 게이트 전극과, 불순물을 포함하며, 상기 반도체기판 중 상기 제 2 게이트 전극의 측 하방에 위치하는 영역에 설치된 제 2 소스영역 및 제 2 드레인영역을 갖는 제 2 전계효과 트랜지스터를 구비하고 있다.
이 구성에 의해, 제 1 전계효과 트랜지스터의 제 1 게이트 전극과 제 2 전계효과 트랜지스터의 제 2 게이트 전극이 설치된 기판 면의 높이를 일치시키고, 또한 제 1 소스영역 및 제 1 드레인영역의 상면 높이와 제 2 소스영역 및 제 2 드레인영역의 상면 높이를 일치시킬 수 있으므로, 이들 전극을 포함하는 부재의 형성공정을 공통화할 수 있게 된다.
상기 제 1 게이트 전극은 상기 제 1 게이트 절연막의 상부에서 상기 반도체기판의 상방에 걸쳐서 설치되어 있고, 상기 제 1 전계효과 트랜지스터는, 상기 반도체기판 중 상기 트렌치의 측벽부분과 상기 제 1 게이트 전극 중 상기 반도체 FIN의 측면 상방에 설치된 부분 사이에 형성된 분리용 절연막과, 상기 반도체기판과 상기 제 1 게이트 전극 사이에 형성된 절연막을 더 가지고 있음으로써, 전원전압에 따라서 분리용 절연막의 두께를 변화시키는 등, 제 1 전계효과 트랜지스터에서 내압성의 확보를 용이하게 할 수 있다.
상기 제 1 게이트 전극은 상기 제 1 게이트 절연막의 상부에서 상기 반도체기판의 상방에 걸쳐서 설치되어 있고, 상기 제 1 게이트 절연막은, 상기 반도체 FIN의 측면 및 상면 상에서 상기 반도체기판 중 상기 트렌치가 형성되어 있지 않은 부분에 걸쳐서 설치되며, 상기 반도체기판 중 상기 트렌치가 형성되어 있지 않은 부분에서는 상기 반도체기판과 상기 제 1 게이트 전극 사이에 삽입되어 있음으로써, 게이트 절연막과 분리용 절연막 및 절연막을 일체로 하여 형성할 수 있어서, 제조공정을 줄일 수 있다.
본 발명의 반도체장치의 제조방법은, 트렌치가 형성된 반도체기판과, 상기 반도체기판 중 상기 트렌치 내에 매입되고, 서로 동일한 도전형의 불순물을 포함하는 반도체로 이루어지는 소스영역 및 드레인영역과, 상기 트렌치 내에 매입되고, 또한, 상기 소스영역과 상기 드레인영역 사이에 설치된 반도체 FIN과, 상기 반도체 FIN의 측면에서 상면에 걸쳐서 설치된 게이트 절연막과, 상기 게이트 절연막의 상부에 설치된 게이트 전극을 구비하고 있는 반도체장치의 제조방법으로서, 상기 반도체기판에 형성된 상기 트렌치 내에 반도체 층을 형성하는 공정(a)과, 상기 반도체 층 중 상기 반도체 FIN이 되는 부분의 상면 상에서 측면 상에 걸쳐서 게이트 절연막을 형성하는 공정(b)과, 상기 게이트 절연막의 상부에 게이트 전극을 형성하는 공정(c)과, 상기 게이트 전극을 마스크로 하여 상기 반도체 층에 불순물을 도입하여, 상기 반도체 층 중 상기 게이트 전극의 측 하방에 위치하는 영역에 소스영역 및 드레인영역을 형성하고, 상기 소스영역과 상기 드레인영역과의 사이에 삽입되고, 또한 상기 게이트 전극의 직 하방에 위치하는 영역에 반도체 FIN을 형성하는 공정(d)을 포함하고 있다.
이 방법에 의해, 트렌치 내에 매입된 소스영역 및 드레인영역, 반도체 FIN을 가지며, 종래보다도 기판 면이 평탄화된 반도체장치를 제조할 수 있다.
상기 공정 (c)에서, 상기 게이트 전극은 상기 게이트 절연막의 상부에서 상기 반도체기판의 상방에 걸쳐서 설치되어 있고, 상기 트렌치의 측벽부분에 분리용 절연막을 형성하는 공정(e)과, 상기 반도체기판상에 절연막을 형성하는 공정(f)을 더 포함하고 있음에 따라, 공정 (e) 및 공정 (f)에서 게이트 전압에 맞춰서 절연막의 두께를 변화시킬 수 있으므로, 내압성의 확보가 용이해진다.
상기 게이트 전극은 상기 게이트 절연막의 상부에서 상기 반도체기판의 상방에 걸쳐서 설치되어 있고, 상기 공정 (b)에서 형성되는 상기 게이트 절연막은 상기 반도체 층 중 상기 반도체 FIN이 되는 부분의 측면 및 상면 상에서 상기 반도체기판 중 상기 트렌치가 형성되어 있지 않은 부분에 걸쳐서 설치되며, 상기 공정 (c)에서는, 상기 게이트 전극의 일부가 상기 반도체기판과 함께 상기 게이트 절연막을 삽입하도록 설치됨에 따라, 제조공정을 저감하여, 제조 비용의 저감을 도모할 수 있다.
도 1은 본 발명의 제 1 실시 예에 관한 FINFET의 사시도이다.
도 2 (a)는 제 1 실시 예에 관한 FINFET의 제조공정을 나타내는 평면도이고, (b), (c)는 당해 FINFET의 제조공정을 나타내는 단면도이다.
도 3 (a)는 제 1 실시 예에 관한 FINFET의 제조공정을 나타내는 평면도이고, (b), (c)는 당해 FINFET의 제조공정을 나타내는 단면도이다.
도 4 (a)는 제 1 실시 예에 관한 FINFET의 제조공정을 나타내는 평면도이고, (b), (c)는 당해 FINFET의 제조공정을 나타내는 단면도이다.
도 5 (a)는 제 1 실시 예에 관한 FINFET의 제조공정을 나타내는 평면도이고, (b), (c)는 당해 FINFET의 제조공정을 나타내는 단면도이다.
도 6 (a)는 제 1 실시 예에 관한 FINFET의 제조공정을 나타내는 평면도이고, (b), (c)는 당해 FINFET의 제조공정을 나타내는 단면도이다.
도 7 (a)는 제 1 실시 예에 관한 FINFET의 제조공정을 나타내는 평면도이고, (b), (c)는 당해 FINFET의 제조공정을 나타내는 단면도이다.
도 8 (a)는 제 1 실시 예에 관한 FINFET의 제조공정을 나타내는 평면도이고, (b), (c)는 당해 FINFET의 제조공정을 나타내는 단면도이다.
도 9 (a)는 제 1 실시 예에 관한 FINFET의 제조공정을 나타내는 평면도이고, (b), (c)는 당해 FINFET의 제조공정을 나타내는 단면도이다.
도 10 (a)는 제 1 실시 예에 관한 FINFET의 제조공정을 나타내는 평면도이고, (b), (c)는 당해 FINFET의 제조공정을 나타내는 단면도이다.
도 11 (a)는 제 1 실시 예에 관한 FINFET의 제조공정을 나타내는 평면도이고, (b), (c)는 당해 FINFET의 제조공정을 나타내는 단면도이다.
도 12는 본 발명의 제 1 실시 예에 관한 FINFET와 평면형 MOSFET를 동일 기판상에 집적한 반도체장치를 나타내는 단면도이다.
도 13 (a)는 제 2 실시 예에 관한 FINFET의 제조공정을 나타내는 평면도이고, (b), (c)는 당해 FINFET의 제조공정을 나타내는 단면도이다.
도 14 (a)는 제 2 실시 예에 관한 FINFET의 제조공정을 나타내는 평면도이고, (b), (c)는 당해 FINFET의 제조공정을 나타내는 단면도이다.
도 15 (a)는 제 2 실시 예에 관한 FINFET의 제조공정을 나타내는 평면도이고, (b), (c)는 당해 FINFET의 제조공정을 나타내는 단면도이다.
도 16 (a)는 제 2 실시 예에 관한 FINFET의 제조공정을 나타내는 평면도이고, (b), (c)는 당해 FINFET의 제조공정을 나타내는 단면도이다.
도 17 (a)는 제 2 실시 예에 관한 FINFET의 제조공정을 나타내는 평면도이고, (b), (c)는 당해 FINFET의 제조공정을 나타내는 단면도이다.
도 18은 본 발명의 제 2 실시 예에 관한 FINFET를 나타내는 사시도이다.
도 19 (a), (b)는 각각 종래의 FINFET를 나타내는 사시도 및 단면도이다.
도 20 (a)는 종래의 FINFET의 일 예를 상방에서 본 평면도이고, (b)는 (a)에 도시한 XXb-XXb선에서의 단면을 나타내는 도면이며, (c)는 (a)에 도시한 XXc-XXc선에서의 단면을 나타내는 도면이다.
도 21은 본 발명의 제 2 종래 예에 관한 FINFET와 평면형 MOSFET를 동일 기판에 집적한 반도체장치를 나타내는 단면도이다.
(제 1 실시 예)
이하, 본 발명의 제 1 실시 예에 대하여 도면을 참조하면서 설명한다.
도 1은 제 1 실시 예에 관한 FINFET를 나타내는 사시도이고, 도 11 (a)는 제 1 실시 예에 관한 FINFET의 평면도, (b)는 도 11 (a)에 도시한 XIb-XIb선에서의 당해 FINFET의 단면도, (c)는 도 11 (a)에 도시한 XIc-XIc선에서의 당해 FINFET의 단면도이다.
도 11 (a) ~ (c)에 도시한 것과 같이, 본 실시 예의 FINFET는, Si 등으로 이루어지는 반도체 기판에 설치되고, 트렌치(trench)가 형성된 p형 웰(well, 1)과, p형 웰의 트렌치 내에 매입되며, 동시에 n형 불순물을 포함하는 소스영역(14) 및 드레인영역(15)과, 소스영역(14)에 접해서 설치되며, 소스영역(14)보다 저농도의 n형 불순물을 포함하는 소스LDD영역(10)과, 드레인영역(15)에 접해서 설치되며, 드레인영역(15)보다 저농도의 n형 불순물을 포함하는 드레인LDD영역(11)과, p형 웰(1)의 트렌치 내에 매입되며, 또한 소스영역(14)과 드레인영역(15) 사이(소스LDD영역(10)과 드레인LDD영역(11)과의 사이)에 설치된 볼록형의 반도체 FIN(6)과, 반도체 FIN(6)의 측면에서 상면에 걸쳐서 설치되며 SiO2 등으로 이루어지는 게이트 절연막(8)과, 게이트 절연막(8)의 상부에서 p형 웰(1)의 트렌치가 형성되어 있지 않은 부분의 상방에 걸쳐서 설치된, 예를 들어 폴리실리콘(polysilicon)으로 이루어지는 제 1 게이트 전극(9)과, 제 1 게이트 전극(9) 상에 설치된, 예를 들어 티탄 실리사이드(titanium silicide)로 이루어지는 제 2 게이트 전극(16)과, p형 웰(1)의 트렌 치 내에 설치되며, 반도체 FIN(6) 및 제 1 게이트 전극(9)을 둘러싸는 분리용 절연막(4)과, 소스영역(14) 및 드레인영역(15)의 측면 상에 설치되며 SiO2 등으로 이루어지는 제 1 절연막(5)과, 적어도 트렌치가 형성되어 있지 않은 영역에서 p형 웰(1)과 제 1 게이트 전극(9) 사이에 설치된 제 2 절연막(2)과, 제 1 게이트 전극(9)의 양 측면 상에 설치된 게이트 측벽 절연막(12, 소스 측), (13, 드레인 측)과, 소스영역(14)의 상부에 설치되며, 예를 들어 티탄 실리사이드로 이루어지는 소스전극(17)과, 드레인영역(15)의 상부에 설치되며, 예를 들어 티탄 실리사이드로 이루어지는 드레인전극(18)을 구비하고 있다. 또, p형 웰(1) 중 트렌치 저부, 즉, 소스영역(14), 드레인영역(15) 및 반도체 FIN(6)의 아래에 위치하는 부분에는 5×1017㎝-3 정도의 p형 불순물을 포함하는 채널스토퍼 층(channel stopper layer)이 되는 고농도 불순물영역(3)이 설치되어 있다.
반도체 FIN(6)은, 예를 들어 에피텍셜 성장시킨 실리콘으로 형성되어 있어도 되며, Si1-xGex(0<x≤1), Si1-y-zGeyCz(0<y<1, 0<z<1, 0<y+z<1) 등으로 형성되어 있어도 된다.
또, p형 웰(1)에 포함되는 불순물의 농도는, 예를 들어 5×1015㎝-3 정도이고, 소스영역(14 및 드레인영역(15)에 포함되는 불순물의 농도는, 예를 들어 4×1020㎝-3 정도이다. 또, 반도체 FIN(6)에 포함되는 불순물 농도는 5×1017㎝-3 ~ 5×1018㎝-3 정도이다.
반도체 FIN(6)이 Si로 형성되는 경우의 설계 예로는, 도 1에서의 x방향(게이트 폭 방향)으로 두께 20㎚, z방향(높이방향)의 높이가 200㎚ 정도이다. 또, 게이트 절연막(8)의 두께는 약 2㎚, 제 1 게이트 전극(9) 중 반도체 FIN(6)의 측면 상에 위치하는 부분의 두께는 약 75㎚, 제 1 게이트 전극(9) 중 반도체 FIN(6)의 측면 상에 위치하는 부분과 p형 웰(1)을 전기적으로 분리하기 위한 분리용 절연막(4)의 두께는 150㎚이다.
본 실시 예의 FINFET의 특징은 반도체 FIN(6)이 소스영역(14) 및 드레인영역(15)과 함께 p형 웰(1)의 트렌치에 매입되어 있는 점에 있다. 이 때문에, 도 19 (a), (b)나 도 21에 도시하는 종래의 FINFET에 비해서 기판상의 요철이 작게 되어 있고, 이하에 설명하는 것과 같이, 평면형의 반도체소자와 용이하게 혼재할 수 있게 되어 있다.
도 12는 본 실시 예의 FINFET와 평면형 MOSFET를 동일 기판상에 집적한 반도체장치를 나타내는 도면이다. 동 도면에서 좌측에 도시한 FINFET는 도 11 (a) ~ (c)에 도시하는 FINFET와 동일한 것이고, 부호도 동일한 것을 사용하고 있다. 여기서, 도 12의 우측에 도시하는 평면형 MOSFET는, p형 웰(또는 반도체 기판, 1) 상에 설치된 게이트 절연막(78)과, 게이트 절연막(78) 상에 설치된 제 1 게이트 전극(79)과, 제 1 게이트 전극(79) 상에 설치된 제 2 게이트 전극(86)과, p형 웰(1) 중 제 1 게이트 전극(79)의 측면 하방에 위치하는 영역에 형성된 소스영역(84) 및 드레인영역(85)과, 소스영역(84) 상에 설치된 소스전극(87)과, 드레인영역(85) 상에 설치된 드레인전극(88)과, P형 웰(1) 내에 매입된 소자분리용 절연막(19)을 가지고 있다.
도 12와 도 21의 비교에 의해 알 수 있는 바와 같이, 본 실시 예의 반도체장치에서는 FINFET가 형성되어 있는 영역과 평면형 MOSFET가 형성되어 있는 영역에서 기판 상면의 높이를 동일하게 할 수 있게 된다. 보다 상세히 설명하면, 본 실시 예에 있어서는, 소스영역(14), 드레인영역(15) 및 반도체 FIN(6)이 p형 웰(1)의 내부에 매입되어 있으므로, FINFET의 소스전극(17) 및 드레인전극(18)이 설치되는 영역의 기판 면의 높이와, MOSFET의 소스전극(17) 및 드레인전극(18)이 설치되는 영역의 기판 면의 높이를 서로 동일하게 할 수 있다. 이와 같이, 본 실시 예의 FINFET에서는, 소스전극이나 드레인전극 등의 부재를 형성하는 영역의 기판 면의 높이를 거의 동일하게 맞출 수 있으므로, FINFET의 제조공정과 평면형 MESFET의 제조공정을, 소스·드레인전극이나 게이트 전극의 형성공정 등에서 공통화할 수 있게 된다. 따라서 FINFET와 평면형 MOSFET를 집적화한 반도체장치를 종래보다도 용이하게 제조할 수 있게 되며, 제조원가를 줄일 수도 있게 된다. 또, 종래의 FINFET에서는 기판 면으로부터의 돌출부분이 많았으므로 제조공정 중에 소자가 파손되는 경우가 있었으나, 본 실시 예의 FINFET에서는 기판 면의 평탄성이 향상되어 있으므로 수율을 향상시킬 수 있다. 또, 기판 면이 종래보다 평탄해지므로 배선공정을 용이하게 행할 수 있다.
다음에, 제 1 실시 예에 관한 FINFET의 제조방법의 일 예를 도면을 이용하여 설명한다.
도 2 내지 도 11은 본 실시 예의 FINFET의 제조방법을 나타내는 공정단면도 이다. 도 2 내지 도 11의 각 도면에서, (a)는 상방에서 본 경우의 평면도이고, (b)는 (a)에서의 횡 방향(x방향) 단면도이며, (c)는 (a)에서의 종 방향(y방향)의 단면도이다. 또한, 여기에서의 x y, z방향은 도 1에 도시하는 x, y, z와 같은 방향이다.
먼저, 도 2 (a) ~ (c)에 도시하는 공정에서, p형 웰(1)이 형성된, 예를 들어 Si로 이루어지는 반도체 기판을 준비한다. 이어서, 기판상에, 예를 들어 두께 300㎚의 SiO2로 이루어지는 제 2 절연막(2)을 형성하고, 이것을 마스크로 하여 트랜지스터를 형성하기 위한 영역의 p형 웰(1)을 에칭에 의해 제거해서 트렌치(개구부, 100)를 설치한다. 여기서, 트렌치(100)의 p형 웰(1)부분의 깊이는 약 200㎚ 정도로 한다. 다음에, 예를 들어 붕소 이온(boron ion)을 기판에 주입한 후 어닐처리(annealing)를 함으로써, p형 웰(1) 중 트렌치(100)의 저부 부근에 채널스토퍼가 되는 p형의 고농도 불순물영역(3)을 형성한다.
다음에, 도 3 (a) ~ (c)에 도시하는 공정에서, p형 웰(1) 중 트렌치(100)의 내벽부를 열 산화함으로써 분리용 절연막(4)을 형성한다. 또한, 트렌치(100) 형성영역을 포함하는 기판 전면 상에, 예를 들어 SiO2 혹은 SiN을 퇴적하여, 제 1 절연막(5)을 트렌치(100)가 완전하게는 매몰되지 않도록 퇴적한다.
이때, 반도체 FIN(6)이 형성되는 부분의 설계 예로, 트렌치(100)의 FIN 형성부분의 크기는 이하와 같다. x방향의 폭이 320㎚, z방향의 높이가 200㎚, 제 1 절연막(5)의 측벽의 두께가 75㎚, 분리용 절연막(4)의 측벽의 두께가 150㎚이다. 또, 제 1 절연막(5) 중 제 2 절연막(2)의 상부에 설치되어 있는 부분의 두께는 약 100㎚이다. 다만, 미세화된 FINFET의 경우, 분리용 절연막(4)의 두께는 20㎚ 이상이면 적합하며, 10㎚ 이상이면 내압성은 확보될 수 있다.
다음에, 도 4 (a) ~ (c)에 도시하는 공정에서, 각 측벽부분을 남기고 제 1 절연막(5) 및 분리용 절연막(4)을 에칭 등에 의해 제거하여, 고농도 불순물영역(3)을 노출시킨다.
이어서, 도 5 (a) ~ (c)에 도시하는 공정에서, 앞의 공정에서 노출한 고농도 불순물영역(3) 상에, 예를 들어 Si를 에피텍셜 성장시킴으로써 트렌치(100) 내에 반도체 층(6a)을 형성한다. 이 반도체 층(6a)은, 상방에서 보면 H자 형상으로 형성되어 있고, 소스­드레인패드가 되는 영역과 H자 형상 중 폭이 좁게 되어 있는 부분을 포함하고 있다. 반도체 층(6a) 중 폭이 좁게 되어 있는 부분은 후의 공정에서 반도체 FIN(6)이 되는 부분이다.
다음에, 도 6 (a) ~ (c)에 도시하는 공정에서, 제 1 게이트 전극(9)을 형성하기 위한 영역을 개구한 레지스트(7)를 마스크로 하여 제 1 절연막(5)을 제거해서, 반도체 층(6a) 중 반도체 FIN(6)이 되는 부분의 측면의 일부 및 상면의 일부를 노출한다.
이어서, 도 7 (a) ~ (c)에 도시하는 공정에서, 공지기술을 이용하여 반도체 층(6a)의 노출부분을 산화하여 반도체 FIN(6)이 되는 부분의 측면 상에서 상면 상에 걸쳐 SiO2막으로 이루어지는 게이트 절연막(8)을 형성한다. 이때, 게이트 절연막(8)의 두께는, 예를 들어 2㎚ 정도로 한다.
다음에, 도 8 (a) ~ (c)에 도시하는 공정에서, 레지스트(7)를 마스크로 하여, 예를 들어 폴리실리콘을, 반도체 층(6a) 중 반도체 FIN(6)이 되는 부분을 게이트 절연막(8)을 가로질러서 감싸도록 퇴적하여 제 1 게이트 전극(9)을 형성한다.
이어서, 도 9 (a) ~ (c)에 도시하는 공정에서, 레지스트(7)를 제거한 후, 제 1 게이트 전극(9)을 마스크로 하여, 예를 들어 인 이온(phosphorus ion)을 반도체 층(6a)에 주입하여 제 1 게이트 전극(9)의 측 하방에 위치하는 영역에 소스LDD영역(10) 및 드레인LDD영역(11)을 형성한다. 여기서, 소스LDD영역(10) 및 드레인LDD영역(11)은 상방에서 보아서 제 1 게이트 전극(9)의 단부와 부분적으로 오버랩하도록 형성한다. 소스LDD영역(10) 및 드레인LDD영역(11)에 포함되는 인의 농도는 5×1019㎝-3 정도이다.
다음에, 도 10 (a) ~ (c)에 도시하는 공정에서, 제 1 게이트 전극(9)의 측면 상에 게이트 측벽 절연막(12, 13)을 형성한다. 그 후, 제 1 게이트 전극(9) 및 게이트 측벽 절연막(12, 13)을 마스크로 하여, 예를 들어 인 이온을 반도체 층(6a)에 주입하여, 제 1 게이트 전극(9)이 사이에 삽입되도록 소스영역(14) 및 드레인영역(15)을 형성한다. 소스영역(14) 및 드레인영역(15)에 포함되는 인의 농도는 4×1020㎝-3 정도이다. 또한, 본 공정 및 도 9 (a) ~ (c)에 도시하는 LDD영역의 형성공정을 거침으로써, 반도체 층(6a) 중 제 1 게이트 전극(9)과 오버랩하는 부분(LDD영역 제 외)이 볼록 형상의 반도체 FIN(6)이 된다.
다음에, 도 11 (a) ~ (c)에 도시하는 공정에서, 소스영역(14), 드레인영역(15) 및 제 1 게이트 전극(9)의 상면부를 예를 들어 티탄 실리사이드화 하여, 제 1 게이트 전극(9) 상에 제 2 게이트 전극(16)을, 소스영역(14) 상에 소스전극(17)을, 드레인영역(15) 상에 드레인전극(18)을 각각 형성한다. 이와 같이 하여 도 12에 도시한 FINFET가 형성된다.
본 실시 예의 제조방법에 의하면, 반도체 FIN(6)이 p형 웰(1, 즉, 실리콘 기판)의 표면으로부터 돌출되어 있지 않은 평탄한 FINFET를 형성할 수 있고, 평면형 MOSFET와의 집적을 용이하게 행할 수 있다. 예를 들어, 도 11 (a) ~ (c)에 도시하는 살리사이드공정(salicide process)이나, 배선공정, 층간 절연막을 형성하는 공정 등을 FINFET 형성영역과 평면형 MOSFET영역에서 공통화할 수 있다.
또, p형 웰(1)에 트렌치를 형성하고, 측벽을 형성하고 나서, 반도체 FIN(6)을 에피텍셜 성장하므로, 노광한계보다 더 세밀한 반도체 FIN(6)을 용이하게 형성할 수 있다. 또, 본 실시 예의 FINFET에서 동작시의 반도체 FIN(6)은 완전히 공핍화한 상태가 되므로, 쇼트채널효과가 일어나기가 어렵게 된다. 또한, 본 실시 예의 FINFET는 기판용량이 통상의 MOSFET에 비해서 작은 등의 장점을 갖는다.
또, 기판에 형성하는 트렌치를 깊게 형성함으로써 높은 반도체 FIN(6)을 형성할 수 있고, 작은 면적으로 채널면적을 넓게 할 수 있다. 또한, 높이가 예를 들어 300 ~ 600㎚ 정도로 높아도 반도체 FIN(6)은 매입되어 있으므로, 제조공정 중에 부재가 파손하는 일이 없으며, FINFET는 안정된 형상을 유지할 수 있다. 또한, p형 웰(1)과 반도체 FIN(6)이 서로 접하고 있으므로, 스토퍼 층이나 기판을 거쳐서 반도체 FIN(6)에 대한 바이어스의 인가도 가능하고, 완전한 공핍형 SOI 디바이스가 될 수 있으며, 축적 홀에 의한 내압 저하의 문제도 없다. 따라서 본 실시 예의 FINFET에는 Si기판과 마찬가지로 SOI기판을 이용하는 것이 바람직하다.
또한, 본 실시 예의 FINFET에서는, 게이트 절연막(8), 분리용 절연막(4) 및 제 2 절연막(2)을 각각 별도의 공정에서 형성하고 있으므로, 분리용 절연막(4)이나 제 2 절연막(2)의 두께를 임의로 설정하여 필요한 내압성을 용이하게 확보할 수 있게 된다.
또, 본 실시 예의 FINFET에서 게이트 절연막(8)의 두께는 반도체 FIN(6)의 측면 상에 설치된 부분과 상면 상에 설치된 부분이 거의 균일하게 되어 있으나, 게이트 절연막(8) 중 반도체 FIN(6)의 상면 상에 설치된 부분을 반도체 FIN(6)의 측면 상에 설치된 부분보다 두껍게 해도 본 실시 예의 FINFET를 이중 게이트의 FINFET로서 동작시킬 수 있다.
또한, 이상에서는 n채널형의 FINFET에 대해서만 설명하였으나, p채널형의 FINFET도 동일한 방법으로 제조할 수 있다.
(제 2 실시 예)
이하, 본 발명의 제 2 실시 예에 관한 FINFET에 대하여 도면을 참조하면서 설명한다.
도 17 (a)는 본 실시 예의 FINFET를 상방에서 본 경우의 평면도이고, (b)는 본 실시 예의 FINFET의, (a)에 도시한 XVIIb-XVIIb선에서의 단면도이며, (c)는 본 실시 예의 FINFET의, (a)에 도시한 XVIIc-XVIIc선에서의 단면도이다. 도 18은 본 실시 예에 관한 FINFET를 나타내는 사시도이다.
도 17 (a) ~ (c)에 도시하는 바와 같이, 제 2 실시 예에 관한 FINFET는, Si 등으로 이루어지는 반도체 기판에 설치되고, 트렌치가 형성된 p형 웰(51)과, p형 웰(51)의 트렌치 내에 설치되며, 동시에 n형 불순물을 포함하는 소스영역(62) 및 드레인영역(63)과, 소스영역(62)에 접해서 설치되며, 소스영역(62)보다 저농도의 n형 불순물을 포함하는 소스LDD영역(58)과, 드레인영역(63)에 접해서 설치되며, 드레인영역보다 저농도의 n형 불순물을 포함하는 드레인LDD영역(59)과, p형 웰(51)의 트렌치영역 내로서 소스영역(62)과 드레인영역(63) 사이(소스LDD영역(58)과 드레인LDD영역(59) 사이)에 설치된 볼록형의 반도체 FIN(54)과, 적어도 반도체 FIN(54)의 측면에서 상면에 걸쳐서 설치되며 SiO2 등으로 이루어지는 게이트 절연막(55)과, 게이트 절연막(55)의 상부에서 p형 웰(51)의 트렌치가 형성되어 있지 않은 부분의 상부에 걸쳐서 설치된, 예를 들어 폴리실리콘으로 이루어지는 제 1 게이트 전극(57)과, 제 1 게이트 전극(57) 상에 설치된, 예를 들어 티탄 실리사이드로 이루어지는 제 2 게이트 전극(64)과, 소스영역(62) 및 드레인영역(63)의 측면 상에 설치되며 SiO2 등으로 이루어지는 제 1 절연막(53)과, 제 1 게이트 전극(57)의 양 측면 상에 설치된 게이트 측벽 절연막(60, 소스 측) (61, 드레인 측)과, 소스영역(62)의 상부에 설치되며, 예를 들어 티탄 실리사이드로 이루어지는 소스전극(65)과, 드레인영역(63)의 상부에 설치되며, 예를 들어 티탄 실리사이드로 이루어지는 드레인전극 (66)을 구비하고 있다. 그리고 본 실시 예의 FINFET에서는, 게이트 절연막(55)은 반도체 FIN(54)의 측면 및 상면에 만이 아니라 트렌치의 저면 및 측벽의 상부, 그리고 트렌치 외부의 p형 웰(51)의 상부에까지 연장되어 있다. 다시 말해, 게이트 절연막(55)은, 제 1 게이트 전극(57)과 반도체 FIN(54) 사이에 삽입된 부분과, 제 1 게이트 전극(57)과 p형 웰(51) 사이에 삽입된 부분을 가지고 있다. 또한, 게이트 절연막(55)의 두께는 양 2㎚이다.
또, p형 웰(51) 중 트렌치의 저부, 즉, 소스영역(62), 드레인영역(63) 및 반도체 FIN(54)의 아래에 위치하는 부분에는 5×1017㎝-3 정도의 p형 불순물을 포함하는 채널스토퍼 층이 되는 고농도 불순물영역(52)이 설치되어 있다.
본 실시 예의 FINFET는, 게이트 절연막, 제 2 절연막 및 분리용 절연막이 일체화되어 설치되어 있는 점이 제 1 실시 예에 관한 FINFET와 다르다. 즉, 본 실시 예의 FINFET에서는 게이트 절연막(55)이 트렌치의 외부까지 연장하며, 제 1 실시 예에서의 제 2 절연막(2, 도 11 참조) 및 분리용 절연막(4)에 상당하는 역할도 담당하고 있다.
이와 같은 구성에 의해, 제 1 게이트 전극(57)과 p형 웰(51)을 절연하기 위한 절연막을 게이트 절연막(55)과 동시에 형성할 수 있으므로, 제조공정을 줄일 수 있고, 제조 비용을 저감할 수 있게 된다. 또, 게이트 전극 부분의 평탄성은 제 1 실시 예의 FINFET보다도 우수하다.
다음에, 제 2 실시 예에 관한 FINFET의 제조방법의 일 예를 도면을 이용하여 설명한다.
도 13 ~ 17은 본 실시 예의 FINFET의 제조방법을 나타내는 공정단면도이다. 도 13 ~ 17의 각 도면에서, (a)는 상방에서 본 경우의 평면도이고, (b)는 (a)에서의 횡 방향(x방향) 단면도이며, (c)는 (a)에서의 종 방향(y방향)의 단면도이다.
먼저, 도 13 (a) ~ (c)에 도시하는 공정에서, 반도체 기판상에 설치된 p형 웰(51)에, 예를 들어 SiO2로 이루어지는 절연막(49)을 형성한 후, 예를 들어 레지스트(50)를 마스크로 하여, 절연막(49) 및 소망의 p형 웰(51)을 제거해서, 소망의 트렌치(도 2와 거의 동일하므로 도시하지 않음)를 형성한다. 이 트렌치의 사이즈 및 형상은 제 1 실시 예와 동일하게 한다. 그 후, 붕소 이온을 p형 웰(51)에 주입하고 나서 어닐처리를 하여, p형 웰(51) 중 트렌치의 저부 부근에 채널스토퍼(펀치스루 스토퍼(punch-through stopper))가 되는 p형의 고농도 불순물영역(52)을 형성한다.
다음에, 예를 들어 SiO2막으로 이루어지는 제 1 절연막(53)을 트렌치의 측벽 상에 형성한다. 그 후, p형 웰(51) 중 고농도 불순물영역(52) 상에, 예를 들어 Si를 에피텍셜 성장시킴으로써 트렌치 내에 반도체 층(54a)을 형성한다. 이 반도체 층(54a)은, 상방에서 보면 H자 형상으로 형성되어 있고, 소스·드레인 스토퍼가 되는 영역과 H자 형상 중 폭이 좁게 되어 있는 부분을 포함하고 있다. 반도체 층(54a) 중 폭이 좁게 되어 있는 부분은 후의 공정에서 반도체 FIN(54)이 되는 부분이다.
다음에, 도 14 (a) ~ (c)에 도시하는 공정에서, 예를 들어 제 1 게이트 전극 (57)을 형성하기 위한 영역을 개구한 레지스트(56)를 마스크로 하여, 반도체 FIN(54)이 되는 부분에 설치된 제 1 절연막(53) 및 절연막(49)을 제거해서, 반도체 층(54a) 중 반도체 FIN(54)이 되는 부분을 노출한다. 이어서, p형 웰(51) 및 반도체 층(54a) 중 나중에 반도체 FIN(54)이 되는 부분의 노출부분과 p형 웰(51)의 노출부분을 산화하여 게이트 절연막(55)을 형성한다. 본 실시 예에서 형성되는 게이트 절연막(55)은, 반도체 FIN(54)이 되는 부분의 측면 및 상면만이 아니라, 트렌치의 저부 및 측벽에서 트렌치의 외부의 p형 웰(51)의 상부에 걸쳐서 설치되어 있다.
다음에, 도 15 (a) ~ (c)에 도시하는 공정에서, 레지스트(56)를 마스크로 하여 폴리실리콘을 퇴적해서, 반도체 FIN(54)이 되는 부분을 게이트 절연막을 가로질러서 감싸도록 틈새를 메워서 제 1 게이트 전극(57)을 형성한다. 이어서, 레지스트(56)를 제거한 후에, 제 1 게이트 전극(57)을 마스크로 하여 반도체 층(54a)에 예를 들어 인 이온을 주입하여, 반도체 층(54a) 중 제 1 게이트 전극(57)의 측 하방에 위치하는 영역에 소스LDD영역(58) 및 드레인LDD영역(59)을 형성한다.
다음에, 도 16 (a) ~ (c)에 도시하는 공정에서, 공지의 방법에 의해서 게이트 측벽 절연막(60, 61)을 형성한 후, 제 1 게이트 전극(57) 및 게이트 측벽 절연막(60, 61)을 마스크로 하여, 예를 들어 인 이온을 주입해서, 반도체 층(54a) 중 제 1 게이트 전극(57)의 측 하방에 위치하는 영역에 소스영역(62) 및 드레인영역(63)을 형성한다. 또한, 본 공정 및 도 15 (a) ~ (c)에 도시하는 LDD영역의 형성공정을 거침으로써, 평면에서 본 경우에 반도체 층(54a) 중 제 1 게이트 전극(57)과 오버랩하는 (LDD영역 제외)이 볼록 형상의 반도체 FIN(54)이 된다.
다음에, 도 17 (a) ~ (c)에 도시하는 공정에서, 제 1 게이트 전극(57), 소스영역(62) 및 드레인영역(63)의 상면부를, 예를 들어 티탄 실리사이드화 하여, 제 1 게이트 전극(57) 상에 제 2 게이트 전극(64)을, 소스영역(62) 상에 소스전극(65)을, 드레인영역(63) 상에 드레인전극(66)을 각각 형성한다. 이와 같이 하여 도 18에 도시하는 본 실시 예의 FINFET가 형성된다.
본 실시 예에 의해서도, FINFET의 소스전극(65) 및 드레인전극(66)이 형성되는 기판 면의 높이와 평면형 MOSFET의 소스전극 및 드레인전극이 형성되는 기판 면의 높이를 거의 동일하게 할 수 있다.
본 실시 예의 FINFET에 의하면, 도 14 (a) ~ (c)에 도시하는 공정에서 형성되는 게이트 절연막(55)이 제 1 게이트 전극(57)과 p형 웰(51)과의 분리용 절연막의 기능도 담당한다. 따라서 본 실시 예의 FINFET의 제조방법에서는 제 1 실시 예에 관한 반도체장치의 제조방법에 비해 분리용 절연막을 형성하는 공정이 불필요하게 되므로, 제 1 실시 예의 반도체장치에 비해서 용이하게 제조할 수 있다. 또, 본 실시 예의 FINFET에서 게이트 절연막(55)의 두께는 2㎚로 거의 균일하게 되어 있다. 그래서 제 1 게이트 전극(57) 부분의 평탄성도 우수하다.
또한, 본 실시 예의 FINFET에서는, 제 1 게이트 전극(57)과 p형 웰(51)의 분리용 절연막으로서의 기능을 게이트 절연막(55)이 담당하고 있으므로, 내압성에는 한계가 있다. 그러나 반도체 집적회로의 미세화가 진전됨에 따라 전원전압도 저하하므로, 분리용 절연막으로서 기능하는 게이트 절연막의 두께가 2㎚ 정도라도 충분히 제 1 게이트 전극(57)과 p형 웰(51)을 전기적으로 분리할 수 있게 된다. 본 실 시 예의 FINFET는 저전압 용도의 회로에 적합하게 이용될 수 있다.
또한, 제 1, 제 2 실시 예에 관한 반도체장치에서, 반도체 FIN의 재료로는 에피텍셜 성장시킨 실리콘 외에도 실리콘게르마늄(Si1-xGex(0<≤1))이나 실리콘 게르마늄카본(Si1-y-zGeyCz(0<y<1, 0<z<1, 0<y+z<1)) 등이 사용될 수 있다.
또, FIN을 실리콘 반도체, FIN을 형성하기 위한 측벽을 절연막(제 1 절연막(53))으로 하고 있으나, 선택 에칭이 가능한 실리콘 게르마늄 반도체와 실리콘 반도체의 조합으로 형성해도 된다.
또, 게이트 절연막(55)은 SiO2에 한정되지 않으며, SiN막이나 High-K재료라도 좋다. 제 1 게이트 전극(57)의 재료도 도전성 재료라면 폴리실리콘에 한정되지 않으며, W(텅스텐) 등의 금속재료라도 좋다.
본 발명의 반도체장치는, 소형화 혹은 고성능화가 요구되는 전자기기, 특히 평면형 MOSFET 등의 반도체 소자와 FINFET가 혼재되는 전자기기에 이용될 수 있다.

Claims (11)

  1. 트렌치(trench)가 형성된 반도체기판과,
    상기 트렌치 내에 매입되고(buried), 서로 동일한 도전형의 불순물을 포함하는 반도체로 이루어지는 소스영역 및 드레인영역과,
    상기 트렌치 내에 매입되고, 또한 상기 소스영역과 상기 드레인영역 사이에 설치된 반도체 FIN과,
    상기 반도체 FIN의 측면에서 상면에 걸쳐서 설치된 게이트 절연막과,
    상기 트렌치 내로서, 상기 반도체 FIN의 상면에서 양 측방에 따라서 상기 트렌치의 저면(底面)을 향해서 연장한 종단구조를 가지며, 상기 게이트 절연막의 상부에 설치된 게이트 전극을 구비하고 있는 반도체장치.
  2. 제 1 항에 있어서,
    상기 반도체 FIN은 Si, Si1-xGex(0<≤1), Si1-y-zGeyCz(0<y<1, 0<z<1, 0<y+z<1) 중에서 선택된 하나의 재료로 이루어지는 반도체장치.
  3. 제 1 항에 있어서,
    상기 게이트 전극은 상기 게이트 절연막의 상부에서 상기 반도체기판의 상방에 걸쳐서 설치되어 있고,
    상기 반도체기판 중 상기 트렌치의 측벽부분과 상기 게이트 전극 중 상기 반도체 FIN의 측면 상방에 설치된 부분 사이에는 분리용 절연막이 더 설치되며,
    상기 반도체기판 중 상기 트렌치가 형성되어 있지 않은 부분과 상기 게이트 전극 사이에는 절연막이 더 설치되어 있는 반도체장치.
  4. 제 1 항에 있어서,
    상기 게이트 전극은 상기 게이트 절연막의 상부에서 상기 반도체기판의 상방에 걸쳐서 설치되어 있고,
    상기 게이트 절연막은, 상기 반도체 FIN의 측면 및 상면 상에서 상기 반도체기판 중 상기 트렌치가 형성되어 있지 않은 부분에 걸쳐서 설치되며, 상기 반도체기판 중 상기 트렌치가 형성되어 있지 않은 부분에서는 상기 반도체기판과 상기 게이트 전극 사이에 삽입되어 있는 반도체장치.
  5. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 반도체 FIN은 상기 트렌치의 저면에서 보아서 볼록 형상으로 형성되어 있는 반도체장치.
  6. 트렌치가 형성된 반도체기판과, 상기 트렌치 내에 매입되고, 서로 동일한 도전형의 불순물을 포함하는 반도체로 이루어지는 제 1 소스영역 및 제 1 드레인영역과, 상기 트렌치 내에 매입되고, 또한 상기 제 1 소스영역과 상기 제 1 드레인영역 사이에 설치된 반도체 FIN과, 상기 반도체 FIN의 측면에서 상면에 걸쳐서 설치된 제 1 게이트 절연막과, 상기 트렌치 내로서, 상기 반도체 FIN의 양 측방의 영역으로 향해서 하방으로 돌출한 종단부분을 가지며, 상기 게이트 절연막의 상부에 설치된 제 1 게이트 전극을 갖는 제 1 전계효과 트랜지스터와,
    상기 반도체기판상에 설치된 제 2 게이트 절연막과, 상기 제 2 게이트 절연막 상에 설치된 제 2 게이트 전극과, 불순물을 포함하며, 상기 반도체기판 중 상기 제 2 게이트 전극의 측 하방에 위치하는 영역에 설치된 제 2 소스영역 및 제 2 드레인영역을 갖는 제 2 전계효과 트랜지스터를 구비하고 있는 반도체장치.
  7. 제 6 항에 있어서,
    상기 제 1 게이트 전극은 상기 제 1 게이트 절연막의 상부에서 상기 반도체기판의 상방에 걸쳐서 설치되어 있고,
    상기 제 1 전계효과 트랜지스터는,
    상기 반도체기판 중 상기 트렌치의 측벽부분과 상기 제 1 게이트 전극 중 상기 반도체 FIN의 측면 상방에 설치된 부분 사이에 형성된 분리용 절연막과,
    상기 반도체기판과 상기 제 1 게이트 전극 사이에 형성된 제 2 절연막을 더 갖는 반도체장치.
  8. 제 6 항에 있어서,
    상기 제 1 게이트 전극은 상기 제 1 게이트 절연막의 상부에서 상기 반도체 기판의 상방에 걸쳐서 설치되어 있고,
    상기 제 1 게이트 절연막은, 상기 반도체 FIN의 측면 및 상면 상에서 상기 반도체기판 중 상기 트렌치가 형성되어 있지 않은 부분에 걸쳐서 설치되며, 상기 반도체기판 중 상기 트렌치가 형성되어 있지 않은 부분에서는 상기 반도체기판과 상기 제 1 게이트 전극 사이에 삽입되어 있는 반도체장치.
  9. 트렌치가 형성된 반도체기판과, 상기 반도체기판 중 상기 트렌치 내에 매입되고, 서로 동일한 도전형의 불순물을 포함하는 반도체로 이루어지는 소스영역 및 드레인영역과, 상기 트렌치 내에 매입되고, 또한 상기 소스영역과 상기 드레인영역 사이에 설치된 반도체 FIN과, 상기 반도체 FIN의 측면에서 상면에 걸쳐서 설치된 게이트 절연막과, 상기 게이트 절연막의 상부에 설치된 게이트 전극을 구비하고 있는 반도체장치의 제조방법으로서,
    상기 반도체기판에 상기 트렌치를 형성하는 공정(a)과,
    상기 트렌치의 측벽에 절연막을 형성하는 공정(b)과,
    상기 절연막을 마스크로 하여 상기 반도체 FIN을 포함하는 반도체 층을 상기 트렌치 내에 형성하는 공정(c)과,
    상기 절연막을 제거하는 공정(d)과,
    상기 반도체 층 중 상기 반도체 FIN이 되는 부분의 상면 상에서 측면 상에 걸쳐서 게이트 절연막을 형성하는 공정(e)과,
    상기 게이트 절연막의 상부에 게이트 전극을 형성하는 공정(f)과,
    상기 게이트 전극을 마스크로 하여 상기 반도체 층에 불순물을 도입하여, 상기 반도체 층 중 상기 게이트 전극의 측 하방에 위치하는 영역에 소스영역 및 드레인영역을 형성하고, 상기 소스영역과 상기 드레인영역과의 사이에 삽입되고, 또한 상기 게이트 전극의 직 하방에 위치하는 영역에 반도체 FIN을 형성하는 공정(g)을 포함하고 있는 반도체장치의 제조방법.
  10. 제 9 항에 있어서,
    상기 공정 (f)에서, 상기 게이트 전극은 상기 게이트 절연막의 상부에서 상기 반도체기판의 상방에 걸쳐서 설치되어 있고,
    상기 트렌치의 측벽부분에 분리용 절연막을 형성하는 공정(h)과,
    상기 반도체기판상에 절연막을 형성하는 공정(i)을 더 포함하고 있는 반도체장치의 제조방법.
  11. 제 9 항에 있어서,
    상기 게이트 전극은 상기 게이트 절연막의 상부에서 상기 반도체기판의 상방에 걸쳐서 설치되어 있고,
    상기 공정 (e)에서 형성되는 상기 게이트 절연막은 상기 반도체 층 중 상기 반도체 FIN이 되는 부분의 측면 및 상면 상에서 상기 반도체기판 중 상기 트렌치가 형성되어 있지 않은 부분에 걸쳐서 설치되며,
    상기 공정 (f)에서는, 상기 게이트 전극의 일부가 상기 반도체기판과 함께 상기 게이트 절연막을 삽입하도록 설치되는 반도체장치의 제조방법.
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