JP2006521020A - 半導体装置およびその製造方法 - Google Patents

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Abstract

【課題】プレーナＭＯＳＦＥＴとの集積が容易なＦＩＮＦＥＴを提供する。
【解決手段】半導体装置は、トレンチが形成された半導体基板と、トレンチ内に埋め込まれ、互いに同じ導電型の不純物を含む半導体からなるソース領域及びドレイン領域と、トレンチ内に埋め込まれ、且つ上記ソース領域と上記ドレイン領域との間に設けられた半導体ＦＩＮと、半導体ＦＩＮの側面から上面に亘って設けられたゲート絶縁膜と、ゲート絶縁膜の上に設けられたゲート電極と、トレンチ内に設けられ、ソース領域及びドレイン領域を囲む第１の絶縁膜とを備えている。

Description

本発明は、ダブルゲート構造のＭＯＳ型電界効果トランジスタに関し、特にＦＩＮ形状の半導体層の側面上あるいは上面上にゲート電極をもつＦＩＮＦＥＴに関する。
近年、ＭＯＳ型構造を有する半導体デバイスの高性能化のひとつの手段として、基板上にＦＩＮ形状の凸型半導体層を形成し、その側面あるいは上面にゲート電極を形成してチャネル領域を形成するＦＩＮＦＥＴが提案されている。
例えば、IEDM Technical Digest pp.437-440 (2001) (J. Kedzierski, 他；以下「文献１」と呼ぶ)に従来のＦＩＮＦＥＴが開示されている。
図１９（ａ），（ｂ）は、それぞれ従来のＦＩＮＦＥＴを示す斜視図、および断面図である。同図に示すように、従来のＦＩＮＦＥＴでは、ＳＯＩ基板のＢＯＸ（埋め込み酸化膜）１０１上に厚さが２０ｎｍ程度の（ｘ軸方向に）薄いシリコンＦＩＮ１０２を（ｙ軸方向に）細長く形成し、それを跨ぐようにゲート酸化膜１０６ごしにポリシリコンからなるゲート電極１０３を形成し、ソースパッド１０４およびドレインパッド１０５を形成する。
ＦＩＮＦＥＴにおいては、図１９（ｂ）に示すシリコンＦＩＮの両側方からゲート電圧を印加できるダブルゲート構造をとっているので、カットオフ特性の向上やショートチャネル効果の抑制などを実現している。このように、ＦＩＮＦＥＴは、ＭＯＳ型ＦＥＴのゲート長を短縮した際に生ずる課題に対して有効な解決手段であると考えられている。
また、例えば文献１には、上記のＦＩＮＦＥＴを改善した構造も提案されている。例えば、シリコン基板上にＦＩＮを形成して基板バイアスの印加を可能とすることで、ＳＯＩ基板上の完全空乏型トランジスタに起こりうる蓄積ホール（Ｎチャネル型の場合）の影響によるソース・ドレイン耐圧の劣化を抑えることができる構造がいくつか開示されている。
その中に、半導体基板上に開口部を有する絶縁膜を形成し、開口部にＦＩＮとゲート電極を形成するという特徴を備えた、製造が容易な構造が提案されている。
図２０（ａ）は、文献１に開示された従来のＦＩＮＦＥＴの一例を上方から見た平面図であり、（ｂ）は、図２０（ａ）に示すXXb-XXb線での断面を示す図であり、（ｃ）は、図２０（ａ）に示すXXc−XXc線での断面を示す図である。
従来のＦＩＮＦＥＴは、活性領域を有するｐ型Ｓｉ基板２０１と、共にｐ型Ｓｉ基板２０１の活性領域上に設けられ、それぞれｎ型不純物を含む半導体からなるソース領域２０９及びドレイン領域２１０と、ソース領域２０９及びドレイン領域２１０に接し、且つ互いに対向するように設けられ、ソース領域２０９及びドレイン領域２１０よりも低濃度でｎ型不純物を含むＬＤＤ領域２０８と、ｐ型Ｓｉ基板２０１の活性領域上であってソース領域２０９とドレイン領域２１０との間に設けられた凸型のＳｉＦＩＮ２０３と、ＳｉＦＩＮ２０３の側面から上面に亘って設けられたゲート酸化膜２０４と、ゲート酸化膜２０４の上に設けられた第１ゲート電極２０５と、第１ゲート電極２０５の上に設けられた第２ゲート電極２０６と、活性領域を囲むＳｉＯ2からなる絶縁膜２０２と、第１ゲート電極２０５の側壁上に設けられたゲート側壁絶縁膜２０７と、第２ゲート電極２０６、ソース領域２０９及びドレイン領域２１０上に設けられた層間絶縁膜２１１と、層間絶縁膜２１１を貫通してソース領域２０９またはドレイン領域２１０に至るコンタクトプラグ２１２とを備えている。
ＦＩＮの形成方法については、ｐ型Ｓｉ基板２０１をエッチングにより除去して形成するものや、ｐ型Ｓｉ基板２０１のうち絶縁膜２０２が開口する領域にエピタキシャル成長で形成するものなどが記載されている。
IEDM Technical Digest pp.437-440 (2001) (J. Kedzierski他）
しかしながら、このようにして形成されたＦＩＮＦＥＴは、いずれの場合も基板全体を見た場合に平坦性に欠くという課題を有していた。
図２１は、従来のプレーナＭＯＳＦＥＴと従来のＦＩＮＦＥＴとを混載した半導体装置を示す断面図である。同図に示すように、従来のＦＩＮＦＥＴと従来のプレーナーＭＯＳＦＥＴと混載する場合、基板内の段差が大きくなり、工程を統一できないなどの不具合が生じる場合があった。ここで、図２１の左側に示すのは図２０（ａ）〜（ｃ）に示すＦＩＮＦＥＴであり、右側に示すのがソース領域３０９、ドレイン領域３１０、ＬＤＤ領域３０８、第１ゲート電極３０５、第２ゲート電極３０６、ソース電極３１３、ドレイン電極３１４、ゲート側壁絶縁膜３０７、およびゲート絶縁膜３１５を有するプレーナＭＯＳＦＥＴである。
以上のように、ＦＩＮＦＥＴの性能を十分に電子機器に生かすには、プレーナＭＯＳＦＥＴとの集積化を容易にする必要があった。
本発明は、プレーナＭＯＳＦＥＴとの集積が容易なＦＩＮＦＥＴを提供することを目的とする。
本発明の第１の半導体装置は、トレンチが形成された半導体基板と、上記トレンチ内に埋め込まれ、互いに同じ導電型の不純物を含む半導体からなるソース領域及びドレイン領域と、上記トレンチ内に埋め込まれ、且つ上記ソース領域と上記ドレイン領域との間に設けられた半導体ＦＩＮと、上記半導体ＦＩＮの側面から上面に亘って設けられたゲート絶縁膜と、上記ゲート絶縁膜の上に設けられたゲート電極とを備えている。
この構成により、半導体ＦＩＮ、ソース領域、ドレイン領域がトレンチ内に設けられているので、従来の半導体装置に比べて基板上面の平坦性を向上させることができる。このため、プレーナＭＯＳＦＥＴとの混載が容易になる。また、基板からの突出部分が破損しにくくなり、歩留まりを向上させることができる。
上記半導体ＦＩＮは、Ｓｉ、Ｓｉ1-xＧｅx（０＜ｘ≦１）、 Ｓｉ1-y-zＧｅyＣz（０＜ｙ＜１，０＜ｚ＜１，０＜ｙ＋ｚ＜１）のうちから選ばれた１つの材料からなることが好ましい。Ｓｉを用いれば低コストで信頼性の高い半導体装置が実現でき、ＳｉＧｅ、ＳｉＧｅＣを用いればＳｉを用いる場合よりも移動度を高め、性能の向上を図ることができる。
上記ゲート電極は上記ゲート絶縁膜の上から上記半導体基板の上方に亘って設けられており、上記半導体基板のうち上記トレンチの側壁部分と上記ゲート電極のうち上記半導体ＦＩＮの側面上方に設けられた部分との間には、分離用絶縁膜がさらに設けられ、上記半導体基板のうち上記トレンチが形成されていない部分と上記ゲート電極との間には、絶縁膜がさらに設けられている。
この構成により、ゲート絶縁膜と分離用絶縁膜及び絶縁膜とが別工程で設けられるので、分離用絶縁膜や絶縁膜の厚みを適宜変えてゲート電極と半導体基板とを確実に絶縁することができる。
上記ゲート電極は上記ゲート絶縁膜の上から上記半導体基板の上方に亘って設けられており、上記ゲート絶縁膜は、上記半導体ＦＩＮの側面及び上面上から上記半導体基板のうち上記トレンチが形成されていない部分に亘って設けられ、上記半導体基板のうち上記トレンチが形成されていない部分では、上記半導体基板と上記ゲート電極とに挟まれている。
この構成により、ゲート絶縁膜が、ゲート電極と半導体基板とを絶縁するための絶縁膜を兼ねているので、各絶縁膜を別々に形成する必要がなくなり、製造工程を減らすことが可能となる。
上記半導体ＦＩＮは、上記トレンチの底面から見て凸状に形成されていることが短チャネル効果を抑制する上で好ましい。
本発明の第２の半導体装置は、トレンチが形成された半導体基板と、上記トレンチ内に埋め込まれ、互いに同じ導電型の不純物を含む半導体からなる第１のソース領域及び第１のドレイン領域と、上記トレンチ内に埋め込まれ、且つ上記第１のソース領域と上記第１のドレイン領域との間に設けられた半導体ＦＩＮと、上記半導体ＦＩＮの側面から上面に亘って設けられた第１のゲート絶縁膜と、上記第１のゲート絶縁膜の上に設けられた第１のゲート電極とを有する第１の電界効果トランジスタと、上記半導体基板上に設けられた第２のゲート絶縁膜と、上記第２のゲート絶縁膜上に設けられた第２のゲート電極と、不純物を含み、上記半導体基板のうち上記第２のゲート電極の側下方に位置する領域に設けられた第２のソース領域及び第２のドレイン領域とを有する第２の電界効果トランジスタとを備えている。
この構成により、第１の電界効果トランジスタの第１のゲート電極と第２の電界効果トランジスタの第２のゲート電極とが設けられた基板面の高さを揃え、且つ第１のソース領域および第１のドレイン領域の上面高さと第２のソース領域および第２のドレイン領域の上面高さとを揃えることができるので、これら電極を含む部材の形成工程を共通化することが可能となる。
上記第１のゲート電極は上記第１のゲート絶縁膜の上から上記半導体基板の上方に亘って設けられており、上記第１の電界効果トランジスタは、上記半導体基板のうち上記トレンチの側壁部分と上記第１のゲート電極のうち上記半導体ＦＩＮの側面上方に設けられた部分との間に形成された分離用絶縁膜と、上記半導体基板と上記第１のゲート電極との間に形成された絶縁膜とをさらに有していることにより、電源電圧に応じて分離用絶縁膜の厚みを変えるなど、第１の電界効果トランジスタにおいて、耐圧性の確保が容易にできる。
上記第１のゲート電極は上記第１のゲート絶縁膜の上から上記半導体基板の上方に亘って設けられており、上記第１のゲート絶縁膜は、上記半導体ＦＩＮの側面及び上面上から上記半導体基板のうち上記トレンチが形成されていない部分に亘って設けられ、上記半導体基板のうち上記トレンチが形成されていない部分では、上記半導体基板と上記第１のゲート電極とに挟まれていることにより、ゲート絶縁膜と分離用絶縁膜、および絶縁膜を一体として形成することができ、製造工程を減らすことができる。
本発明の半導体装置の製造方法は、トレンチが形成された半導体基板と、上記半導体基板のうち上記トレンチ内に埋め込まれ、互いに同じ導電型の不純物を含む半導体からなるソース領域及びドレイン領域と、上記トレンチ内に埋め込まれ、且つ上記ソース領域と上記ドレイン領域との間に設けられた半導体ＦＩＮと、上記半導体ＦＩＮの側面から上面に亘って設けられたゲート絶縁膜と、上記ゲート絶縁膜の上に設けられたゲート電極とを備えている半導体装置の製造方法であって、上記半導体基板に形成された上記トレンチ内に半導体層を形成する工程（ａ）と、上記半導体層のうち上記半導体ＦＩＮとなる部分の上面上から側面上に亘ってゲート絶縁膜を形成する工程（ｂ）と、上記ゲート絶縁膜の上にゲート電極を形成する工程（ｃ）と、上記ゲート電極をマスクとして上記半導体層に不純物を導入し、上記半導体層のうち上記ゲート電極の側下方に位置する領域にソース領域およびドレイン領域を形成し、上記ソース領域と上記ドレイン領域に挟まれ、且つ上記ゲート電極の直下方に位置する領域に半導体ＦＩＮを形成する工程（ｄ）とを含んでいる。
この方法により、トレンチ内に埋め込まれたソース領域およびドレイン領域、半導体ＦＩＮを有し、従来よりも基板面が平坦化された半導体装置を製造することができる。
上記工程（ｃ）で、上記ゲート電極は上記ゲート絶縁膜の上から上記半導体基板の上方に亘って設けられており、上記トレンチの側壁部分に分離用絶縁膜を形成する工程（ｅ）と、上記半導体基板上に絶縁膜を形成する工程（ｆ）とをさらに含んでいることにより、工程（ｅ）および工程（ｆ）でゲート電圧に合わせて絶縁膜の厚さを変えることができるので、耐圧性の確保が容易になる。
上記ゲート電極は上記ゲート絶縁膜の上から上記半導体基板の上方に亘って設けられており、上記工程（ｂ）で形成される上記ゲート絶縁膜は、上記半導体層のうち上記半導体ＦＩＮとなる部分の側面及び上面上から上記半導体基板のうち上記トレンチが形成されていない部分に亘って設けられ、上記工程（ｃ）では、上記ゲート電極の一部が、上記半導体基板と共に上記ゲート絶縁膜を挟むように設けられることにより、製造工程を低減し、製造コストの低減を図ることができる。
−第１の実施形態−
以下、本発明の第１の実施形態について、図面を参照しながら説明する。
図１は、第１の実施形態に係るＦＩＮＦＥＴを示す斜視図であり、図１１（ａ）は、第１の実施形態に係るＦＩＮＦＥＴの平面図、（ｂ）は、図１１（ａ）に示すXIb−XIb線における該ＦＩＮＦＥＴの断面図、（ｃ）は、図１１（ａ）に示すXIc−XIc線における該ＦＩＮＦＥＴの断面図である。
図１１（ａ）〜（ｃ）に示すように、本実施形態のＦＩＮＦＥＴは、Ｓｉなどからなる半導体基板に設けられ、トレンチが形成されたｐ型ウェル１と、ｐ型ウェル１のトレンチ内に埋め込まれ、共にｎ型不純物を含むソース領域１４及びドレイン領域１５と、ソース領域１４に接して設けられ、ソース領域１４よりも低濃度のｎ型不純物を含むソース・ＬＤＤ領域１０と、ドレイン領域１５に接して設けられ、ドレイン領域１５よりも低濃度のｎ型不純物を含むドレイン・ＬＤＤ領域１１と、ｐ型ウェル１のトレンチ内に埋め込まれ、且つソース領域１４とドレイン領域１５との間（ソース・ＬＤＤ領域１０とドレイン・ＬＤＤ領域１１との間）に設けられた凸型の半導体ＦＩＮ６と、半導体ＦＩＮ６の側面から上面に亘って設けられたＳｉＯ2等からなるゲート絶縁膜８と、ゲート絶縁膜８の上からｐ型ウェル１のトレンチが形成されていない部分の上方に亘って設けられた、例えばポリシリコンからなる第１ゲート電極９と、第１ゲート電極９上に設けられた例えばチタンシリサイドからなる第２ゲート電極１６と、ｐ型ウェル１のトレンチ内に設けられ、半導体ＦＩＮ６及び第１ゲート電極９を囲む分離用絶縁膜４と、ソース領域１４及びドレイン領域１５の側面上に設けられたＳｉＯ2などからなる第１の絶縁膜５と、少なくともトレンチが形成されていない領域でｐ型ウェル１と第１ゲート電極９との間に設けられた第２の絶縁膜２と、第１ゲート電極９の両側面上に設けられたゲート側壁絶縁膜１２（ソース側），１３（ドレイン側）と、ソース領域１４の上に設けられ、例えばチタンシリサイドからなるソース電極１７と、ドレイン領域１５の上に設けられ、例えばチタンシリサイドからなるドレイン電極１８とを備えている。また、ｐ型ウェル１のうちトレンチ底部、すなわちソース領域１４、ドレイン領域１５および半導体ＦＩＮ６の下に位置する部分には５×１０17ｃｍ-3程度のｐ型不純物を含むチャネルストッパー層となる高濃度不純物領域３が設けられている。
半導体ＦＩＮ６は、例えばエピタキシャル成長させたシリコンで形成されていてもよいし、Ｓｉ1-xＧｅx（０＜ｘ≦１）、 Ｓｉ1-y-zＧｅyＣz（０＜ｙ＜１，０＜ｚ＜１，０＜ｙ＋ｚ＜１）などで形成されていてもよい。
また、ｐ型ウェル１に含まれる不純物の濃度は、例えば５×１０15ｃｍ-3程度であり、ソース領域１４及びドレイン領域１５に含まれる不純物の濃度は、例えば４×１０20ｃｍ-3程度である。また、半導体ＦＩＮ６に含まれる不純物濃度は５×１０17ｃｍ-3〜５×１０18ｃｍ-3程度である。
半導体ＦＩＮ６がＳｉで形成される場合の設計例としては、図１におけるｘ方向（ゲート幅方向）に厚さ２０ｎｍ、ｚ方向（高さ方向）の高さが２００ｎｍ程度である。また、ゲート絶縁膜８の厚さは約２ｎｍ、第１ゲート電極９のうち半導体ＦＩＮ６の側面上に位置する部分の厚みは約７５ｎｍ、第１ゲート電極９のうち半導体ＦＩＮ６の側面上に位置する部分とｐ型ウェル１とを電気的に分離するための分離用絶縁膜４の厚さは１５０ｎｍである。
本実施形態のＦＩＮＦＥＴの特徴は、半導体ＦＩＮ６がソース領域１４及びドレイン領域１５と共にｐ型ウェル１のトレンチに埋め込まれていることにある。このため、図１９（ａ），（ｂ）や図２１に示す従来のＦＩＮＦＥＴに比べて基板上の凹凸が小さくなっており、以下に説明するようにプレーナ型の半導体素子と容易に混載できるようになっている。
図１２は、本実施形態のＦＩＮＦＥＴとプレーナＭＯＳＦＥＴとを同一基板上に集積した半導体装置を示す断面図である。同図において、左側に示すＦＩＮＦＥＴは図１１（ａ）〜（ｃ）に示すＦＩＮＦＥＴと同じものであり、符号も同一のものを用いている。ここで、図１２の右側に示すプレーナ型ＭＯＳＦＥＴは、ｐ型ウェル（または半導体基板）１上に設けられたゲート絶縁膜７８と、ゲート絶縁膜７８上に設けられた第１ゲート電極７９と、第１ゲート電極７９上に設けられた第２ゲート電極８６と、ｐ型ウェル１のうち第１ゲート電極７９の側下方に位置する領域に形成されたソース領域８４及びドレイン領域８５と、ソース領域８４上に設けられたソース電極８７と、ドレイン領域８５上に設けられたドレイン電極８８と、ｐ型ウェル１内に埋め込まれた素子分離用絶縁膜１９とを有している。
図１２と図２１との比較から分かるように、本実施形態の半導体装置では、ＦＩＮＦＥＴが形成されている領域とプレーナＭＯＳＦＥＴが形成されている領域とで基板上面の高さを同一にすることが可能となる。より詳細に説明すれば、本実施形態においては、ソース領域１４、ドレイン領域１５及び半導体ＦＩＮ６がｐ型ウェル１の内部に埋められているので、ＦＩＮＦＥＴのソース電極１７およびドレイン電極１８が設けられる領域の基板面の高さと、ＭＯＳＦＥＴのソース電極１７およびドレイン電極１８が設けられる領域の基板面の高さとを互いに等しくすることができる。このように、本実施形態のＦＩＮＦＥＴでは、ソース電極やドレイン電極などの部材を形成する領域の基板面の高さがほぼ同一に揃えられているので、ＦＩＮＦＥＴの製造工程とプレーナＭＯＳＦＥＴの製造工程とを、ソース・ドレイン電極やゲート電極の形成工程などで共通化することが可能になる。従って、ＦＩＮＦＥＴとプレーナＭＯＳＦＥＴとを集積化した半導体装置を従来よりも容易に製造することが可能になり、製造コストを低減することも可能となる。また、従来のＦＩＮＦＥＴでは基板面からの突出部分が多かったために製造工程中に素子が破損する場合があったが、本実施形態のＦＩＮＦＥＴでは基板面の平坦性が向上しているので、歩留まりを向上させることができる。また、基板面が従来よりも平坦になるので、配線工程を容易に行なうことができる。
次に、第１の実施形態に係るＦＩＮＦＥＴの製造方法の一例を、図を用いて説明する。
図２〜図１１は、本実施形態のＦＩＮＦＥＴの製造方法を示す工程断面図である。図２〜図１１の各図において、（ａ）は上方から見た場合の平面図であり、（ｂ）は（ａ）における横方向（ｘ方向）断面図であり、（ｃ）は（ａ）における縦方向（ｙ方向）の断面図である。なお、ここでのｘ，ｙ，ｚ方向は、図１に示すｘ，ｙ，ｚと同じ方向である。
まず、図２（ａ）〜（ｃ）に示す工程で、ｐ型ウェル１が形成された例えばＳｉからなる半導体基板を準備する。次いで、基板上に例えば厚さ３００ｎｍのＳｉＯ2からなる第２の絶縁膜２を形成し、これをマスクとしてトランジスタを形成するための領域のｐ型ウェル１をエッチング除去し、トレンチ（開口部）１００を設ける。ここで、トレンチ１００のｐ型ウェル１部分の深さは約２００ｎｍ程度とする。次に、例えばボロンイオンを基板に注入後アニール処理することで、ｐ型ウェル１のうちトレンチ１００底部付近にチャネルストッパとなるｐ型の高濃度不純物領域３を形成する。
次に、図３（ａ）〜（ｃ）に示す工程で、ｐ型ウェル１のうちトレンチ１００の内壁部を熱酸化することにより、分離用絶縁膜４を形成する。さらに、トレンチ１００の形成領域を含む基板全面上に例えばＳｉＯ2あるいはＳｉＮを堆積して、第１の絶縁膜５を、トレンチ１００が完全には埋まらないように堆積する。
このとき、半導体ＦＩＮ６が形成される部分の設計例として、トレンチ１００のＦＩＮ形成部分の大きさは以下の通りである。ｘ方向の幅が３２０ｎｍ、ｚ方向の高さが２００ｎｍ、第１の絶縁膜５の側壁の厚さが７５ｎｍ、分離用絶縁膜４の側壁の厚さが１５０ｎｍである。また、第１の絶縁膜５のうち第２の絶縁膜２の上に設けられている部分の厚みは約１００ｎｍである。ただし、微細化されたＦＩＮＦＥＴの場合、分離用絶縁膜４の厚みは２０ｎｍ以上あれば好ましく、１０ｎｍ以上あれば耐圧性は確保できる。
次に、図４（ａ）〜（ｃ）に示す工程で、各側壁部分を残して第１の絶縁膜５および分離用絶縁膜４をエッチングなどにより除去し、高濃度不純物領域３を露出させる。
続いて、図５（ａ）〜（ｃ）に示す工程で、先程の工程で露出した高濃度不純物領域３上に、例えばＳｉをエピタキシャル成長させることにより、トレンチ１００内に半導体層６ａを形成する。この半導体層６ａは、上方から見るとＨ字状に形成されており、ソース・ドレインパッドとなる領域と、Ｈ字状のうち幅が狭くなっている部分とを含んでいる。半導体層６ａのうち、幅が狭くなっている部分は、後の工程で半導体ＦＩＮ６となる部分である。
次に、図６（ａ）〜（ｃ）に示す工程で、第１ゲート電極９を形成するための領域を開口したレジスト７をマスクにして、第１の絶縁膜５を除去し、半導体層６ａのうち半導体ＦＩＮ６となる部分の側面の一部及び上面の一部を露出する。
次いで、図７（ａ）〜（ｃ）に示す工程で、半導体層６ａの露出部分を酸化して、半導体ＦＩＮ６となる部分の側面上から上面上に亘りＳｉＯ2膜からなるゲート絶縁膜８を形成する。このとき、ゲート絶縁膜８の厚さはたとえば、２ｎｍ程度とする。
次に、図８（ａ）〜（ｃ）に示す工程で、レジスト７をマスクにして例えばポリシリコンを、半導体層６ａのうち半導体ＦＩＮ６となる部分をゲート絶縁膜８越しにくるむように堆積し、第１ゲート電極９を形成する。
次いで、図９（ａ）〜（ｃ）に示す工程で、レジスト７を除去した後、第１ゲート電極９をマスクとして例えばリンイオンを半導体層６ａに注入し、第１ゲート電極９の側下方に位置する領域にソース・ＬＤＤ領域１０およびドレイン・ＬＤＤ領域１１を形成する。ここで、ソース・ＬＤＤ領域１０およびドレイン・ＬＤＤ領域１１は、上方から見て第１ゲート電極９の端部と部分的にオーバーラップするように形成する。ソース・ＬＤＤ領域１０およびドレイン・ＬＤＤ領域１１に含まれるリンの濃度は、５×１０19ｃｍ-3程度である。
次に、図１０（ａ）〜（ｃ）に示す工程で、第１ゲート電極９の側面上にゲート側壁絶縁膜１２、１３を形成する。その後、第１ゲート電極９及びゲート側壁絶縁膜１２、１３をマスクとして例えばリンイオンを半導体層６ａに注入し、第１ゲート電極９を挟むようにソース領域１４およびドレイン領域１５を形成する。ソース領域１４およびドレイン領域１５に含まれるリンの濃度は、４×１０20ｃｍ-3程度である。なお、本工程および図９（ａ）〜（ｃ）に示すＬＤＤ領域の形成工程を経ることにより、半導体層６ａのうち第１ゲート電極９とオーバーラップする部分（ＬＤＤ領域除く）が、凸状の半導体ＦＩＮ６となる。
次に、図１１（ａ）〜（ｃ）に示す工程で、ソース領域１４、ドレイン領域１５ならびに第１ゲート電極９の上面部を例えばチタンシリサイド化し、第１ゲート電極９上に第２ゲート電極１６を、ソース領域１４上にソース電極１７を、ドレイン領域１５上にドレイン電極１８をそれぞれ形成する。このようにして、図１２に示すＦＩＮＦＥＴが形成される。
本実施形態の製造方法によると、半導体ＦＩＮ６がｐ型ウェル１（すな
わち、シリコン基板）の表面から突出していない平坦なＦＩＮＦＥＴを形成する
ことができ、プレーナーＭＯＳＦＥＴとの集積を容易に行える。例えば、図１１（ａ）〜（ｃ）に示すサリサイド工程や、配線工程、層間絶縁膜を形成する工程などをＦＩＮＦＥＴ形成領域とプレーナＭＯＳＦＥＴの形成領域とで共通化することができる。
また、ｐ型ウェル１にトレンチを掘って、側壁を形成してから、半導体ＦＩＮ６をエピタキシャル成長するので、露光限界よりもさらに細い半導体ＦＩＮ６を容易に形成することができる。また、本実施形態のＦＩＮＦＥＴにおいて、動作時の半導体ＦＩＮ６は完全に空乏化した状態となるので、ショートチャネル効果が起こりにくくなる。さらに、本実施形態のＦＩＮＦＥＴは、基板容量が通常のＭＯＳＦＥＴに比べて小さいなどの長所をもつ。
また、基板に形成するトレンチを深く掘ることで高い半導体ＦＩＮ６を形成することもでき、小面積でチャネル面積を広くとれる。さらに、高さが例えば３００〜６００ｎｍ程度に高くても半導体ＦＩＮ６は埋め込まれているので、製造工程中に部材が破損することなく、ＦＩＮＦＥＴは安定した形状を保つことができる。更に、ｐ型ウェル１と半導体ＦＩＮ６とが互いに接しているので半導体ＦＩＮ６へのストッパー層や基板を介したバイアスの印加も可能であり、完全空乏型ＳＯＩデバイスにありがちな、蓄積ホールによる耐圧の低下の問題もない。従って、本実施形態のＦＩＮＦＥＴには、Ｓｉ基板と同様にＳＯＩ基板を用いることが好ましい。
なお、本実施形態のＦＩＮＦＥＴでは、ゲート絶縁膜８、分離用絶縁膜４及び第２の絶縁膜２とをそれぞれ別工程で形成しているので、分離用絶縁膜４や第２の絶縁膜２の厚さを任意に設定して必要な耐圧性を容易に確保することが可能となる。
また、本実施形態のＦＩＮＦＥＴにおいて、ゲート絶縁膜８の厚みは半導体ＦＩＮ６の側面上に設けられた部分と上面上に設けられた部分とでほぼ均一となっているが、ゲート絶縁膜８のうち、半導体ＦＩＮ６の上面上に設けられた部分を半導体ＦＩＮ６の側面上に設けられた部分より厚くしても本実施形態のＦＩＮＦＥＴをダブルゲートのＦＩＮＦＥＴとして動作させることが可能である。
なお、以上ではｎチャネル型のＦＩＮＦＥＴについてのみ説明したが、ｐチャネル型のＦＩＮＦＥＴも同様の方法で製造することができる。
（第２の実施形態）
以下、本発明の第２の実施形態に係るＦＩＮＦＥＴについて、図面を参照しながら説明する。
図１７（ａ）は、本実施形態のＦＩＮＦＥＴを上方から見た場合の平面図であり、（ｂ）は、本実施形態のＦＩＮＦＥＴの、（ａ）に示すXVIIb−XVIIb線における断面図であり、（ｃ）は、本実施形態のＦＩＮＦＥＴの、（ａ）に示すXVIIc−XVIIc線における断面図である。図１８は、本実施形態に係るＦＩＮＦＥＴを示す斜視図である。
図１７（ａ）〜（ｃ）に示すように、第２の実施形態に係るＦＩＮＦＥＴは、Ｓｉなどからなる半導体基板に設けられ、トレンチが形成されたｐ型ウェル５１と、ｐ型ウェル５１のトレンチ内に設けられ、共にｎ型不純物を含むソース領域６２及びドレイン領域６３と、ソース領域６２に接して設けられ、ソース領域６２よりも低濃度のｎ型不純物を含むソース・ＬＤＤ領域５８と、ドレイン領域６３に接して設けられ、ドレイン領域６３よりも低濃度のｎ型不純物を含むドレイン・ＬＤＤ領域５９と、ｐ型ウェル５１のトレンチ内であってソース領域６２とドレイン領域６３との間（ソース・ＬＤＤ領域５８とドレイン・ＬＤＤ領域５９との間）に設けられた凸型の半導体ＦＩＮ５４と、少なくとも半導体ＦＩＮ５４の側面から上面に亘って設けられたＳｉＯ2等からなるゲート絶縁膜５５と、ゲート絶縁膜５５の上からｐ型ウェル５１のトレンチが形成されていない部分の上方に亘って設けられた、例えばポリシリコンからなる第１ゲート電極５７と、第１ゲート電極５７上に設けられた例えばチタンシリサイドからなる第２ゲート電極６４と、ソース領域６２及びドレイン領域６３の側面上に設けられたＳｉＯ2などからなる第１の絶縁膜５３と、第１ゲート電極５７の両側面上に設けられたゲート側壁絶縁膜６０（ソース側），６１（ドレイン側）と、ソース領域６２の上に設けられ、例えばチタンシリサイドからなるソース電極６５と、ドレイン領域６３の上に設けられ、例えばチタンシリサイドからなるドレイン電極６６とを備えている。そして、本実施形態のＦＩＮＦＥＴでは、ゲート絶縁膜５５は半導体ＦＩＮ５４の側面および上面上だけでなくトレンチの底面および側壁の上、そしてトレンチ外のｐ型ウェル５１上にまで延びている。言い換えれば、ゲート絶縁膜５５は、第１ゲート電極５７と半導体ＦＩＮ５４とに挟まれた部分と、第１ゲート電極５７とｐ型ウェル５１とに挟まれた部分とを有している。なお、ゲート絶縁膜５５の厚みは約２ｎｍである。
また、ｐ型ウェル５１のうちトレンチ底部、すなわちソース領域６２、ドレイン領域６３および半導体ＦＩＮ５４の下に位置する部分には５×１０17ｃｍ-3程度のｐ型不純物を含むチャネルストッパー層となる高濃度不純物領域５２が設けられている。
本実施形態のＦＩＮＦＥＴは、ゲート絶縁膜、第２の絶縁膜および分離用絶縁膜が一体化されて設けられている点が第１の実施形態に係るＦＩＮＦＥＴと異なっている。すなわち、本実施形態のＦＩＮＦＥＴではゲート絶縁膜５５がトレンチ外部まで延びて、第１の実施形態での第２の絶縁膜２（図１１参照）および分離用絶縁膜４に相当する役割をも担っている。
このような構成により、第１ゲート電極５７とｐ型ウェル５１とを絶縁するための絶縁膜をゲート絶縁膜５５と同時に形成できるので、製造工程を減らすことができ、製造コストを低減することが可能になる。また、ゲート電極部分の平坦性は第１の実施形態のＦＩＮＦＥＴよりも優れている。
次に、第２の実施形態に係るＦＩＮＦＥＴの製造方法の一例を、図を用いて説明する。
図１３〜図１７は、本実施形態のＦＩＮＦＥＴの製造方法を示す工程断面図である。図１３〜図１７の各図において、（ａ）は上方から見た場合の平面図であり、（ｂ）は（ａ）における横方向（ｘ方向）断面図であり、（ｃ）は（ａ）における縦方向（ｙ方向）の断面図である。
まず、図１３（ａ）〜（ｃ）に示す工程で、半導体基板上に設けられたｐ型ウェル５１に例えばＳｉＯ2からなる絶縁膜４９を形成した後、例えばレジスト５０をマスクに、絶縁膜４９ならびに所望のｐ型ウェル５１を除去して、所望のトレンチ（図２とほぼ同様なので図示せず）を形成する。このトレンチのサイズ及び形状は第１の実施形態と同様とする。その後、ボロンイオンをｐ型ウェル５１に注入してからアニール処理をして、ｐ型ウェル５１のうちトレンチ底部付近にチャネルストッパ（パンチスルーストッパー）となるｐ型の高濃度不純物領域５２を形成する。
次に、例えばＳｉＯ2膜からなる第１の絶縁膜５３をトレンチの側壁上に形成する。その後、ｐ型ウェル５１のうち高濃度不純物領域５２上に、例えばＳｉをエピタキシャル成長させることにより、トレンチ内に半導体層５４ａを形成する。この半導体層５４ａは、上方から見るとＨ字状に形成されており、ソース・ドレインパッドとなる領域と、Ｈ字状のうち幅が狭くなっている部分とを含んでいる。半導体層５４ａのうち、幅が狭くなっている部分は、後の工程で半導体ＦＩＮ５４となる部分である。
次に、図１４（ａ）〜（ｃ）に示す工程で、例えば第１ゲート電極５７を形成するための領域を開口したレジスト５６をマスクとして、半導体ＦＩＮ５４となる部分に設けられた第１の絶縁膜５３、および絶縁膜４９を除去し、半導体層５４ａのうち半導体ＦＩＮ５４となる部分を露出する。続いて、ｐ型ウェル５１及び半導体層５４ａのうち後に半導体ＦＩＮ５４となる部分の露出部分と、ｐ型ウェル５１の露出部分とを酸化してゲート絶縁膜５５を形成する。本実施形態で形成されるゲート絶縁膜５５は、半導体ＦＩＮとなる部分の側面及び上面上だけでなくトレンチの底部および側壁からトレンチ外部のｐ型ウェル５１上に亘って設けられる。
次に、図１５（ａ）〜（ｃ）に示す工程で、レジスト５６をマスクとしてポリシリコンを堆積し、半導体ＦＩＮ５４となる部分をゲート絶縁膜５５越しにくるむように隙間を埋めて、第１ゲート電極５７を形成する。次いで、レジスト５６を除去した後に、第１ゲート電極５７をマスクとして半導体層５４ａに例えばリンイオンを注入して、半導体層５４ａのうち第１ゲート電極５７の側下方に位置する領域にソース・ＬＤＤ領域５８ならびにドレイン・ＬＤＤ領域５９を形成する。
次に、図１６（ａ）〜（ｃ）に示す工程で、公知の方法によってゲート側壁絶縁膜６０、６１を形成した後、第１ゲート電極５７およびゲート側壁絶縁膜６０，６１をマスクとして例えばリンイオンを注入し、半導体層５４ａのうち第１ゲート電極５７の側下方に位置する領域にソース領域６２ならびにドレイン領域６３を形成する。なお、本工程および図１５（ａ）〜（ｃ）に示すＬＤＤ領域の形成工程を経ることにより、平面視した場合に半導体層５４ａのうち第１ゲート電極５７とオーバーラップする部分（ＬＤＤ領域除く）が、凸状の半導体ＦＩＮ５４となる。
次に、図１７（ａ）〜（ｃ）に示す工程で、第１ゲート電極５７、ソース領域６２およびドレイン領域６３の上面部を例えばチタンシリサイド化し、第１ゲート電極５７上に第２ゲート電極６４を、ソース領域６２上にソース電極６５を、ドレイン領域６３上にドレイン電極６６をそれぞれ形成する。このようにして、図１８に示す本実施形態のＦＩＮＦＥＴが形成される。
本実施形態によっても、ＦＩＮＦＥＴのソース電極６５およびドレイン電極６６が形成される基板面の高さと、プレーナＭＯＳＦＥＴのソース電極およびドレイン電極が形成される基板面の高さとをほぼ同一にすることができる。
本実施形態のＦＩＮＦＥＴによれば、図１４（ａ）〜（ｃ）に示す工程で形成されるゲート絶縁膜５５が第１ゲート電極５７とｐ型ウェル５１との分離用絶縁膜の機能も果たす。従って、本実施形態のＦＩＮＦＥＴの製造方法では第１の実施形態に係る半導体装置の方法よりも分離用絶縁膜を形成する工程が不要となるので、第１の実施形態の半導体装置に比べて容易に製造することができる。また、本実施形態のＦＩＮＦＥＴにおいて、ゲート絶縁膜５５の厚みは２ｎｍでほぼ均一になっている。そして、第１ゲート電極５７部分の平坦性も優れている。
なお、本実施形態のＦＩＮＦＥＴでは、第１ゲート電極５７とｐ型ウェル５１との分離用絶縁膜としての機能をゲート絶縁膜５５が担っているので、耐圧性には限界がある。しかしながら、半導体集積回路の微細化が進むにつれ電源電圧も低下するため、分離用絶縁膜として機能するゲート絶縁膜の厚みが２ｎｍ程度であっても十分に第１ゲート電極５７とｐ型ウェル５１とを電気的に分離することが可能となる。本実施形態のＦＩＮＦＥＴは低電圧用途の回路に好ましく用いられる。
なお、第１、第２の実施形態に係る半導体装置において、半導体ＦＩＮの材料としてはエピタキシャル成長させたシリコンの他にもシリコンゲルマニウムＳｉ1-xＧｅx（０＜ｘ≦１）やシリコンゲルマニウムカーボン（Ｓｉ1-y-zＧｅyＣz（０＜ｙ＜１，０＜ｚ＜１，０＜ｙ＋ｚ＜１））などが用いられる。
また、ＦＩＮをシリコン半導体、ＦＩＮを形成するための側壁を絶縁膜（第１の絶縁膜５３）としているが、選択エッチングが可能なシリコンゲルマニウム半導体とシリコン半導体の組み合わせで形成してもよい。
また、ゲート絶縁膜５５はＳｉＯ2膜にかぎらずＳｉＮ膜やＨｉｇｈ−Ｋ材料でもよい。第１ゲート電極５７の材料も導電性材料であればポリシリコンにかぎられず、Ｗ（タングステン）などの金属材料であってもよい。
本発明の半導体装置は、小型化あるいは高性能化が要求される電子機器、特にプレーナＭＯＳＦＥＴなどの半導体素子とＦＩＮＦＥＴが混載される電子機器に用いられる。
本発明の第１の実施形態に係るＦＩＮＦＥＴの斜視図である。 （ａ）は、第１の実施形態に係るＦＩＮＦＥＴの製造工程を示す平面図であり、（ｂ），（ｃ）は、該ＦＩＮＦＥＴの製造工程を示す断面図である。 （ａ）は、第１の実施形態に係るＦＩＮＦＥＴの製造工程を示す平面図であり、（ｂ），（ｃ）は、該ＦＩＮＦＥＴの製造工程を示す断面図である。 （ａ）は、第１の実施形態に係るＦＩＮＦＥＴの製造工程を示す平面図であり、（ｂ），（ｃ）は、該ＦＩＮＦＥＴの製造工程を示す断面図である。 （ａ）は、第１の実施形態に係るＦＩＮＦＥＴの製造工程を示す平面図であり、（ｂ），（ｃ）は、該ＦＩＮＦＥＴの製造工程を示す断面図である。 （ａ）は、第１の実施形態に係るＦＩＮＦＥＴの製造工程を示す平面図であり、（ｂ），（ｃ）は、該ＦＩＮＦＥＴの製造工程を示す断面図である。 （ａ）は、第１の実施形態に係るＦＩＮＦＥＴの製造工程を示す平面図であり、（ｂ），（ｃ）は、該ＦＩＮＦＥＴの製造工程を示す断面図である。 （ａ）は、第１の実施形態に係るＦＩＮＦＥＴの製造工程を示す平面図であり、（ｂ），（ｃ）は、該ＦＩＮＦＥＴの製造工程を示す断面図である。 （ａ）は、第１の実施形態に係るＦＩＮＦＥＴの製造工程を示す平面図であり、（ｂ），（ｃ）は、該ＦＩＮＦＥＴの製造工程を示す断面図である。 （ａ）は、第１の実施形態に係るＦＩＮＦＥＴの製造工程を示す平面図であり、（ｂ），（ｃ）は、該ＦＩＮＦＥＴの製造工程を示す断面図である。 （ａ）は、第１の実施形態に係るＦＩＮＦＥＴの製造工程を示す平面図であり、（ｂ），（ｃ）は、該ＦＩＮＦＥＴの製造工程を示す断面図である。 本発明の第１の実施形態に係るＦＩＮＦＥＴとプレーナーＭＯＳＦＥＴを同一基板上に集積した半導体装置を示す断面図である。 （ａ）は、第２の実施形態に係るＦＩＮＦＥＴの製造工程を示す平面図であり、（ｂ），（ｃ）は、該ＦＩＮＦＥＴの製造工程を示す断面図である。 （ａ）は、第２の実施形態に係るＦＩＮＦＥＴの製造工程を示す平面図であり、（ｂ），（ｃ）は、該ＦＩＮＦＥＴの製造工程を示す断面図である。 （ａ）は、第２の実施形態に係るＦＩＮＦＥＴの製造工程を示す平面図であり、（ｂ），（ｃ）は、該ＦＩＮＦＥＴの製造工程を示す断面図である。 （ａ）は、第２の実施形態に係るＦＩＮＦＥＴの製造工程を示す平面図であり、（ｂ），（ｃ）は、該ＦＩＮＦＥＴの製造工程を示す断面図である。 （ａ）は、第２の実施形態に係るＦＩＮＦＥＴの製造工程を示す平面図であり、（ｂ），（ｃ）は、該ＦＩＮＦＥＴの製造工程を示す断面図である。 本発明の第２の実施形態に係るＦＩＮＦＥＴを示す斜視図である。 （ａ），（ｂ）は、それぞれ従来のＦＩＮＦＥＴを示す斜視図、および断面図である。 （ａ）は、従来のＦＩＮＦＥＴの一例を上方から見た平面図であり、（ｂ）は、（ａ）に示すXXb-XXb線での断面を示す図であり、（ｃ）は、（ａ）に示すXXc−XXc線での断面を示す図である。 本発明の第２の従来例に係るＦＩＮＦＥＴとプレーナＭＯＳＦＥＴとを同一基板に集積した半導体装置を示す断面図である。
符号の説明
１、５１ ｐ型ウェル
２ 第２の絶縁膜
３ 高濃度不純物領域
４ 分離用絶縁膜
５ 第１の絶縁膜
６、５４ 半導体ＦＩＮ
６ａ、５４ａ 半導体層
７、５０、５６ レジスト
８、５５、７８ ゲート絶縁膜
９、５７、７９ 第１ゲート電極
１０、５８ ソース・ＬＤＤ領域
１１、５９ ドレイン・ＬＤＤ領域
１２、１３、６０、６１ ゲート側壁絶縁膜
１４、１７、６２、８４ ソース領域
１５、１８、６３、８５ ドレイン領域
１６、６４、８６ 第２ゲート電極
１９ 素子分離用絶縁膜
４９ 絶縁膜
５２ 高濃度不純物領域
５３ 第１の絶縁膜
６５、８７ ソース電極
６６、８８ ドレイン電極
１００ トレンチ

Claims (11)

  1. トレンチが形成された半導体基板と、
    上記トレンチ内に埋め込まれ、互いに同じ導電型の不純物を含む半導体からなるソース領域及びドレイン領域と、
    上記トレンチ内に埋め込まれ、且つ上記ソース領域と上記ドレイン領域との間に設けられた半導体ＦＩＮと、
    上記半導体ＦＩＮの側面から上面に亘って設けられたゲート絶縁膜と、
    上記トレンチ内であって、上記半導体ＦＩＮの両側方の領域に向かって下方に突出した終端部分を有し、上記ゲート絶縁膜の上に設けられたゲート電極とを備えている半導体装置。
  2. 請求項１に記載の半導体装置において、
    上記半導体ＦＩＮは、Ｓｉ、Ｓｉ1-xＧｅx(０＜ｘ≦１）、 Ｓｉ1-y-zＧｅyＣz（０＜ｙ＜１，０＜ｚ＜１，０＜ｙ＋ｚ＜１）のうちから選ばれた１つの材料からなる、半導体装置。
  3. 請求項１に記載の半導体装置において、
    上記ゲート電極は上記ゲート絶縁膜の上から上記半導体基板の上方に亘って設けられており、
    上記半導体基板のうち上記トレンチの側壁部分と上記ゲート電極のうち上記半導体ＦＩＮの側面上方に設けられた部分との間には、分離用絶縁膜がさらに設けられ、
    上記半導体基板のうち上記トレンチが形成されていない部分と上記ゲート電極との間には、絶縁膜がさらに設けられている、半導体装置。
  4. 請求項１に記載の半導体装置において、
    上記ゲート電極は上記ゲート絶縁膜の上から上記半導体基板の上方に亘って設けられており、
    上記ゲート絶縁膜は、上記半導体ＦＩＮの側面及び上面上から上記半導体基板のうち上記トレンチが形成されていない部分に亘って設けられ、上記半導体基板のうち上記トレンチが形成されていない部分では、上記半導体基板と上記ゲート電極とに挟まれている、半導体装置。
  5. 請求項１〜４のうちいずれか１つに記載の半導体装置において、
    上記半導体ＦＩＮは、上記トレンチの底面から見て凸状に形成されている、半導体装置。
  6. トレンチが形成された半導体基板と、上記トレンチ内に埋め込まれ、互いに同じ導電型の不純物を含む半導体からなる第１のソース領域及び第１のドレイン領域と、上記トレンチ内に埋め込まれ、且つ上記第１のソース領域と上記第１のドレイン領域との間に設けられた半導体ＦＩＮと、上記半導体ＦＩＮの側面から上面に亘って設けられた第１のゲート絶縁膜と、上記トレンチ内であって、上記半導体ＦＩＮの両側方の領域に向かって下方に突出した終端部分を有し、上記ゲート絶縁膜の上に設けられた第１のゲート電極とを有する第１の電界効果トランジスタと、
    上記半導体基板上に設けられた第２のゲート絶縁膜と、上記第２のゲート絶縁膜上に設けられた第２のゲート電極と、不純物を含み、上記半導体基板のうち上記第２のゲート電極の側下方に位置する領域に設けられた第２のソース領域及び第２のドレイン領域とを有する第２の電界効果トランジスタと
    を備えている半導体装置。
  7. 請求項６に記載の半導体装置において、
    上記第１のゲート電極は上記第１のゲート絶縁膜の上から上記半導体基板の上方に亘って設けられており、
    上記第１の電界効果トランジスタは、
    上記半導体基板のうち上記トレンチの側壁部分と上記第１のゲート電極のうち上記半導体ＦＩＮの側面上方に設けられた部分との間に形成された分離用絶縁膜と、
    上記半導体基板と上記第１のゲート電極との間に形成された第２の絶縁膜と
    をさらに有している、半導体装置。
  8. 請求項６に記載の半導体装置において、
    上記第１のゲート電極は上記第１のゲート絶縁膜の上から上記半導体基板の上方に亘って設けられており、
    上記第１のゲート絶縁膜は、上記半導体ＦＩＮの側面及び上面上から上記半導体基板のうち上記トレンチが形成されていない部分に亘って設けられ、上記半導体基板のうち上記トレンチが形成されていない部分では、上記半導体基板と上記第１のゲート電極とに挟まれている、半導体装置。
  9. トレンチが形成された半導体基板と、上記半導体基板のうち上記トレンチ内に埋め込まれ、互いに同じ導電型の不純物を含む半導体からなるソース領域及びドレイン領域と、上記トレンチ内に埋め込まれ、且つ上記ソース領域と上記ドレイン領域との間に設けられた半導体ＦＩＮと、上記半導体ＦＩＮの側面から上面に亘って設けられたゲート絶縁膜と、上記ゲート絶縁膜の上に設けられたゲート電極とを備えている半導体装置の製造方法であって、
    上記半導体基板に上記トレンチを形成する工程（ａ）と、
    上記トレンチの側壁に絶縁膜を形成する工程（ｂ）と、
    上記絶縁膜をマスクとして、上記半導体ＦＩＮを含む半導体層を上記トレンチ内に形成する工程（ｃ）と、
    上記絶縁膜を除去する工程（ｄ）と、
    上記半導体層のうち上記半導体ＦＩＮとなる部分の上面上から側面上に亘ってゲート絶縁膜を形成する工程（ｅ）と、
    上記ゲート絶縁膜の上にゲート電極を形成する工程（ｆ）と、
    上記ゲート電極をマスクとして上記半導体層に不純物を導入し、上記半導体層のうち上記ゲート電極の側下方に位置する領域にソース領域およびドレイン領域を形成し、上記ソース領域と上記ドレイン領域に挟まれ、且つ上記ゲート電極の直下方に位置する領域に半導体ＦＩＮを形成する工程（ｇ）と
    を含んでいる半導体装置の製造方法。
  10. 請求項９に記載の半導体装置の製造方法において、
    上記工程（ｆ）で、上記ゲート電極は上記ゲート絶縁膜の上から上記半導体基板の上方に亘って設けられており、
    上記トレンチの側壁部分に分離用絶縁膜を形成する工程（ｈ）と、
    上記半導体基板上に絶縁膜を形成する工程（ｉ）と
    をさらに含んでいる、半導体装置の製造方法。
  11. 請求項９に記載の半導体装置の製造方法において、
    上記ゲート電極は上記ゲート絶縁膜の上から上記半導体基板の上方に亘って設けられており、
    上記工程（ｅ）で形成される上記ゲート絶縁膜は、上記半導体層のうち上記半導体ＦＩＮとなる部分の側面及び上面上から上記半導体基板のうち上記トレンチが形成されていない部分に亘って設けられ、
    上記工程（ｆ）では、上記ゲート電極の一部が、上記半導体基板と共に上記ゲート絶縁膜を挟むように設けられる、半導体装置の製造方法。
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