JPS6276734A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の技術分野〕 本発明は半導体装置のＩ！Ａ造方法に関するもので、特
に高集積化された半導体装置に使用さ机るらのである。

〔発明の技術的費用とその問題点〕

ＭＯ８型Ｏ８回路装置にお（）る素子分離仏どしでは窒
化膜を耐酸化膜として使用する選択酸化法メ広く用いら
れている。しかしながら、酸化時のパターン変換差によ
るバーズビーク等の問題があるため、配線幅２Ｉ１ｍ以
下の微小索子には不」分であり、種々の改良あるいは秤
類のＲ＜ｔ　＜’、ｌ素子分離ン人が１川発されつつあ
る。

このような種類の箕なる素子分離方法としては第１にト
レンチ分離法、第２に選択エピタキシャル成長法、第３
に絶縁板上に単結晶シリコン層を形成するＳ　ＯＩ　（
５ｉｌｉｃｏｎ　Ｏｎ　Ｉｎ５ａｌａｔｏｒ）法等が考
えられている。

このうち、Ｓｏｌ法は将来の三次元ＩＣに結びつく有用
な技術ではあるが現在は未だ実用化の域に達していない
。

次に、トレンチ分離法はシリコン基板にｌ？ＩＳ（トレ
ンチ）を形成し、これに絶縁物を埋め込んで素子分離絶
縁膜とする方法である。

この方法によれば、素子間分離をほぼ完全に行なうこと
ができ、特にラッチアップ１ｆｆｌの大きいＣ，Ｍ　Ｏ
Ｓ　ｆＳ造を実現することができる等優れた特性を有し
ている。

しかし、この方法では形成したｉＭの中に絶縁物を隙間
なく埋め、ることが困難で、特に深い溝の場合に著しい
。このため渦にテーバを付（Ｊる等の技術が開発されて
いるが、製造工程の複雑化を１８いている。

第３図に選１１クエピクキシｔｚル成長法による素子分
離の形成工程を示ず。

まヂ、シリコン基板１の上に厚さ約５０００〜１０００
０人のシリコン酸化膜２を熱酸化等により形成し、素子
形成領域の酸化膜を反応性イオンエツヂング（ＲＩＥ）
’？によって選択的に除去してシリコン基板１の表面が
露出した開口部３を形成する（第３図（ａ））。

次に、全体にシリコン窒化膜４を約１０００人の厚さに
形成しく第３図（ｂ））、反応性スバツタエッヂングに
よって酸化膜２おにび間口部３内のシリコン基板１表面
に形成された窒化膜を除去する（第３図（Ｃ））。

次に例えば５ｉ）−１ＣＩ　　・１」　・ＨＣｌ系での
エピタキシャル成長を行なうど、適当なエピタキシャル
成長条件下ではシリコン酸化股上にはシリコン層が成長
層ず、シリコン基板上にのみシリコン単結晶が成長し、
開口部３がこのエピタキシャル成長層５によって埋め込
まれる（第３図（ｄ）第４図は選択エピタキシ１１ル成
長法により０ＭＯ８構造を形成する様子を示す工程別素
子断面図である。

これによれば、ｎ型不純物が高濃度に拡散されたシリコ
ン基板を用い、シリコン酸化膜２を形成後、間口部３を
形成しく第４図（ａ））、この開口部３内に第３図で説
明したのと同様の方法を用いてエピタキシャル成長層５
を形成し、さらにｎ−ウェルとなる部分にはリン、ヒ素
等のｎ型不純物を注入してｎつ１ル６とする（第３図（
ｂ））。

次に両エピタキシャル成長層５．６の表面にグー１〜酸
化膜を形成した後、多結晶シリコン等によるグーｌ−雷
極７を形成し、これをマスクどじてｐ−エピタキシャル
成長層５中にリン、ヒ素等のｎ型不純物を注入、拡散し
てソース、ドレイン領域となるｎ型不純物高′ｃＪ度拡
散領域８を形成してｎチャネルＭ　ＯＳ　ｌ−ランジス
クとし、Ｊ：た、ｎつ１ル内にホウ素等のｎ型不純物を
注入、拡散してソース、ドレイン領域となるｎ型不純物
高濃度拡散領域９を形成してｐチャネルＭｏＳトランジ
スタとりる（第４図（Ｃ））。

このようイに尼沢エピタキシトル成艮法では絶縁股間を
シリコンエピクキシャル層で完全に埋めことができ、か
つ表面を完全に平Ｉｌ化することかできる点で優れてい
る。

しかしながら、絶縁膜であるシリコン酸化膜の厚さを例
えば２μｍ以上の厚さにするとバルクシリコンにおいて
結晶欠陥が発生したり、酸化膜自体にクラックを生じた
りするため、あまり厚くすることかできず、したがって
エピタキシ１１ル成長層の厚さ−ｂ酸化膜の厚さに応じ
たものとなって、トレンチ分離法に比べて素子分離が１
分でない。

このため素子分離幅ｙ２を大きくづる必要が生じ、高集
積化を妨げている。特に第４図＜Ｃ）に示されるように
０ＭＯ８構造に４３いては必要とされるウェル深さ９　
に対して絶縁膜の厚さｔ２が。

ΔＸ′だけ不足し、ｎウェルが絶縁膜２ａ下にΔＸだけ
侵入する７ｊめ、絶縁膜２ａの幅ｙ２は十分に確保しな
（）ればならず、ざらに高集積化を妨げろ。

〔発明の目的〕

本発明はこのような問題点を解決づるためなされたもの
で、微小構成で・十分な素子分離が可能で高集積化が可
能な素子分離法を含む半導体装置の製造方法を提供する
ことを目的とする。

Ｃ発明の概要〕 上記目的達成のため本発明にかかる半導体装■のＴ！ｌ
Ｊ造方法においては、シリコン基板表面に厚い第１の酸
化膜を形成する工程と、この第１の酸化膜を素子形成領
域のみ除去するようにパターニングする工程と、このパ
ターニングされた第１の酸化膜をマスクとして異方性エ
ツチングによりシリコン基板をエツチングし、凹部を形
成する工程ど、全体を酸化し、凹部表面に第２の酸化膜
を形成ザる工程と、異方性エツチングにより凹部底面上
の第２の酸化膜を除去してシリコン基板面を露出する工
程と、この露出したシリコン基板面上に選択的にエピタ
キシャル成長層を第１の酸化膜表面と同じ高さまで成長
させる工程と、エピタキシャル成長層表面に半り体素子
を形成する工程と、を備えており、高集積化を達成でさ
る。

（発明の実施例） 以下、図面を参照しながら、本発明の一実施例を詳細に
３１明ツる。

第１図は本発明にかかる半導体装置の製）責法の一実施
例を示づ工程別素子断面図である。

まずｐ望シリコン基板１１の表面に厚さ５０００〜１０
０００人の厚い醸化膜１２を熱酸化法等により形成し、
素子形成領域に対応する部分を反応ｔｔイオンエツチン
グ（ＲＩＥ）等ににり選択的に除去し、シリコン基板１
１の表面が露出するように開口部１３を形成する（第１
図（ａ））次に、このパターニングされた酸化膜１２を
マスクとしてＲＩＥ等の異方性エツチングを用いてエツ
チングし基板１１内に凹部１３′を形成する（第１図（
ｂ））。

続いて全体を熱酸化すると溝部１３′の底部および側壁
に酸化膜１４が１０００〜３０００人の厚さで形成され
る（第１図（Ｃ））。この酸化膜の厚さはラッチアップ
を防止できる絶縁耐圧を右づ゛るように選択される。

この状態でＲＩＥ法でエツチングを行なうと溝の底部の
酸化膜および素子分離用酸化膜１２の上面の酸化膜が除
去され、凹部および開口部１３″となる（第１図（ｄ）
）。

次に前述したようなエピタキシャル条件を用いるど凹部
および開口部１３″の内部でエピタキシャル成長層１５
が選択的に形成され、溝内を完全に埋める（第１図（Ｃ
））。このときエピタキシャル成長層１５の上面が酸化
膜１２の上面と一致りるようにする。

第２図は第１図（Ｃ）の状態にＪ３いてエピ々−Ｖシ！
・ル成長層１５の表面に半導体素子を形成した結果を示
したものである。

このような構造はまずエピタキシせル成艮口♂にｐ型と
なっている左側のエピタキシャル成長層１５をマスクし
ておき、右側のエピタキシ１フル成長層１５にリンまた
はヒ素等のｎ型不純物を注入、拡散してｎウェル１６と
する。次に、両エピタキシャル成長層１５および１Ｇの
表面を熱酸化してグー１−　ＦＩＱ化膜を形成し、その
上に多結晶シリコンをＣＶＤ法冑にＪ、す１ｆｔ積し、
これをパターニングしてゲート電極１７を形成する。次
にこのグー１へ電極を４１２１１人マスクとしてエピタ
キシャル成長層１５の表面にリン、ヒ素等のｎ型不純物
を注入、拡散してソース、ドレイン領域となるｎを不純
物高濃度不純物拡散領域１８を形成してｎチャネルＭＯ
８ｌ−ランジスタを１０　、またｒ）ウェル１Ｇ内にホ
ウ県等のｎ型不純物を注入、拡散してソース、ドレイン
領域どなるｐ型不純物拡１敗領域１９を形成してｐチャ
ネルＭＯＳトランジスタを１ワる。

第２図に示されるようにエビクキシャ形成１（層は酸化
膜１２の厚さｔｌを超える十分４ｒ深さが得られるため
、ｎウェルの深さ、ｉｌｌはエピク４シＶル成艮層の深
さにりらへＸ″だけ少なくてすみ、両トランジスタ間の
分離酸化膜１２ａの下には達しない。このｌζめ素子分
離が完全で酸化膜１２ａの幅ｙ１を減少させることがで
さ、高集積化が可能である。

以−Ｌの実施例においては厚い酸化膜のエツブング、基
板凹部の形成、凹部底部の酸化膜の除去にそれぞれ反応
性イΔンエッチングを用いているが、他の異方性エツチ
ング、例えば反応性スバツタエツブーング等を使用する
ことができる。

また実施例では０ＭＯ８型トランジスタを形成している
が、単ヂセネル１〜ランジスタより成る集積回路であっ
てもよい。

（発明の効果〕 以上のように、本発明によれば厚い絶縁膜をパターニン
グ後ぞの開口部下の基板に凹部を形成し、その凹部底面
の基板表面を露出させた後に選択エピタキシャル層で凹
部および厚い酸化膜の開口部を埋め込み、この選択エピ
タキシャル賢表簡に素子を形成するようにしているので
、素子分離絶縁膜の幅が小さくても十分な分離ｒＪ性を
１りることができ、高集積化が可能となる。

【図面の簡単な説明】

第１図は本発明にかかる半導体装置の製ｊΔ方法を示ず
工程別素子断面図、第２図は本発明を適用して形成した
ＣＭＯ８１！１′！゛ト々イホ装首の構成を示す素子断
面図、第３図は従来の選択エピタキシｔ・ル成艮法によ
る製）置方法を示す工程別素子断面図、第４図は選択エ
ピタキシャル成長法に、」：ってＣＭＯ８型半導型半導
体装造Ｍる様子を示ず工程別素子断面図である。 １．１１・・・シリコン基板、２．１２・・・厚い酸化
膜、３，１３・・・開口部、４，１４・・・耐化ｊ摸、
５゜１５・・・エピタキシャル成長層、１６・・・ｎウ
ェル、７．１７・・・グー１〜電極、８，９，１８．１
９・・・不純物拡散層。 出願人代理人　　佐　　藤　　−雄 第１図 手続ネｌＩｊ正書 昭和６０年１り月〕３日

Claims (1)

1. 【特許請求の範囲】 １、シリコン基板表面に厚い第１の酸化膜を形成する工
   程と、 この第１の酸化膜を素子形成領域のみ除去するようにパ
   ターニングする工程と、 このパターニングされた第１の酸化膜をマスクとして異
   方性エッチングにより前記シリコン基板をエッチングし
   、凹部を形成する工程と、 全体を酸化し、前記凹部表面に第２の酸化膜を形成する
   工程と、 異方性エッチングにより前記凹部底面上の前記第２の酸
   化膜を除去してシリコン基板面を露出する工程と、 この露出したシリコン基板面上に選択的にエピタキシャ
   ル成長層を前記第１の酸化膜表面と同じ高さまで成長さ
   せる工程と、 前記エピタキシャル成長層表面に半導体素子を形成する
   工程と、 を備えた半導体装置の製造方法。 ２、異方性エッチングが反応性イオンエッチングである
   特許請求の範囲第１項記載の半導体装置の製造方法。