JP2980332B2

JP2980332B2 - 誘電体分離基板とこれを用いた半導体素子及び誘電体分離基板の製造方法

Info

Publication number: JP2980332B2
Application number: JP1318980A
Authority: JP
Inventors: 明夫中川; 和由古川; 常雄小倉; 勝二郎丹沢
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1989-05-16
Filing date: 1989-12-11
Publication date: 1999-11-22
Anticipated expiration: 2014-11-22
Also published as: JPH03155649A

Description

【発明の詳細な説明】［発明の目的］（産業上の利用分野）本発明は、誘電体分離技術に係わり、特に２枚のウェ
ハを絶縁膜を介して接着した誘電体分離基板に関する。
さらに、この誘電体分離基板を用いた半導体素子及び誘
電体分離基板の製造方法に関する。

（従来の技術）従来、誘電体分離を実現するために、ウェハの直接接
着技術を利用した方法が知られている。この方法では、
第24図に示すように２枚のシリコンウェハ1,2をSiO₂膜
３を介して接着し、ウェハ２にＶ溝４を掘り、この溝４
の側面に酸化膜５を形成することにより、シリコン単結
晶の島を誘電体分離している。しかし、この構造では、
ロジックとしてMOSを用いる場合は同一の島内に多くのM
OSロジックが作れるが、バイポーラ素子をロジックとし
て用いるにはＶ溝で各々のロジックを一つ一つ分離する
必要があり、Ｖ溝が大きな面積を占める現状では適さな
い。

また、第24図に示す如き誘電体分離基板に低耐圧素子
（例えばバイポーラ素子）及び高耐圧素子（例えばDMOS
素子）の両方を形成する場合、次のような問題がある。
即ち、DMOS素子を形成するには高耐圧を得るために基板
を比較的厚くする必要があり、バイポーラ素子を形成す
るには高速性を得るために基板を薄くする必要があり、
バイポーラ素子及びDMOS素子の双方に望ましい基板厚み
を実現することは困難であった。

（発明が解決しようとする課題）このように従来、誘電体分離基板にDMOS素子及びバイ
ポーラ素子を形成する場合、DMOS素子とバイポーラ素子
とを一つ一つ溝で分離する必要があり、溝の数が増えて
素子形成面積が低減する問題があった。さらに、DMOS素
子及びバイポーラ素子を形成する場合、誘電体分離基板
としてこれらの双方に最適な基板厚みを実現することは
困難であった。

本発明は、上記事情を考慮してなされたもので、その
目的とするところは、高耐圧素子及び低耐圧素子を形成
するのに適した誘電体分離基板を提供することにある。
また、本発明の他の目的は、上記誘電体分離基板を用い
た半導体素子及び誘電体分離基板の製造方法を提供する
ことにある。

［発明の構成］（課題を解決するための手段）上記目的を達成するために本発明では、次のような構
成及び方法を採用している。

即ち本発明の請求項１に係わる誘電体分離基板は、第
１のシリコンウェハの表面に酸化膜を介して直接接着さ
れた第１導電型の第２のシリコンウェハと、この第２の
シリコンウェハの表面に形成された第２導電型のシリコ
ン層と、このシリコン層の表面から前記絶縁膜に達して
設けられ前記第２のシリコンウェハ及びシリコン層を島
状に分離する素子分離用溝部と、この溝部の側面に形成
又は該溝部内に埋込み形成された素子分離用絶縁膜とを
具備してなることを特徴とする。

また、本発明の請求項２は、素子形成用ウェハと基台
用ウェハとが絶縁膜を介して接着され、前記素子形成用
ウェハを島状に分離する溝部内に絶縁膜を設けて誘電体
分離基板を構成し、この誘電体分離基板の素子形成用ウ
ェハに高耐圧素子及び低耐圧素子を設けてなる半導体素
子であって、前記高耐圧素子の下地は、第１導電型層の
上に第２導電型層を形成した２層構造であり、前記低耐
圧素子の下地は、第１導電型層の上に第２導電型層を形
成した構造であることを特徴とする。

また、本発明の請求項３に係わる誘電体分離基板の製
造方法は、第１のシリコンウェハ上に第１の絶縁膜を介
して第１導電型の第２のシリコンウェハを接着する工程
と、前記第２のシリコンウェハの表面から前記第１の絶
縁膜に達する第１の溝部を設け前記第２のシリコンウェ
ハを島状に分離する工程と、前記第１の溝部の上に第２
の絶縁膜を設ける工程と、前記第２の絶縁膜の上にシリ
コン膜を設ける工程と、前記第２のシリコンウェハ上に
第１又は第２導電型のエピタキシャル成長層を設け前記
第２の絶縁膜の上にシリコン成長層を設ける工程とを含
むことを特徴とする。

（作用）本発明（請求項１又は２）によれば、活性層となる基
板を２層に形成しているので、バイポーラ素子を形成す
る場合には、上記の２層に加え高濃度不純物層を２層間
に埋め込んで設けることにより素子分離（pn接合分離）
することができる。従って、比較的大きな面積を占める
溝の数を減らすことができ、素子形成面積の拡大をはか
ることが可能である。

（実施例）以下、本発明の詳細を図示の実施例によって説明す
る。

第１図は本発明の第１の実施例に係わる誘電体分離基
板の概略構成を示す断面図である。図中101は台となる
第１のシリコンウェハ（基台用ウェハ）であり、このウ
ェハ101上には酸化膜（絶縁膜）103を介してp^-活性層と
なる第２のシリコンウェハ（素子形成用ウェハ）102が
接着されている。この接着は周知のように２枚のシリコ
ンウェハ101,102の各表面を鏡面研磨し、研磨面の少な
くとも一方に酸化膜を形成し、これらを重ね合わせるこ
とにより実現される。p^-活性層102′の上にはn^-エピタ
キシャル層104が成長され、これら各層102′,104にはＶ
溝105が形成されている。Ｖ溝105の側面には酸化膜106
が形成され、さらにＶ溝105は多結晶シリコン膜107によ
り埋め込まれている。そして、n^-エピタキシャル層104
にMOS素子及びバイポーラ素子等が形成されるものとな
っている。

第２図は上記誘電体分離基板の製造工程を示す断面図
である。まず、第２図（ａ）〜（ｃ）に示す如く、少な
くとも一方の面が鏡面研磨されたシリコンウェハ101,10
2を用意し、少なくとも一方のウェハの表面に酸化膜103
を形成する。続いて、これらのウェハ101,102を直接接
着して一体化し、図の上側即ちp^-活性層側のシリコンウ
ェハ102を規定の厚さまで減らす。この薄く形成された
活性層102′は、台となるウェハ101とは酸化膜103によ
り縦方向の分離がなされている。その後、活性層102′
上にn^-エピタキシャル層104を成長する。

次いで、第２図（ｄ）〜（ｆ）に示す如く、エピタキ
シャル層104の表面から酸化膜103に達するＶ溝105を形
成し、Ｖ溝105の側面に酸化膜106を形成することで、活
性層102′を横方向に分離する。さらに、このＶ溝105内
を多結晶シリコン膜107で埋め、表面の平坦化を行うこ
とにより、前記第１図に示す如き誘電体分離型半導体基
板が得られる。

この構造では、素子間の分離に常に誘電体分離を用い
るわけではなく、ロジック同同士の分離には従来方式の
pn接合分離を用いることで、幅の広いＶ溝を頻繁に用い
た時よりもロジックの素子密度を大きくとれる。また、
高耐圧MOSFETをロジックと同じ島に形成でき、しかもソ
ース電位はその島の基板電位と異なる電位に選べる。Ｖ
溝による誘電体分離は高耐圧素子とロジックとを分離す
るために主に用いることで、Ｖ溝の部分が占める面積を
小さくすることができる。

第３図は本発明の第２の実施例に係わる誘電体分離基
板の概略構成を示す断面図である。なお、第１図と同一
部分には同一符号を付して、その詳しい説明は省略す
る。この実施例が先に説明した第１の実施例と異なる点
は、Ｖ溝の下にp⁺層を設けたことにある。即ち、p^-活性
層102と酸化膜103との界面にはp⁺層108が形成され、さ
らにＶ溝105の側面にもp⁺層109が形成されている。

第４図は第３図に示した誘電体分離基板の製造工程を
示す断面図である。まず、第４図（ａ）に示す如く、表
面にp⁺層108を形成したp^-シリコンウェハ102と、台とな
るシリコンウェハ101を用意し、これらの少なくとも一
方に酸化膜103を形成する。続いて、酸化膜103を介して
各ウェハ101,102を接着する。次いで、第４図（ｂ）に
示す如く、活性層側のウェハ102を所望厚さに研磨す
る。次いで、第４図（ｃ）に示す如く、活性層102′上
にn^-エピタキシャル層104を成長形成する。次いで、第
４図（ｄ）に示す如く、Ｖ溝105の側面にp⁺層109を形成
する。その後、Ｖ溝105の側面に酸化膜106を形成し、さ
らにＶ溝105内に多結晶シリコン膜107を埋め込むことに
より、前記第３図に示す構造が実現されることになる。

この構造では、p^-活性層102′の下にp⁺層108を設ける
ことで、p^-活性層102′に電気的にコンタクトをとりCMO
Sのラッチアップ防止等の効果が得られる。また、Ｖ溝1
05の側面にもp⁺層109を形成しているので、このp⁺層109
を介して電極の取り出しも可能である。

第５図は本発明の第３の実施例に係わる誘電体分離基
板の概略構成を示す断面図である。なお、第１図と同一
部分には同一符号を付して、その詳しい説明は省略す
る。

この実施例が先の第１の実施例と異なる点は、酸化膜
及び多結晶シリコン膜の代わりにポリイミドを用いて誘
電体分離を行うことにある。先の実施例では、多結晶シ
リコン膜107のラッピングの際に、n^-エピタキシャル層1
04が最初の厚みから変わってしまい、また一様な厚みに
することが難しい。そこで本実施例では、Ｖ溝105を掘
るのを後回しにして、まずn^-エピタキシャル層104内に
素子を作ってしまい、全ての熱処理が終わった後で、Ｖ
溝105を掘り、ポリイミドのような有機絶縁膜110でＶ溝
105を埋込み、表面平坦化したのち金属配線を行う。

これにより、n^-エピタキシャル層104の厚みが代わる
こともなく、さらに厚みを均一化することもできる。ま
た、Ｖ溝105は金属配線が終わった後に形成してもよ
い。この場合は、有機絶縁膜110を必ずしも平坦化する
必要はない。Ｖ溝105で分離された間の配線は、ボンデ
ィング等の手段で行ってもよい。

第６図は本発明の第４の実施例に係わる半導体素子の
概略構成を示す断面図である。なお、第１図と同一部分
には同一符号を付して、その詳しい説明は省略する。こ
の実施例素子は、前記第１図に示す誘電体分離基板を用
い、同一の島内に高耐圧素子としてのDMOS素子11及び低
耐圧素子としてのバイポーラ素子21を形成したものであ
る。

即ち、n^-エピタキシャル層104には、npnのバイポーラ
素子21とｎチャネルの高耐圧MOS素子11が形成されてい
る。そして、バイポーラ素子21は、n⁺層111及びp⁺層112
を設けることによりpn接合により分離されている。

このような構成であれば、高耐圧MOS素子11はp^-活性
層102′及びn^-エピタキシャル層104の２層構造上に形成
され、下地に比較的厚いp^-活性層102′層が存在するこ
とになり、MOS素子11の耐圧を高めるのに有効である。
また、バイポーラ素子21はp^-活性層102′とn^-エピタキ
シャル層104との間に設けたn⁺埋込み層111により、薄い
基板に形成されたものと等価となり、バイポーラ素子21
の高速化に有効である。

第７図は本発明の第５の実施例に係わる半導体素子の
製造工程を示す断面図である。まず、第７図（ａ）に示
す如く、シリコンウェハ201,202を酸化膜203を介して接
着し、上側のシリコンウェハ202を規定の厚さまで減ら
してn^-活性層202′を形成する。次いで、第７図（ｂ）
に示す如く、活性層202′の一部にp^-層214を形成する。
次いで、第７図（ｃ）に示す如く、p^-層214の表面にn⁺
層211を形成し、さらに全面にn^-層204をエピタキシャル
成長する。

次いで、第７図（ｄ）に示す如く、Ｖ溝205を形成し
その側面に酸化膜206を形成し、さらにＶ溝205内を多結
晶シリコン膜207で埋め込む。また、n^-エピタキシャル
層204に素子分離のためのp⁺層212を形成する。そして、
Ｖ溝205で分離されたn^-エピタキシャル層204の各領域に
高耐圧素子11及び低耐圧素子21,22をそれぞれ形成す
る。ここで、第７図の例では第５図の例とは異なり、高
耐圧素子11を全てn^-層内に形成することができ、逆阻止
電圧を実現できる点で効果がある。

第８図は本発明の第６の実施例に係わる半導体素子の
概略構成を示す断面図である。なお、第６図と同一部分
には同一符号を付して、その詳しい説明は省略する。前
記第５図に示した構造では、Ｖ溝が深いと有機絶縁膜に
よる平坦化は容易ではない。そこで本実施例では、n^-エ
ピタキシャル層104を形成する前に、Ｖ溝形成，酸化膜
形成，多結晶Si埋込みを行い、その後に先の第６の実施
例と同様に、n^-エピタキシャル層104を形成し、このn^-
エピタキシャル層104に素子を形成する。

ここで、n^-エピタキシャル層104を形成する際に、Ｖ
溝105の上部には多結晶シリコン層104′が成長する。多
結晶シリコン層104′にはＶ溝133を掘り、この溝133を
ポリイミド134で埋込み平坦化する。そして、コンタク
トホールを開け、金属配線を行う。この構造では、ポリ
イミド134で平坦化する溝133の深さはn^-エピタキシャル
層104の厚みだけであるから、容易に平坦化が可能であ
る。なお、第８図において132は絶縁膜を示している。

第９図は第８図の素子に用いられる誘電体分離基板の
製造工程を示す断面図である。まず、第９図（ａ）に示
す如く、２枚のシリコンウェハ101,102を酸化膜103を介
して接着し、上側のシリコンウェハ102を規定の厚さま
で減らしてp^-活性層102′を形成する。そして、活性層1
02′の一部に素子分離用Ｖ溝105を形成すると共に、こ
の溝側面に酸化膜106を形成し、さらに溝内を多結晶シ
リコン膜107で埋め込む。

次いで、第９図（ｂ）に示す如く上面に厚さ１μｍの
酸化膜132を形成し、続いて同図（ｃ）に示す如く酸化
膜132上にLPCVD法により厚さ0.6μｍの多結晶シリコン
層136を形成する。次いで、第９図（ｄ）に示す如く、
多結晶シリコン層136及び酸化膜132をパターニングす
る。

次いで、シリコンを10μｍ程度の厚さに成長する。こ
れにより、第９図（ｅ）に示す如く、活性層102′上に
は単結晶シリコン層がエピタキシャル成長し、多結晶シ
リコン層136上には多結晶シリコンが成長することにな
る。このとき、溝部の上が多結晶シリコンであることか
ら、溝部上とそれ以外の部分の成長速度が略等しくな
り、シリコン層の成長を良好に行うことができた。な
お、溝部の上に形成する多結晶シリコンの変りにはアモ
ルファスシリコンを用いてもよい。

第10図は本発明の第７の実施例に係わる半導体素子の
製造工程を示す断面図である。なお、ここでは第７図の
例と同様に高耐圧素子は、全てn^-層内に形成できる。ま
ず、第10図（ａ）示す如く、シリコンウェハ201,202を
酸化膜203を介して接着し、上側のシリコンウェハ202を
規定の厚さまで減らしてn^-活性層202′を形成する。次
いで、第10図（ｂ）に示す如く、活性層202′の一部にp
^-層214を形成する。次いで、第10図（ｃ）に示す如く、
Ｖ溝205を形成し、このＶ溝205の側面に酸化膜206を形
成すると共に、溝205内を多結晶シリコン膜207で埋め込
む。

次いで、第10図（ｄ）に示す如く、溝の上部に酸化膜
232を形成し、p^-層214の表面の一部にn⁺層211を形成す
る。続いて、全面にCVD法でシリコンを成長する。この
とき、単結晶上には単結晶シリコン層204がエピタキシ
ャル成長し、酸化膜上には多結晶シリコン層204′が成
長する。前述のように酸化膜上に薄いポリシリコンをひ
いておけば成長の結果が良好である。次いで、Ｖ溝上の
多結晶シリコン層204′に溝を掘り、この溝をポリイミ
ド等の有機絶縁膜で236で埋め込む。さらに、n^-エピタ
キシャル層204内に素子分離のためのp⁺層212を形成し、
p⁺層212で分離された各領域に所望の素子を形成する。

第11図は本発明の第８の実施例に係わる誘電体分離基
板の概略構成を示す断面図である。図中301は台となる
第１のシリコンウェハであり、このウェハ301上には酸
化膜（絶縁膜）303を介してp^-活性層となる第２のシリ
コンウェハ302が接着されている。この接着は周知のよ
うに２枚のシリコンウェハ301,302の各表面を鏡面研磨
し、研磨面の少なくとも一方に酸化膜を形成し、これら
を重ね合わせることにより実現される。p^-活性層302′
の上にはn^-エピタキシャル層304が成長され、p^-活性層3
02′にはＶ溝305が形成されている。Ｖ溝305の側面には
酸化膜306が形成され、さらにＶ溝305は多結晶シリコン
膜307により埋め込まれている。さらに、n^-エピタキシ
ャル層304にはトレンチ溝341が形成されている。トレン
チ溝341の側面には、酸化膜342が形成され、さらにトレ
ンチ溝341は多結晶シリコン膜343により埋め込まれてい
る。そして、n^-エピタキシャル層304にMOS素子及びバイ
ポーラ素子等が形成されるものとなっている。

第12図は第11図に示す誘電体分離基板の製造工程を示
す断面図である。まず、第12図（ａ）（ｂ）に示す如
く、少なくとも一方の面が鏡面研磨されたシリコンウェ
ハ301,302を用意し、少なくとも一方のウェハの表面に
酸化膜303を形成する。続いて、これらのウェハ301,302
を直接接着して一体化し、図の上側即ち活性層側のシリ
コンウェハ302を規定の厚さまで減らす。この薄くされ
た活性層302′は、酸化膜303により台となるウェハ301
と縦方向の分離がなされている。

次いで、第12図（ｃ）に示す如く、表面より酸化膜30
3までＶ溝305を形成し、同図（ｄ）に示す如くＶ溝305
の側面に酸化膜306を形成することで、活性層302′を横
方向に分離する。さらに、第12図（ｅ）（ｆ）に示す如
く、表面に多結晶シリコン膜307を形成し、エッチバッ
ク等により表面平坦化を行うことにより、Ｖ溝305を多
結晶シリコン膜307で埋め込む。

次いで、第12図（ｇ）に示す如く、Ｖ溝305の上に酸
化膜332を形成し、同図（ｈ）に示す如く、活性層302′
の上にn^-エピタキシャル層304を成長する。ここで、酸
化膜332の上は多結晶シリコン層304′となる。次いで、
第12図（ｉ）に示す如く、表面よりトレンチ溝341を形
成し、その側面に酸化膜342を形成することで、エピタ
キシャル層304,多結晶シリコン層304′を横方向に分離
する。さらに、第12図（ｊ）に示す如く、このトレンチ
溝341を多結晶シリコン膜343で埋め、表面の平坦化を行
うことにより、前記第11図に示す如く誘電体分離基板が
得られる。

この構造では、素子間の分離に常に誘電体分離を用い
るわけではなく、ロジック同士の分離は、横方向には誘
電体分離、縦方向には従来方式のpn接合分離を用いるこ
とで、幅の広いＶ溝を頻繁に用いた時よりもロジックの
素子密度を大きくとれる。また、高耐圧MOSFETをロジッ
クと同じ島に形成でき、しかもソース電位はその島の基
板電位と異なる電位に選べる。Ｖ溝による誘電体分離は
高耐圧の素子とロジックとを分離するために主に用いる
ことで、Ｖ溝の部分が占める面積を小さくすることがで
きる。

第13図は本発明の第９の実施例に係わる誘電体分離基
板の概略構成を示す断面図である。なお、第11図と同一
部分には同一符号を付して、その詳しい説明は省略す
る。

この実施例が第８の実施例と異なる点は、酸化膜332
を省略したことにある。トレンチ溝341の側面に形成し
た酸化膜342と、Ｖ溝305の側面に形成した酸化膜306と
が接するように形成すれば、横方向の分離が可能となり
誘電体分離基板が形成できる。

第14図は本発明の第10の実施例に係わる誘電体分離基
板の概略構成を示す断面図である。なお、第11図と同一
部分には同一符号を付して、その詳しい説明は省略す
る。

この実施例が先の第８の実施例と異なる点は、エピタ
キシャル層304を島状に分離するのにＶ溝351を用いた点
にある。即ち、エピタキシャル層304及び多結晶シリコ
ン層304′の一部にはＶ溝351が掘られ、このＶ溝351の
側面に酸化膜352が形成され、さらＶ溝351内に多結晶シ
リコン膜352が埋め込まれている。この実施例では、エ
ピタキシャル層304の分離面積は広くなるが、エピタキ
シャル層304の厚さ数μｍ程度であるので、トレンチ分
離と大差なくできる。トレンチ分離と比較してプロセス
が容易であるという利点がある。

第15図は本発明の第11の実施例に係わる半導体素子の
概略構成を示す断面図である。この素子は、前記第11図
に示す誘電体分離基板を用い、同一島内に高耐圧素子と
してのIGBT（Insulated GaTE Bipolar Transistor）素
子61と、低耐圧素子としてのバイポーラ素子62及びCMOS
素子63を形成したものである。即ち、n^-エピタキシャル
層304には、npnのバイポーラ素子62とCMOS素子63が形成
されている。そして、バイポーラ素子62とCMOS素子63と
の間は、トレンチ溝341を設けることにより分離されて
いる。さらに、これらの低耐圧素子と高耐圧IGBT素子61
との間は、Ｖ溝305とトレンチ溝341の両者により分離さ
れている。

このような構成であれば、高耐圧IBGT素子61はp^-活性
層302′及びn^-エピタキシャル層304の２層構造上に形成
され、下地に比較的厚いp^-活性層302′が存在すること
になり、IGBT素子61の耐圧を高めるのに有効である。ま
た、バイポーラ素子62はp^-活性層302′とn^-エピタキシ
ャル層304との間に設けたn⁺埋込み層311により、薄い基
板に形成されたものと等価となり、バイポーラ素子62の
高速化に有効である。

第16図は本発明の第12の実施例に係わる半導体素子の
概略構成を示す断面図である。ここでは、低耐圧素子の
みを示した。トレンチ溝341によりn^-エピタキシャル層3
04が分離されており、分離された領域71にはnpnトラン
ジスタ、領域72には横型pnpトランジスタ、領域73には
縦型pnpトランジスタ、領域74にはCMOS素子が形成され
ている。

この実施例では、トレンチにより低耐圧素子を分離す
ることが可能である。なお、第16図には示さないが、こ
れに加えて第15図に示すような高耐圧素子61との分離領
域を有している。また、これらの構造は第11図に示した
基板について示したが、第13図及び第14図の基板におい
ても同様に、高耐圧素子，低耐圧素子を形成することが
できる。

第17図は本発明の第13の実施例に係わる半導体素子の
概略構成を示す断面図である。この実施例は、従来方式
の誘電体分離ウェハ上にｎ型エピタキシャル層404を成
長させたものである。なお、この誘電体分離ウェハは、
p^-基板402の表面にＶ溝を掘ったのち酸化膜403を形成
し、次いで多結晶シリコン膜401を堆積し、続いて基板4
02の裏面側を溝に達するまで研磨することにより得られ
る。そして、エピタキシャル層404は基板402の裏面側に
形成されることになる。

この方式でも同様に、分離領域上のSiO₂膜432上に成
長した多結晶シリコン層404′にトレンチ溝441を掘り、
酸化膜442及び多結晶シリコン膜443を形成することで誘
電体分離を行っている。また、溝を掘りポリイミドで埋
め込んでもよい。また、従来方式の誘電体分離ウェハの
反りを上に付けるエピタキシャル層の成長条件を適切に
選ぶことで減少させることも可能である。さらに、パワ
ー素子を集積化してICを作っていく場合、重金属をレジ
ストをマスクとしてイオン注入して導入することによ
り、容易にある島だけのキャリア寿命を低下させること
ができる。このような技術はある別の島に形成したダイ
オードを高速化したい場合等に有効である。

第18図は本発明の第14の実施例に係わる半導体素子の
概略構成を示す断面図である。この実施例は、第17図の
誘電体分離基板におけるn^-エピタキシャル層の分離にト
レンチを用いたものであり、それ以外は第17図と同様で
ある。即ち、分離領域上のSiO₂膜403上に成長した多結
晶シリコン層404′にトレンチを掘り酸化することで誘
電体分離を行い、同時にまた、p^-基板402の表面に成長
したエピタキシャル層404にトレンチを掘り酸化するこ
とで分離を行っている。

第19図は本発明の第15の実施例に係わる半導体素子の
概略構成を示す断面図である。この構造は、トレンチを
用いた誘電体分離である。即ち、p^-活性層502′の上に
部分的にn⁺埋込み層511を形成し、さらにn^-エピタキシ
ャル層504を形成した後、RIE等でトレンチ505を形成す
る。RIE等を用いたトレンチでは、熱酸化膜506と多結晶
シリコン膜507による埋込みと平坦化が容易であり、n^-
エピタキシャル層504の厚みを平坦化の前後で殆ど同一
に保つことができる。また、埋込みn⁺層511が使えるの
で、ロジックのところのn^-エピタキシャル層504の厚み
を薄くでき、ロジックの性能が良くなる。一方、高耐圧
素子部ではn^-エピタキシャル層504とp^-層活性502′に空
乏層を広げられるので、高い耐圧が得られる。なお、こ
の実施例では、トレンチ形成後トレンチ溝内にn⁺層を拡
散形成してもよい。また、活性層502′としてはn^-層を
用いることもできる。

第20図は本発明の第16の実施例に係わる誘電体分離基
板の製造工程を示す断面図である。この実施例は第２の
シリコンウェハ側に高濃度不純物層を形成して、誘電体
分離基板の反りを低減したものである。

第20図（ａ）に示す如く、Si基板501と502を用意し、
少なくとも一方の基板を酸化して酸化膜503を形成す
る。図では502の基板が酸化されている。これらの基板5
01,502を第20図（ｂ）に示す如く直接接着した後、活性
層となる基板502の厚さを研磨で減らす。次いで、第20
図（ｃ）に示す如く、研磨した基板502の表面に公知の
拡散技術により高濃度不純物層511を形成する。さら
に、高濃度不純物層511の上にSi層504をエピタキシャル
成長する。

次いで、第20図（ｄ）に示す如く、表面より酸化膜50
3まで溝505を形成して活性層502及びエピタキシャル層5
04を島状に分離する。その後、第20図（ｅ）に示す如
く、島同士を電気的に分離するために溝505の側面に酸
化膜506を形成する。最後に、多結晶シリコン膜507等で
この溝505を埋込み、必要があれば表面の平坦化を行
い、誘電体分離基板を得る。なお、溝505はRIEによるト
レンチ形状として示したが、ウェットエッチング等によ
るＶ字型やＵ字型でもよい。

このような構成であれば、高濃度不純物層511の作用
により、熱処理後に室温に戻る際の誘電体基板の反りが
低減される。この理由について、以下に説明する。

一般に、Siウェハの表面に高濃度不純物層を設ける
と、ウェハに反りが発生する。これは、Siと不純物原子
の共有結合半径が異なるためで、例えばｐタイプとｎタ
イプの代表的なボロンとリンでは拡散をした表面が凹に
反る。

一方、接着基板は２枚のウェハを熱処理により一体化
するが、熱処理後に室温に戻る際にシリコンと酸化膜と
の熱収縮差により両者に応力が発生する。シリコンの方
が酸化膜より熱収縮が大きいので、室温においてシリコ
ンには引っ張り応力が働き縮もうとしている。また、酸
化膜には圧縮応力が働き、伸びようとしている。前述し
た接着基板は上側のウェハを研磨により薄くしているの
で、酸化膜は中心より上にある。このため、基板は上
側、即ち第２のウェハ側に凸に反る。

従って、接着基板の上側のウェハ表面に高濃度不純物
層を設ければ互いに反りが打ち消し合い、全体としての
反りを減らすことができる。しかし、表面に高濃度不純
物層を形成してしまうと、この基板に素子を作ることが
できなくなる。

そこで、本実施例のように上側のウェハの内部に高濃
度不純物層を設ければ、反りを減らす効果は損なわれ
ず、また不純物層の上にあるSi層に任意の素子を作るこ
とができる。また、高濃度不純物層は活性層の内部に限
らず、を活性層の底に設けてもよい。なお、不純物層の
上にあるSi層の厚さ、即ち不純物層の深さは任意に設定
できるが、一般には不純物層の上にあるSi層に作る素子
に要求される特性により決定される。

第21図は本発明の第17の実施例に係わる半導体素子の
概略構造を示す断面図である。図中601は第１のシリコ
ンウェハ、602は第２のシリコンウェハ（活性層）、603
は酸化膜、611は高濃度不純物層、604はエピタキシャル
によるSi層（活性層）、605はトレンチ溝、606は側壁酸
化膜、607は埋込み多結晶シリコンを示している。

活性層の一部は高濃度不純物層611が除かれている。
このような基板を得るには、高濃度不純物層611を形成
する際に、公知の技術により選択拡散をすればよい。ま
た、実際にこの基板の応用例として、図には高濃度不純
物層611がない部分には厚いSi層を必要とする高耐圧デ
バイスが、また高濃度不純物611がある部分には低耐圧
デバイスが形成されている。図では、活性層は全てｎタ
イプと表示してあるが、ｐタイプでもよい。また、高濃
度不純物層611の上下で活性層のタイプや不純物濃度が
異なっていても構わない。また、溝605の側壁にも高濃
度不純物層が形成されているが、これは素子特性上必要
なものであり、この有無は本発明を左右しない。また、
素子特性の改善や素子間分離のために埋込み高濃度層を
設ける場合もあるが、本発明の高濃度不純物層はこれを
兼ねることができる。第21図の低耐圧素子の下にある高
濃度不純物層611はこの例である。

第22図は本発明の第18の実施例に係わる半導体素子の
製造工程を示す断面図である。この素子は素子分離をト
レンチで行っている。まず、第22図（ａ）示す如く、シ
リコンウェハ701,702酸化膜703を介して接着し、上側の
シリコンウェハ702を規定の厚さまで減らしてn^-活性層7
02′を形成する。次いで、第22図（ｂ）に示す如く、活
性層701′の一部にn⁺層711を形成し、さらにn^-エピタキ
シャル層704を成長する。

次いで、第22図（ｃ）に示す如く、トレンチ溝705を
形成し、このトレンチ溝705の側面に酸化膜706を形成す
ると共に、溝内を多結晶シリコン膜707で埋め込む。続
いて、溝の側面に不純物を拡散してn⁺層709を形成す
る。次いで、第22図（ｄ）に示す如く、分離されたn^-エ
ピタキシャル層704にバイポーラ素子、MOS素子を形成す
る。ここで、図中81が低耐圧素子の形成領域,82が高耐
圧素子の形成領域である。

第23図は本発明の第19の実施例に係わる半導体素子の
概略構造を示す断面図である。これは第21図の変形例で
あり、図中801は第１のシリコンウェハ、802は第２のシ
リコンウェハ（活性層）、803は酸化膜、811は高濃度不
純物層、846はエピタキシャルによるシリコン層（活性
層）、805は分離溝、806は側壁酸化膜、807は埋込み多
結晶シリコンを示している。分離溝805はウェットエッ
チングで掘ったＶ溝である。エピタキシャル層の上に接
合分離された低耐圧デバイスが、エピタキシャル層がな
い部分には高耐圧デバイスが作られている。この基板を
作るためには、誘電体分離基板の表面の任意の部分に選
択拡散を行い、その上にエピタキシャル層を形成すれば
よい。

なお、本発明は上述した各実施例に限定されるもので
はない。例えば、活性層とエピタキシャル層の導電型は
必ずしも逆である必要はなく同一導電型であってもよ
い。同様に、高耐圧素子と低耐圧素子をpn接合分離する
場合は活性層とエピタキシャル層との導電型は逆導電型
である必要があるが、これらを誘電体分離する場合は活
性層とエピタキシャル層との導電型が同一導電型であっ
てもよい。また、高耐圧素子及び低耐圧素子としてはMO
S素子，バイポーラ素子以外に各種の素子を使用するこ
とが可能である。その他、本発明の要旨を逸脱しない範
囲で、種々変形して実施することができる。

［発明の効果］以上詳述したように本発明によれば、高耐圧素子及び
低耐圧素子を形成するのに適した誘電体分離基板を実現
することができ、この基板上に形成する半導体素子の素
子特性向上等に寄与することができる。

【図面の簡単な説明】

第１図及び第２図は本発明の第１の実施例に係わる誘電
体分離基板を説明するためのもので、第１図は概略構成
を示す断面図、第２図は製造工程を示す断面図、第３図
及び第４図は本発明の第２の実施例を説明するためのも
ので、第３図は構成断面図、第４図は工程断面図、第５
図は本発明の第３の実施例を説明するための構成断面
図、第６図は本発明の第４の実施例を説明するための構
成断面図、第７図は本発明の第５の実施例を説明するた
めの工程断面図、第８図及び第９図は本発明の第６の実
施例を説明するためのもので、第８図は構成断面図、第
９図は工程断面図、第10図は本発明の第７の実施例を説
明するための工程断面図、第11図及び第12図は本発明の
第８の実施例を説明するためのもので、第11図は構成断
面図、第12図は工程断面図、第13図は本発明の第９の実
施例を説明するための構成断面図、第14図は本発明の第
10の実施例を説明するための構成断面図、第15図は本発
明の第11の実施例を説明するための構成断面図、第16図
は本発明の第12の実施例を説明するための構成断面図、
第17図は本発明の第13の実施例を説明するための構成断
面図、第18図は本発明の第14の実施例を説明するための
構成断面図、第19図は本発明の第15の実施例を説明する
ための構成断面図、第20図は本発明の第16の実施例を説
明するための工程断面図、第21図は本発明の第17の実施
例を説明するための構成断面図、第22図は本発明の第18
の実施例を説明するための構成断面図、第23図は本発明
の第19の実施例を説明するための構成断面図、第24図は
従来の誘電体分離基板の概略構成を示す断面図である。 101……第１のシリコンウェハ、 102……第２のシリコンウェハ、 102′……p^-活性層、 103……酸化膜（絶縁膜）、 104……n^-エピタキシャル層、 105……Ｖ溝、 106……酸化膜（絶縁膜）、 107……多結晶シリコン膜、 108,109,112……p⁺層、 111……n⁺埋込み層。

───────────────────────────────────────────────────── フロントページの続き (72)発明者丹沢勝二郎神奈川県川崎市幸区小向東芝町１番地株式会社東芝総合研究所内 (56)参考文献特開平１−280333（ＪＰ，Ａ) 特開昭49−15915（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁶，ＤＢ名) H01L 21/76 H01L 27/06 H01L 27/08

Claims

(57)【特許請求の範囲】

【請求項１】第１のシリコンウェハの表面に酸化膜を介
して直接接着された第１導電型の第２のシリコンウェハ
と、この第２のシリコンウェハの表面に形成された第２
導電型のシリコン層と、このシリコン層の表面から前記
絶縁膜に達して設けられ前記第２のシリコンウェハ及び
シリコン層を島状に分離する素子分離用溝部と、この溝
部の側面に形成又は該溝部内に埋込み形成された素子分
離用絶縁膜とを具備してなることを特徴とする誘電体分
離基板。
【請求項２】素子形成用ウェハと基台用ウェハとが絶縁
膜を介して接着され、前記素子形成用ウェハを島状に分
離する溝部内に絶縁膜を設けて誘電体分離基板を構成
し、この誘電体分離基板の素子形成用ウェハに高耐圧素
子及び低耐圧素子を設けてなる半導体素子であって、前記高耐圧素子の下地は、第１導電型層の上に第２導電
型層を形成した構造であり、前記低耐圧素子の下地は、第１導電型層の上に第２導電
型層を形成した構造であることを特徴とする半導体素
子。
【請求項３】第１のシリコンウェハ上に第１の絶縁膜を
介して第１導電型の第２のシリコンウェハを接着する工
程と、前記第２のシリコンウェハの表面から前記第１の
絶縁膜に達する第１の溝部を設け前記第２のシリコンウ
ェハを島状に分離する工程と、前記第１の溝部の上に第
２の絶縁膜を設ける工程と、前記第２の絶縁膜の上に多
結晶シリコン層を設ける工程と、前記第２のシリコンウ
ェハ上に第１又は第２導電型のエピタキシャル成長層を
設けると共に、前記多結晶シリコン層上に更に多結晶シ
リコン層を設ける工程とを含むことを特徴とする誘電体
分離基板の製造方法。