JPH09172101A - 半導体装置 - Google Patents

Abstract

(57)【要約】 【課題】 隣接素子間の分離を確実に行うことができ、
素子特性及び信頼性の向上をはかる。 【解決手段】 トレンチ溝３４１で分離された各素子形
成領域に所望の素子を形成してなる半導体装置におい
て、ｐ^- 型の高抵抗基板３０２′と、この基板３０２′
上に形成されたｎ⁺ 型の埋込み層３１１と、この埋込み
層３１１上に形成されたｎ^- 型のエピタキシャル層３０
４と、エピタキシャル層３０４の表面から埋込み層３１
１を貫通して基板３０２′に達するように形成されたト
レンチ溝３４１と、このトレンチ溝３４１内に酸化膜３
４２を介して埋込み形成された多結晶シリコン膜３４３
とを備えている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、素子分離技術の改
良をはかった半導体装置及びその製造方法に関する。

【０００２】

【従来の技術】従来、誘電体分離を実現するために、ウ
ェハの直接接着技術を利用した方法が知られている。こ
の方法では、図２５に示すように２枚のシリコンウェハ
１，２をＳｉＯ₂ 膜３を介して接着し、ウェハ２にＶ溝
４を掘り、この溝４の側面に酸化膜５を形成することに
より、シリコン単結晶の島を誘電体分離している。しか
し、この構造では、ロジックとしてＭＯＳを用いる場合
は同一の島内に多くのＭＯＳロジックが作れるが、バイ
ポーラ素子をロジックとして用いるにはＶ溝で各々のロ
ジックを一つ一つ分離する必要があり、Ｖ溝が大きな面
積を占める現状では適さない。

【０００３】また、図２５に示す如き誘電体分離基板に
低耐圧素子（例えばバイポーラ素子）及び高耐圧素子
（例えばＤＭＯＳ素子）の両方を形成する場合、次のよ
うな問題がある。即ち、ＤＭＯＳ素子を形成するには高
耐圧を得るために基板を比較的厚くする必要があり、バ
イポーラ素子を形成するには高速性を得るために基板を
薄くする必要があり、バイポーラ素子及びＤＭＯＳ素子
の双方に望ましい基板厚みを実現することは困難であっ
た。

【０００４】また、ウェハの接着技術を用いない場合、
図２６に示すように、高抵抗（ｐ^-型）シリコンウェハ
２上に形成したエピタキシャル層（ｎ^- 層）７を素子分
離用溝４及び絶縁膜５で分離し、該溝４で分離された素
子形成領域の底部に高濃度不純物層（ｎ⁺ 型層）８を埋
込む方法がある。しかしながら、この場合、素子形成領
域の底部において埋込み層８の端部は溝４と離れてお
り、素子形成領域と基板とが接することになり、完全な
素子分離を行うことは困難であった。

【０００５】

【発明が解決しようとする課題】このように従来、ウェ
ハの接着技術を用いない場合、素子分離用溝と高濃度不
純物埋込み層を形成しても、隣接素子間の分離を完全に
行うことは困難であるという問題があった。

【０００６】本発明は、上記事情を考慮してなされたも
ので、その目的とするところは、素子分離を確実に行う
ことができ、素子特性及び信頼性の向上をはかり得る半
導体装置及びその製造方法を提供することにある。

【０００７】

【課題を解決するための手段】

（構成）上記課題を達成するために本発明では、次のよ
うな構成及び方法を採用している。

【０００８】即ち本発明は、複数の素子を同一基板上に
形成した半導体装置において、第１導電型の高抵抗半導
体基板と、この基板上に形成された第２導電型の高濃度
不純物埋込み層と、この埋込み層上に形成された第１又
は第２導電型の低濃度不純物エピタキシャル層と、前記
エピタキシャル層の表面から前記埋込み層を貫通して前
記基板に達するように形成された素子分離用溝とを具備
してなり、前記素子分離用溝で分離されたエピタキシャ
ル層の島状領域にそれぞれ所望の素子が形成されること
を特徴とする。

【０００９】ここで、本発明の望ましい実施態様として
は次のものがあげられる。 (1) 素子分離用溝には、酸化膜を介して多結晶シリコン
膜が埋め込まれていること。 (2) エピタキシャル層の島状領域に形成される各素子
は、少なくとも１つがＭＯＳトランジスタであること。 (3) エピタキシャル層の島状領域に形成される各素子
は、ＭＯＳトランジスタとバイポーラトランジスタであ
ること。 (4) ＭＯＳトランジスタが、ＣＭＯＳトランジスタであ
ること。

【００１０】また本発明は、上記構成の半導体装置の製
造方法において、第１導電型の高抵抗半導体基板の表面
に第２導電型の高濃度不純物埋込み層を形成する工程
と、前記埋込み層上に第１又は第２導電型の低濃度不純
物エピタキシャル層を形成する工程と、前記エピタキシ
ャル層の表面から前記埋込み層を貫通して前記基板に達
する素子分離用溝を形成する工程と、前記素子分離用溝
内に絶縁膜を形成する工程と、前記素子分離用溝で分離
されたエピタキシャル層の島状領域にそれぞれ所望の素
子を形成する工程とを含むことを特徴とする。 （作用）本発明によれば、高濃度不純物埋込み層を素子
分離用溝に合わせて選択的に形成するのではなく、高抵
抗半導体基板の表面に連続して形成しているので、素子
分離用溝間につながるように埋込み層が形成される。こ
のため、エピタキシャル層と基板がつながることはな
く、寄生トランジスタが発生することもない。従って、
素子分離を確実に行うことができ、素子特性及び信頼性
の向上をはかることが可能となる。

【００１１】また、埋込み層は素子分離用溝を形成した
後に選択形成するのではなく、素子分離用溝を形成する
前に基板表面に連続して形成するので、埋込み層の形成
に際して合わせ余裕を見込む必要はなく、これにより面
積有効利用をはかり得る。

【００１２】

【発明の実施の形態】以下、本発明の詳細を図示の実施
形態によって説明する。なお、ここでは、本発明に直接
的には関係しない実施形態についても説明しておく。図
１は本発明の第１の実施形態に係わる誘電体分離基板の
概略構成を示す断面図である。図中１０１は台となる第
１のシリコンウェハ（基台用ウェハ）であり、このウェ
ハ１０１上には酸化膜（絶縁膜）１０３を介してｐ^- 活
性層となる第２のシリコンウェハ（素子形成用ウェハ）
１０２が接着されている。この接着は周知のように２枚
のシリコンウェハ１０１，１０２の各表面を鏡面研磨
し、研磨面の少なくとも一方に酸化膜を形成し、これら
を重ね合わせることにより実現される。ｐ^- 活性層１０
２´の上にはｎ^- エピタキシャル層１０４が成長され、
これら各層１０２´，１０４にはＶ溝105 が形成されて
いる。Ｖ溝１０５の側面には酸化膜１０６が形成され、
さらにＶ溝１０５は多結晶シリコン膜１０７により埋め
込まれている。そして、ｎ^- エピタキシャル層１０４に
ＭＯＳ素子及びバイポーラ素子等が形成されるものとな
っている。

【００１３】図２は上記誘電体分離基板の製造工程を示
す断面図である。まず、図２（ａ）〜（ｃ）に示す如
く、少なくとも一方の面が鏡面研磨されたシリコンウェ
ハ１０１，１０２を用意し、少なくとも一方のウェハの
表面に酸化膜１０３を形成する。続いて、これらのウェ
ハ１０１，１０２を直接接着して一体化し、図の上側即
ちｐ^- 活性層側のシリコンウェハ１０２を規定の厚さま
で減らす。この薄く形成された活性層１０２´は、台と
なるウェハ１０１とは酸化膜１０３により縦方向の分離
がなされている。その後、活性層１０２´上にｎ^- エピ
タキシャル層１０４を成長する。

【００１４】次いで、図２（ｄ）〜（ｆ）に示す如く、
エピタキシャル層１０４の表面から酸化膜１０３に達す
るＶ溝１０５を形成し、Ｖ溝１０５の側面に酸化膜１０
６を形成することで、活性層１０２´を横方向に分離す
る。さらに、このＶ溝１０５内を多結晶シリコン膜１０
７で埋め、表面の平坦化を行うことにより、前記図１に
示す如き誘電体分離型半導体基板が得られる。

【００１５】この構造では、素子間の分離に常に誘電体
分離を用いるわけではなく、ロジック同士の分離には従
来方式のｐｎ接合分離を用いることで、幅の広いＶ溝を
頻繁に用いた時よりもロジックの素子密度を大きくとれ
る。また、高耐圧ＭＯＳＦＥＴをロジックと同じ島に形
成でき、しかもソース電位はその島の基板電位と異なる
電位に選べる。Ｖ溝による誘電体分離は高耐圧素子とロ
ジックとを分離するために主に用いることで、Ｖ溝の部
分が占める面積を小さくすることができる。

【００１６】図３は本発明の第２の実施形態に係わる誘
電体分離基板の概略構成を示す断面図である。なお、図
１と同一部分には同一符号を付して、その詳しい説明は
省略する。この実施形態が先に説明した第１の実施形態
と異なる点は、Ｖ溝の下にｐ⁺ 層を設けたことにある。
即ち、ｐ^- 活性層１０２と酸化膜１０３との界面にはｐ
⁺ 層１０８が形成され、さらにＶ溝１０５の側面にもｐ
⁺ 層１０９が形成されている。

【００１７】図４は図３に示した誘電体分離基板の製造
工程を示す断面図である。まず、図４（ａ）に示す如
く、表面にｐ⁺ 層１０８を形成したｐ^- シリコンウェハ
１０２と、台となるシリコンウェハ１０１を用意し、こ
れらの少なくとも一方に酸化膜１０３を形成する。続い
て、酸化膜１０３を介して各ウェハ１０１，１０２を接
着する。次いで、図４（ｂ）に示す如く、活性層側のウ
ェハ１０２を所望厚さに研磨する。次いで、図４（ｃ）
に示す如く、活性層１０２´上にｎ^- エピタキシャル層
１０４を成長形成する。次いで、図４（ｄ）に示す如
く、Ｖ溝１０５の側面にｐ⁺ 層１０９を形成する。その
後、Ｖ溝１０５の側面に酸化膜１０６を形成し、さらに
Ｖ溝１０５内に多結晶シリコン膜１０７を埋め込むこと
により、前記図３に示す構造が実現されることになる。

【００１８】この構造では、ｐ^- 活性層１０２´の下に
ｐ⁺ 層１０８を設けることで、ｐ^-活性層１０２´に電
気的にコンタクトをとりＣＭＯＳのラッチアップ防止等
の効果が得られる。また、Ｖ溝１０５の側面にもｐ⁺ 層
１０９を形成しているので、このｐ⁺ 層１０９を介して
電極の取り出しも可能である。

【００１９】図５は本発明の第３の実施形態に係わる誘
電体分離基板の概略構成を示す断面図である。なお、図
１と同一部分には同一符号を付して、その詳しい説明は
省略する。

【００２０】この実施形態が先の第１の実施形態と異な
る点は、酸化膜及び多結晶シリコン膜の代わりにポリイ
ミドを用いて誘電体分離を行うことにある。先の実施形
態では、多結晶シリコン膜１０７のラッピングの際に、
ｎ^- エピタキシャル層１０４が最初の厚みから変わって
しまい、また一様な厚みにすることが難しい。そこで本
実施形態では、Ｖ溝１０５を掘るのを後回しにして、ま
ずｎ^- エピタキシャル層１０４内に素子を作ってしま
い、全ての熱処理が終わった後で、Ｖ溝１０５を掘り、
ポリイミドのような有機絶縁膜１１０でＶ溝１０５を埋
込み、表面平坦化したのち金属配線を行う。

【００２１】これにより、ｎ^- エピタキシャル層１０４
の厚みが代わることもなく、さらに厚みを均一化するこ
ともできる。また、Ｖ溝１０５は金属配線が終わった後
に形成してもよい。この場合は、有機絶縁膜１１０を必
ずしも平坦化する必要はない。Ｖ溝１０５で分離された
間の配線は、ボンディング等の手段で行ってもよい。

【００２２】図６は本発明の第４の実施形態に係わる半
導体素子の概略構成を示す断面図である。なお、図１と
同一部分には同一符号を付して、その詳しい説明は省略
する。この実施形態素子は、前記図１に示す誘電体分離
基板を用い、同一の島内に高耐圧素子としてのＤＭＯＳ
素子１１及び低耐圧素子としてのバイポーラ素子２１を
形成したものである。

【００２３】即ち、ｎ^- エピタキシャル層１０４には、
ｎｐｎのバイポーラ素子２１とｎチャネルの高耐圧ＭＯ
Ｓ素子１１が形成されている。そして、バイポーラ素子
２１は、ｎ⁺ 層１１１及びｐ⁺ 層１１２を設けることに
よりｐｎ接合により分離されている。

【００２４】このような構成であれば、高耐圧ＭＯＳ素
子１１はｐ^- 活性層１０２´及びｎ^- エピタキシャル層
１０４の２層構造上に形成され、下地に比較的厚いｐ^-
活性層１０２´層が存在することになり、ＭＯＳ素子１
１の耐圧を高めるのに有効である。また、バイポーラ素
子２１はｐ^- 活性層１０２´とｎ^- エピタキシャル層１
０４との間に設けたｎ⁺ 埋込み層１１１により、薄い基
板に形成されたものと等価となり、バイポーラ素子２１
の高速化に有効である。

【００２５】図７は本発明の第５の実施形態に係わる半
導体素子の製造工程を示す断面図である。まず、図７
（ａ）に示す如く、シリコンウェハ２０１，２０２を酸
化膜２０３を介して接着し、上側のシリコンウェハ２０
２を規定の厚さまで減らしてｎ^- 活性層２０２´を形成
する。次いで、図７（ｂ）に示す如く、活性層２０２´
の一部にｐ^- 層２１４を形成する。次いで、図７（ｃ）
に示す如く、ｐ^- 層２１４の表面にｎ⁺ 層２１１を形成
し、さらに全面にｎ^- 層２０４をエピタキシャル成長す
る。

【００２６】次いで、図７（ｄ）に示す如く、Ｖ溝２０
５を形成しその側面に酸化膜２０６を形成し、さらにＶ
溝２０５内を多結晶シリコン膜２０７で埋め込む。ま
た、ｎ^- エピタキシャル層２０４に素子分離のためのｐ
⁺ 層２１２を形成する。そして、Ｖ溝２０５で分離され
たｎ^- エピタキシャル層２０４の各領域に高耐圧素子１
１及び低耐圧素子２１，２２をそれぞれ形成する。ここ
で、図７の例では図５の例とは異なり、高耐圧素子１１
を全てｎ^- 層内に形成することができ、逆阻止電圧を実
現できる点で効果がある。

【００２７】図８は本発明の第６の実施形態に係わる半
導体素子の概略構成を示す断面図である。なお、図６と
同一部分には同一符号を付して、その詳しい説明は省略
する。前記図５に示した構造では、Ｖ溝が深いと有機絶
縁膜による平坦化は容易ではない。そこで本実施形態で
は、ｎ^- エピタキシャル層１０４を形成する前に、Ｖ溝
形成，酸化膜形成，多結晶Ｓｉ埋込みを行い、その後に
先の第６の実施形態と同様に、ｎ^- エピタキシャル層１
０４を形成し、このｎ^- エピタキシャル層１０４に素子
を形成する。

【００２８】ここで、ｎ^- エピタキシャル層１０４を形
成する際に、Ｖ溝１０５の上部には多結晶シリコン層１
０４´が成長する。多結晶シリコン層１０４´にはＶ溝
１３３を掘り、この溝１３３をポリイミド１３４で埋込
み平坦化する。そして、コンタクトホールを開け、金属
配線を行う。この構造では、ポリイミド１３４で平坦化
する溝１３３の深さはｎ^- エピタキシャル層１０４の厚
みだけであるから、容易に平坦化が可能である。なお、
図８において１３２は絶縁膜を示している。

【００２９】図９は図８の素子に用いられる誘電体分離
基板の製造工程を示す断面図である。まず、図９（ａ）
に示す如く、２枚のシリコンウェハ１０１，１０２を酸
化膜１０３を介して接着し、上側のシリコンウェハ１０
２を規定の厚さまで減らしてｐ^- 活性層１０２´を形成
する。そして、活性層１０２´の一部に素子分離用Ｖ溝
１０５を形成すると共に、この溝側面に酸化膜１０６を
形成し、さらに溝内を多結晶シリコン膜１０７で埋め込
む。

【００３０】次いで、図９（ｂ）に示す如く上面に厚さ
１μｍの酸化膜１３２を形成し、続いて同図（ｃ）に示
す如く酸化膜１３２上にＬＰＣＶＤ法により厚さ０．６
μｍの多結晶シリコン層１３６を形成する。次いで、図
９（ｄ）に示す如く、多結晶シリコン層１３６及び酸化
膜１３２をパターニングする。

【００３１】次いで、シリコンを１０μｍ程度の厚さに
成長する。これにより、図９（ｅ）に示す如く、活性層
１０２´上には単結晶シリコン層がエピタキシャル成長
し、多結晶シリコン層１３６上には多結晶シリコンが成
長することになる。このとき、溝部の上が多結晶シリコ
ンであることから、溝部上とそれ以外の部分の成長速度
が略等しくなり、シリコン層の成長を良好に行うことが
できた。なお、溝部の上に形成する多結晶シリコンの変
りにはアモルファスシリコンを用いてもよい。

【００３２】図１０は本発明の第７の実施形態に係わる
半導体素子の製造工程を示す断面図である。なお、ここ
では図７の例と同様に高耐圧素子は、全てｎ^- 層内に形
成できる。まず、図１０（ａ）示す如く、シリコンウェ
ハ２０１，２０２を酸化膜２０３を介して接着し、上側
のシリコンウェハ２０２を規定の厚さまで減らしてｎ^-
活性層２０２´を形成する。次いで、図１０（ｂ）に示
す如く、活性層２０２´の一部にｐ^- 層２１４を形成す
る。次いで、図１０（ｃ）に示す如く、Ｖ溝２０５を形
成し、このＶ溝２０５の側面に酸化膜２０６を形成する
と共に、溝２０５内を多結晶シリコン膜２０７で埋め込
む。

【００３３】次いで、図１０（ｄ）に示す如く、溝の上
部に酸化膜２３２を形成し、ｐ^- 層２１４の表面の一部
にｎ⁺ 層２１１を形成する。続いて、全面にＣＶＤ法で
シリコンを成長する。このとき、単結晶上には単結晶シ
リコン層２０４がエピタキシャル成長し、酸化膜上には
多結晶シリコン層２０４´が成長する。前述のように酸
化膜上に薄いポリシリコンをひいておけば成長の結果が
良好である。次いで、Ｖ溝上の多結晶シリコン層２０４
´に溝を掘り、この溝をポリイミド等の有機絶縁膜で２
３６で埋め込む。さらに、ｎ^- エピタキシャル層２０４
内に素子分離のためのｐ⁺ 層２１２を形成し、ｐ⁺ 層２
１２で分離された各領域に所望の素子を形成する。

【００３４】図１１は本発明の第８の実施形態に係わる
誘電体分離基板の概略構成を示す断面図である。図中３
０１は台となる第１のシリコンウェハであり、このウェ
ハ３０１上には酸化膜（絶縁膜）３０３を介してｐ^- 活
性層となる第２のシリコンウェハ３０２が接着されてい
る。この接着は周知のように２枚のシリコンウェハ３０
１，３０２の各表面を鏡面研磨し、研磨面の少なくとも
一方に酸化膜を形成し、これらを重ね合わせることによ
り実現される。ｐ^- 活性層３０２´の上にはｎ^- エピタ
キシャル層３０４が成長され、ｐ^- 活性層３０２´には
Ｖ溝３０５が形成されている。Ｖ溝３０５の側面には酸
化膜３０６が形成され、さらにＶ溝３０５は多結晶シリ
コン膜３０７により埋め込まれている。さらに、ｎ^- エ
ピタキシャル層３０４にはトレンチ溝３４１が形成され
ている。トレンチ溝３４１の側面には、酸化膜３４２が
形成され、さらにトレンチ溝３４１は多結晶シリコン膜
３４３により埋め込まれている。そして、ｎ^- エピタキ
シャル層３０４にＭＯＳ素子及びバイポーラ素子等が形
成されるものとなっている。

【００３５】図１２及び図１３は図１１に示す誘電体分
離基板の製造工程を示す断面図である。まず、（ａ）
（ｂ）に示す如く、少なくとも一方の面が鏡面研磨され
たシリコンウェハ３０１，３０２を用意し、少なくとも
一方のウェハの表面に酸化膜３０３を形成する。続い
て、これらのウェハ３０１，３０２を直接接着して一体
化し、図の上側即ち活性層側のシリコンウェハ３０２を
規定の厚さまで減らす。この薄くされた活性層３０２´
は、酸化膜３０３により台となるウェハ３０１と縦方向
の分離がなされている。

【００３６】次いで、（ｃ）に示す如く、表面より酸化
膜３０３までＶ溝３０５を形成し、（ｄ）に示す如くＶ
溝３０５の側面に酸化膜３０６を形成することで、活性
層３０２´を横方向に分離する。さらに、（ｅ）（ｆ）
に示す如く、表面に多結晶シリコン膜３０７を形成し、
エッチバック等により表面平坦化を行うことにより、Ｖ
溝３０５を多結晶シリコン膜３０７で埋め込む。

【００３７】次いで、（ｇ）に示す如く、Ｖ溝３０５の
上に酸化膜３３２を形成し、（ｈ）に示す如く、活性層
３０２´の上にｎ^- エピタキシャル層３０４を成長す
る。ここで、酸化膜３３２の上は多結晶シリコン層３０
４´となる。次いで、（ｉ）に示す如く、表面よりトレ
ンチ溝３４１を形成し、その側面に酸化膜３４２を形成
することで、エピタキシャル層３０４，多結晶シリコン
層３０４´を横方向に分離する。さらに、（ｊ）に示す
如く、このトレンチ溝３４１を多結晶シリコン膜３４３
で埋め、表面の平坦化を行うことにより、前記図１１に
示す如く誘電体分離基板が得られる。

【００３８】この構造では、素子間の分離に常に誘電体
分離を用いるわけではなく、ロジック同士の分離は、横
方向には誘電体分離、縦方向には従来方式のｐｎ接合分
離を用いることで、幅の広いＶ溝を頻繁に用いた時より
もロジックの素子密度を大きくとれる。また、高耐圧Ｍ
ＯＳＦＥＴをロジックと同じ島に形成でき、しかもソー
ス電位はその島の基板電位と異なる電位に選べる。Ｖ溝
による誘電体分離は高耐圧の素子とロジックとを分離す
るために主に用いることで、Ｖ溝の部分が占める面積を
小さくすることができる。

【００３９】図１４は本発明の第９の実施形態に係わる
誘電体分離基板の概略構成を示す断面図である。なお、
図１１と同一部分には同一符号を付して、その詳しい説
明は省略する。

【００４０】この実施形態が第８の実施形態と異なる点
は、酸化膜３３２を省略したことにある。トレンチ溝３
４１の側面に形成した酸化膜３４２と、Ｖ溝３０５の側
面に形成した酸化膜３０６とが接するように形成すれ
ば、横方向の分離が可能となり誘電体分離基板が形成で
きる。

【００４１】図１５は本発明の第１０の実施形態に係わ
る誘電体分離基板の概略構成を示す断面図である。な
お、図１１と同一部分には同一符号を付して、その詳し
い説明は省略する。

【００４２】この実施形態が先の第８の実施形態と異な
る点は、エピタキシャル層３０４を島状に分離するのに
Ｖ溝３５１を用いた点にある。即ち、エピタキシャル層
３０４及び多結晶シリコン層３０４´の一部にはＶ溝３
５１が掘られ、このＶ溝３５１の側面に酸化膜３５２が
形成され、さらＶ溝３５１内に多結晶シリコン膜３５２
が埋め込まれている。この実施形態では、エピタキシャ
ル層３０４の分離面積は広くなるが、エピタキシャル層
３０４の厚さ数μｍ程度であるので、トレンチ分離と大
差なくできる。トレンチ分離と比較してプロセスが容易
であるという利点がある。

【００４３】図１６は本発明の第１１の実施形態に係わ
る半導体素子の概略構成を示す断面図である。この素子
は、前記図１１に示す誘電体分離基板を用い、同一島内
に高耐圧素子としてのＩＧＢＴ（Insulated GaTE Bipol
ar Transistor ）素子６１と、低耐圧素子としてのバイ
ポーラ素子６２及びＣＭＯＳ素子６３を形成したもので
ある。即ち、ｎ^- エピタキシャル層３０４には、ｎｐｎ
のバイポーラ素子６２とＣＭＯＳ素子６３が形成されて
いる。そして、バイポーラ素子６２とＣＭＯＳ素子６３
との間は、トレンチ溝３４１を設けることにより分離さ
れている。さらに、これらの低耐圧素子と高耐圧ＩＧＢ
Ｔ素子６１との間は、Ｖ溝３０５とトレンチ溝３４１の
両者により分離されている。

【００４４】このような構成であれば、高耐圧ＩＧＢＴ
素子６１はｐ^- 活性層３０２´及びｎ^- エピタキシャル
層３０４の２層構造上に形成され、下地に比較的厚いｐ
^- 活性層３０２´が存在することになり、ＩＧＢＴ素子
６１の耐圧を高めるのに有効である。また、バイポーラ
素子６２はｐ^- 活性層３０２´とｎ^- エピタキシャル層
３０４との間に設けたｎ⁺ 埋込み層３１１により、薄い
基板に形成されたものと等価となり、バイポーラ素子６
２の高速化に有効である。

【００４５】図１７は、本発明の第１２の実施形態に係
わる半導体素子の概略構成を示す断面図である。この実
施形態が本発明の請求項に相当するものである。トレン
チ溝３４１によりｎ^- エピタキシャル層３０４が分離さ
れており、分離された領域７１にはｎｐｎトランジス
タ、領域７２には横型ｐｎｐトランジスタ、領域７３に
は縦型ｐｎｐトランジスタ、領域７４にはＣＭＯＳ素子
が形成されている。

【００４６】ここで、本実施形態の特徴点は、ｎ⁺ 埋込
み層３１１が選択形成されるのではなく、ｐ^- 活性層３
０２´の表面全面に形成されており、トレンチ溝３４１
と接していることにある。

【００４７】前記図１６に示すように、ｎ⁺ 埋込み層３
１１を選択的に形成するのでは、ｎ⁺ 埋込み層３１１の
端部がトレンチ溝３４１に接しておらず、この部分でｎ
^- エピタキシャル層３０４がｐ^- 活性層３０２と接する
ことになり、寄生トランジスタの発生を招くことにな
る。また、埋込み層３１１を選択的に形成する場合、合
わせ余裕が必要となる。

【００４８】これに対し本実施形態のように、ｐ^- 活性
層３０２´の表面全面に形成され、トレンチ溝３４１と
接していれば、ｎ^- エピタキシャル層３０４がｐ^- 活性
層３０２と接することはなく、寄生トランジスタが発生
する等の不都合もなく、従って素子分離が確実となる。
さらに、埋込み層３１１の形成の際に合わせ余裕を見込
む必要もなくなり、チップ面積の有効利用をはかること
もできる。

【００４９】また、この実施形態では、トレンチにより
低耐圧素子を分離することが可能である。なお、図１７
には示さないが、これに加えて図１６に示すような高耐
圧素子６１との分離領域を有している。また、これらの
構造は図１１に示した基板について示したが、図１４及
び図１５の基板においても同様に、高耐圧素子，低耐圧
素子を形成することができる。

【００５０】図１８は本発明の第１３の実施形態に係わ
る半導体素子の概略構成を示す断面図である。この実施
形態は、従来方式の誘電体分離ウェハ上にｎ型エピタキ
シャル層４０４を成長させたものである。なお、この誘
電体分離ウェハは、ｐ^- 基板４０２の表面にＶ溝を掘っ
たのち酸化膜４０３を形成し、次いで多結晶シリコン膜
４０１を堆積し、続いて基板４０２の裏面側を溝に達す
るまで研磨することにより得られる。そして、エピタキ
シャル層４０４は基板４０２の裏面側に形成されること
になる。

【００５１】この方式でも同様に、分離領域上のＳｉＯ
₂ 膜４３２上に成長した多結晶シリコン層４０４´にト
レンチ溝４４１を掘り、酸化膜４４２及び多結晶シリコ
ン膜４４３を形成することで誘電体分離を行っている。
また、溝を掘りポリイミドで埋め込んでもよい。また、
従来方式の誘電体分離ウェハの反りを上に付けるエピタ
キシャル層の成長条件を適切に選ぶことで減少させるこ
とも可能である。さらに、パワー素子を集積化してＩＣ
を作っていく場合、重金属をレジストをマスクとしてイ
オン注入して導入することにより、容易にある島だけの
キャリア寿命を低下させることができる。このような技
術はある別の島に形成したダイオードを高速化したい場
合等に有効である。

【００５２】図１９は本発明の第１４の実施形態に係わ
る半導体素子の概略構成を示す断面図である。この実施
形態は、図１８の誘電体分離基板におけるｎ^- エピタキ
シャル層の分離にトレンチを用いたものであり、それ以
外は図１８と同様である。即ち、分離領域上のＳｉＯ₂
膜４０３上に成長した多結晶シリコン層４０４´にトレ
ンチを掘り酸化することで誘電体分離を行い、同時にま
た、ｐ^- 基板４０２の表面に成長したエピタキシャル層
４０４にトレンチを掘り酸化することで分離を行ってい
る。

【００５３】図２０は本発明の第１５の実施形態に係わ
る半導体素子の概略構成を示す断面図である。この構造
は、トレンチを用いた誘電体分離である。即ち、ｐ^- 活
性層５０２´の上に部分的にｎ⁺ 埋込み層５１１を形成
し、さらにｎ^- エピタキシャル層５０４を形成した後、
ＲＩＥ等でトレンチ５０５を形成する。ＲＩＥ等を用い
たトレンチでは、熱酸化膜５０６と多結晶シリコン膜５
０７による埋込みと平坦化が容易であり、ｎ^- エピタキ
シャル層５０４の厚みを平坦化の前後で殆ど同一に保つ
ことができる。また、埋込みｎ⁺ 層５１１が使えるの
で、ロジックのところのｎ^- エピタキシャル層５０４の
厚みを薄くでき、ロジックの性能が良くなる。一方、高
耐圧素子部ではｎ^- エピタキシャル層５０４とｐ^- 層活
性５０２´に空乏層を広げられるので、高い耐圧が得ら
れる。なお、この実施形態では、トレンチ形成後トレン
チ溝内にｎ⁺ 層を拡散形成してもよい。また、活性層５
０２´としてはｎ^- 層を用いることもできる。

【００５４】図２１は本発明の第１６の実施形態に係わ
る誘電体分離基板の製造工程を示す断面図である。この
実施形態は第２のシリコンウェハ側に高濃度不純物層を
形成して、誘電体分離基板の反りを低減したものであ
る。

【００５５】図２１（ａ）に示す如く、Ｓｉ基板５０１
と５０２を用意し、少なくとも一方の基板を酸化して酸
化膜５０３を形成する。図では５０２の基板が酸化され
ている。これらの基板５０１，５０２を図２１（ｂ）に
示す如く直接接着した後、活性層となる基板５０２の厚
さを研磨で減らす。次いで、図２１（ｃ）に示す如く、
研磨した基板５０２の表面に公知の拡散技術により高濃
度不純物層５１１を形成する。さらに、高濃度不純物層
５１１の上にＳｉ層５０４をエピタキシャル成長する。

【００５６】次いで、図２１（ｄ）に示す如く、表面よ
り酸化膜５０３まで溝５０５を形成して活性層５０２及
びエピタキシャル層５０４を島状に分離する。その後、
図２１（ｅ）に示す如く、島同士を電気的に分離するた
めに溝５０５の側面に酸化膜５０６を形成する。最後
に、多結晶シリコン膜５０７等でこの溝５０５を埋込
み、必要があれば表面の平坦化を行い、誘電体分離基板
を得る。なお、溝５０５はＲＩＥによるトレンチ形状と
して示したが、ウェットエッチング等によるＶ字型やＵ
字型でもよい。

【００５７】このような構成であれば、高濃度不純物層
５１１の作用により、熱処理後に室温に戻る際の誘電体
基板の反りが低減される。この理由について、以下に説
明する。

【００５８】一般に、Ｓｉウェハの表面に高濃度不純物
層を設けると、ウェハに反りが発生する。これは、Ｓｉ
と不純物原子の共有結合半径が異なるためで、例えばｐ
タイプとｎタイプの代表的なボロンとリンでは拡散をし
た表面が凹に反る。

【００５９】一方、接着基板は２枚のウェハを熱処理に
より一体化するが、熱処理後に室温に戻る際にシリコン
と酸化膜との熱収縮差により両者に応力が発生する。シ
リコンの方が酸化膜より熱収縮が大きいので、室温にお
いてシリコンには引っ張り応力が働き縮もうとしてい
る。また、酸化膜には圧縮応力が働き、伸びようとして
いる。前述した接着基板は上側のウェハを研磨により薄
くしているので、酸化膜は中心より上にある。このた
め、基板は上側、即ち第２のウェハ側に凸に反る。

【００６０】従って、接着基板の上側のウェハ表面に高
濃度不純物層を設ければ互いに反りが打ち消し合い、全
体としての反りを減らすことができる。しかし、表面に
高濃度不純物層を形成してしまうと、この基板に素子を
作ることができなくなる。

【００６１】そこで、本実施形態のように上側のウェハ
の内部に高濃度不純物層を設ければ、反りを減らす効果
は損なわれず、また不純物層の上にあるＳｉ層に任意の
素子を作ることができる。また、高濃度不純物層は活性
層の内部に限らず、を活性層の底に設けてもよい。な
お、不純物層の上にあるＳｉ層の厚さ、即ち不純物層の
深さは任意に設定できるが、一般には不純物層の上にあ
るＳｉ層に作る素子に要求される特性により決定され
る。

【００６２】図２２は本発明の第１７の実施形態に係わ
る半導体素子の概略構造を示す断面図である。図中６０
１は第１のシリコンウェハ、６０２は第２のシリコンウ
ェハ（活性層）、６０３は酸化膜、６１１は高濃度不純
物層、６０４はエピタキシャルによるＳｉ層（活性
層）、６０５はトレンチ溝、６０６は側壁酸化膜、６０
７は埋込み多結晶シリコンを示している。

【００６３】活性層の一部は高濃度不純物層６１１が除
かれている。このような基板を得るには、高濃度不純物
層６１１を形成する際に、公知の技術により選択拡散を
すればよい。また、実際にこの基板の応用例として、図
には高濃度不純物層６１１がない部分には厚いＳｉ層を
必要とする高耐圧デバイスが、また高濃度不純物６１１
がある部分には低耐圧デバイスが形成されている。図で
は、活性層は全てｎタイプと表示してあるが、ｐタイプ
でもよい。また、高濃度不純物層６１１の上下で活性層
のタイプや不純物濃度が異なっていても構わない。ま
た、溝６０５の側壁にも高濃度不純物層が形成されてい
るが、これは素子特性上必要なものであり、この有無は
本発明を左右しない。また、素子特性の改善や素子間分
離のために埋込み高濃度層を設ける場合もあるが、本発
明の高濃度不純物層はこれを兼ねることができる。図２
２の低耐圧素子の下にある高濃度不純物層６１１はこの
例である。

【００６４】図２３は本発明の第１８の実施形態に係わ
る半導体素子の製造工程を示す断面図である。この素子
は素子分離をトレンチで行っている。まず、図２３
（ａ）示す如く、シリコンウェハ７０１，７０２酸化膜
７０３を介して接着し、上側のシリコンウェハ７０２を
規定の厚さまで減らしてｎ^- 活性層７０２´を形成す
る。次いで、図２３（ｂ）に示す如く、活性層７０１´
の一部にｎ⁺ 層７１１を形成し、さらにｎ^- エピタキシ
ャル層７０４を成長する。

【００６５】次いで、図２３（ｃ）に示す如く、トレン
チ溝７０５を形成し、このトレンチ溝７０５の側面に酸
化膜７０６を形成すると共に、溝内を多結晶シリコン膜
７０７で埋め込む。続いて、溝の側面に不純物を拡散し
てｎ⁺ 層７０９を形成する。次いで、図２３（ｄ）に示
す如く、分離されたｎ^- エピタキシャル層７０４にバイ
ポーラ素子、ＭＯＳ素子を形成する。ここで、図中８１
が低耐圧素子の形成領域，８２が高耐圧素子の形成領域
である。

【００６６】図２４は本発明の第１９の実施形態に係わ
る半導体素子の概略構造を示す断面図ある。これは図２
２の変形例であり、図中８０１は第１のシリコンウェ
ハ、８０２は第２のシリコンウェハ（活性層）、８０３
は酸化膜、８１１は高濃度不純物層、８４６はエピタキ
シャルによるシリコン層（活性層）、８０５は分離溝、
８０６は側壁酸化膜、８０７は埋込み多結晶シリコンを
示している。分離溝８０５はウェットエッチングで掘っ
たＶ溝である。エピタキシャル層の上に接合分離された
低耐圧デバイスが、エピタキシャル層がない部分には高
耐圧デバイスが作られている。この基板を作るために
は、誘電体分離基板の表面の任意の部分に選択拡散を行
い、その上にエピタキシャル層を形成すればよい。

【００６７】なお、本発明は上述した各実施形態に限定
されるものではない。例えば、活性層とエピタキシャル
層の導電型は必ずしも逆である必要はなく同一導電型で
あってもよい。同様に、高耐圧素子と低耐圧素子をｐｎ
接合分離する場合は活性層とエピタキシャル層との導電
型は逆導電型である必要があるが、これらを誘電体分離
する場合は活性層とエピタキシャル層との導電型が同一
導電型であってもよい。また、高耐圧素子及び低耐圧素
子としてはＭＯＳ素子，バイポーラ素子以外に各種の素
子を使用することが可能である。その他、本発明の要旨
を逸脱しない範囲で、種々変形して実施することができ
る。

【００６８】

【発明の効果】以上詳述したように本発明によれば、高
濃度不純物埋込み層を素子分離用溝に合わせて選択的に
形成するのではなく、高抵抗半導体基板の表面に連続し
て形成しているので、素子分離用溝間につながるように
埋込み層が形成され、これによって素子分離を確実に行
うことができ、素子特性及び信頼性の向上をはかること
が可能となる。

【図面の簡単な説明】

【図１】第１の実施形態に係わる誘電体分離基板の概略
構成を示す断面図。

【図２】第１の実施形態に係わる誘電体分離基板の製造
工程を示す断面図。

【図３】第２の実施形態を説明するための構成断面図。

【図４】第２の実施形態を説明するための工程断面図。

【図５】第３の実施形態を説明するための構成断面図。

【図６】第４の実施形態を説明するための構成断面図。

【図７】第５の実施形態を説明するための工程断面図。

【図８】第６の実施形態を説明するためのもの構成断面
図。

【図９】第６の実施形態を説明するためのもの工程断面
図。

【図１０】第７の実施形態を説明するための工程断面
図。

【図１１】第８の実施形態を説明するためのもの構成断
面図。

【図１２】第８の実施形態を説明するためのもの工程断
面図。

【図１３】第８の実施形態を説明するためのもの工程断
面図。

【図１４】第９の実施形態を説明するための構成断面
図。

【図１５】第１０の実施形態を説明するための構成断面
図。

【図１６】第１１の実施形態を説明するための構成断面
図。

【図１７】第１２の実施形態を説明するための構成断面
図。

【図１８】第１３の実施形態を説明するための構成断面
図。

【図１９】第１４の実施形態を説明するための構成断面
図。

【図２０】第１５の実施形態を説明するための構成断面
図。

【図２１】第１６の実施形態を説明するための工程断面
図。

【図２２】第１７の実施形態を説明するための構成断面
図。

【図２３】第１８の実施形態を説明するための構成断面
図。

【図２４】第１９の実施形態を説明するための構成断面
図。

【図２５】従来の誘電体分離基板の概略構成を示す断面
図。

【図２６】誘電体分離技術を用いない素子分離技術を説
明するための断面図。

【符号の説明】

３０１…第１のシリコンウェハ ３０２…第２のシリコンウェハ ３０２´…ｐ^- 活性層（高抵抗半導体基板） ３０３…酸化膜（絶縁膜） ３０４…ｎ^- エピタキシャル層（低不純物濃度エピタキ
シャル層） ３４１…トレンチ溝（素子分離用溝） ３４２…酸化膜 ３４３…多結晶シリコン膜 ７１〜７４…分離領域（島状の素子形成領域）

フロントページの続き (72)発明者 丹沢 勝二郎 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝総合研究所内

Claims (5)

【特許請求の範囲】
1. 【請求項１】第１導電型の高抵抗半導体基板と、この基
   板上に形成された第２導電型の高濃度不純物埋込み層
   と、この埋込み層上に形成された第１又は第２導電型の
   低濃度不純物エピタキシャル層と、前記エピタキシャル
   層の表面から前記埋込み層を貫通して前記基板に達する
   ように形成された素子分離用溝とを具備してなり、 前記素子分離用溝で分離されたエピタキシャル層の島状
   領域にそれぞれ所望の素子が形成されることを特徴とす
   る半導体装置。
2. 【請求項２】前記素子分離用溝には、酸化膜を介して多
   結晶シリコン膜が埋め込まれていることを特徴とする請
   求項１記載の半導体装置。
3. 【請求項３】前記エピタキシャル層の島状領域に形成さ
   れる各素子は、少なくとも１つがＭＯＳトランジスタで
   あることを特徴とする請求項１記載の半導体装置。
4. 【請求項４】前記エピタキシャル層の島状領域に形成さ
   れる各素子は、ＭＯＳトランジスタとバイポーラトラン
   ジスタであることを特徴とする請求項１記載の半導体装
   置。
5. 【請求項５】第１導電型の高抵抗半導体基板の表面に第
   ２導電型の高濃度不純物埋込み層を形成する工程と、前
   記埋込み層上に第１又は第２導電型の低濃度不純物エピ
   タキシャル層を形成する工程と、前記エピタキシャル層
   の表面から前記埋込み層を貫通して前記基板に達する素
   子分離用溝を形成する工程と、前記素子分離用溝内に絶
   縁膜を形成する工程と、前記素子分離用溝で分離された
   エピタキシャル層の島状領域にそれぞれ所望の素子を形
   成する工程とを含むことを特徴とする半導体装置の製造
   方法。