JPS61220465A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS61220465A JPS61220465A JP6098885A JP6098885A JPS61220465A JP S61220465 A JPS61220465 A JP S61220465A JP 6098885 A JP6098885 A JP 6098885A JP 6098885 A JP6098885 A JP 6098885A JP S61220465 A JPS61220465 A JP S61220465A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- region
- transistor
- isolation region
- collector
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Bipolar Transistors (AREA)
- Element Separation (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の技術分野］
本発明は誘電体分離領域を有する半導体装置に関するも
ので、特に高耐圧を必要とする半導体集積回路に使用さ
れるものである。
ので、特に高耐圧を必要とする半導体集積回路に使用さ
れるものである。
［発明の技術的背景とその問題点１
数百ボルト以上の高い耐圧を必要とする回路例えば電動
機ｉｌ制御回路或いは電子機器の出力回路等の応用分野
は常に拡大しており、これらの回路に使用される高耐圧
ｔＣに対してもより高耐圧で、動作速度も速く等その特
性の改善が望まれている。
機ｉｌ制御回路或いは電子機器の出力回路等の応用分野
は常に拡大しており、これらの回路に使用される高耐圧
ｔＣに対してもより高耐圧で、動作速度も速く等その特
性の改善が望まれている。
このようなバイポーラＩＣの主要構成素子である高耐圧
ＮＰＮトランジスタの従来例について以下第４図及び第
５図に基いて説明する。 第４図（ａ ）はトランジス
タの断面図である。 Ｐ型基板１にＮ−型エピタキシャ
ルＪ１２を気相成長させた基板にＰ”型の分離領域３を
拡散形成し、Ｐ＋型分離領域３とＰ型基板１に囲まれた
島状のＮ−型の素子領域をつくり、この素子領域に拡散
によりＮＰＮトランジスタを形成したものである。
ＮＰＮトランジスタの従来例について以下第４図及び第
５図に基いて説明する。 第４図（ａ ）はトランジス
タの断面図である。 Ｐ型基板１にＮ−型エピタキシャ
ルＪ１２を気相成長させた基板にＰ”型の分離領域３を
拡散形成し、Ｐ＋型分離領域３とＰ型基板１に囲まれた
島状のＮ−型の素子領域をつくり、この素子領域に拡散
によりＮＰＮトランジスタを形成したものである。
コレクタのＮ一層４、ベースのＰ＋層５及びエミッタの
Ｎ“Ｆｍ６のＮＰＮトランジスタで、４ａはコレクタコ
ンタクト層、Ｅ、Ｂ、Ｃ及びＳｕｂはそれぞれエミッタ
、ベース、コレクタ及び基板（サブストレート）の電極
端子をあられす。 このバイポーラＩＣではＰＮ接合分
離方式を用いているのでＰ＋分離領域３及びＰ型基板１
はＩＣ回路のうちで常に最小電位（例えばグランド）を
保つように接続される。 第４図（ｂ ）はこのＮＰＮ
トランジスタのバイアス状態を示す配線例の１つである
。 Ｒｅ 、ＲＥはバイアス抵抗等（第４図（ａ ）に
は図示されていない）で＋Ｖｃ（正電圧）は′！！ｔｌ
Ｉを示す。 第４図（ｂ ）に示すバイアス状態ではベ
ースとコレクタとの接合（Ｂ−Ｃ接合と略記する）及び
コレクタとサブストレートとの接合（Ｃ−Ｓｕｂ接合と
略記する）が逆バイアスされ、同図（ａ）に示すように
２つの空乏層７はいずれも不純物密度の低いコレクタ側
に伸びる。 ８−Ｃ接合の耐圧（Ｂ Ｖ ｓｃで耐電圧
値を表す）及びＣ−Ｓｕｂ接合の耐圧（ＢＶｃｓで耐電
圧値表す）及びＣ−Ｓ ｕｂ接合の耐圧（Ｂ Ｖ ｃｓ
で耐電圧値を表す）は主として（１）バイアス電圧が上
昇し、前記２つの空乏層が連結して発生するバンチスル
ー効果（１）ＬｌｎＣｈ−ｔｈｒｏｕｌＪｈ ｅｆｆｅ
ｃｔ）及び（２）空乏層内の強い電界強度部分に発生す
る電子なだれ現象（ａｖａｌａｎｃｈｅ ｂｒｅａｋｄ
ｏｗｎ ）によッテ制限される。
Ｎ“Ｆｍ６のＮＰＮトランジスタで、４ａはコレクタコ
ンタクト層、Ｅ、Ｂ、Ｃ及びＳｕｂはそれぞれエミッタ
、ベース、コレクタ及び基板（サブストレート）の電極
端子をあられす。 このバイポーラＩＣではＰＮ接合分
離方式を用いているのでＰ＋分離領域３及びＰ型基板１
はＩＣ回路のうちで常に最小電位（例えばグランド）を
保つように接続される。 第４図（ｂ ）はこのＮＰＮ
トランジスタのバイアス状態を示す配線例の１つである
。 Ｒｅ 、ＲＥはバイアス抵抗等（第４図（ａ ）に
は図示されていない）で＋Ｖｃ（正電圧）は′！！ｔｌ
Ｉを示す。 第４図（ｂ ）に示すバイアス状態ではベ
ースとコレクタとの接合（Ｂ−Ｃ接合と略記する）及び
コレクタとサブストレートとの接合（Ｃ−Ｓｕｂ接合と
略記する）が逆バイアスされ、同図（ａ）に示すように
２つの空乏層７はいずれも不純物密度の低いコレクタ側
に伸びる。 ８−Ｃ接合の耐圧（Ｂ Ｖ ｓｃで耐電圧
値を表す）及びＣ−Ｓｕｂ接合の耐圧（ＢＶｃｓで耐電
圧値表す）及びＣ−Ｓ ｕｂ接合の耐圧（Ｂ Ｖ ｃｓ
で耐電圧値を表す）は主として（１）バイアス電圧が上
昇し、前記２つの空乏層が連結して発生するバンチスル
ー効果（１）ＬｌｎＣｈ−ｔｈｒｏｕｌＪｈ ｅｆｆｅ
ｃｔ）及び（２）空乏層内の強い電界強度部分に発生す
る電子なだれ現象（ａｖａｌａｎｃｈｅ ｂｒｅａｋｄ
ｏｗｎ ）によッテ制限される。
バンチスルー効果はコレクタ層４を厚くする即ちエピタ
キシャル層２（以下エビ層と略記する）の厚さ ｔＶＧ
を大きくすればその発生防止ができる。
キシャル層２（以下エビ層と略記する）の厚さ ｔＶＧ
を大きくすればその発生防止ができる。
ＢＶｅｃはｔｖｃが十分大きいときは電子なだれ現象で
制限され、それはＢ−Ｃ接合の曲率によって決まる。
緩やかな曲率とするためにはベース層５の拡散を深くす
る必要がある。 従って＾い耐圧を得るためにはｔＶＧ
を大きくしベースの拡散を深くすればよいが次の問題点
がある。 即ちｔＶＧを大きくすると分離層３の横方向
の拡散幅も比例して増加し、素子領域面積が減少し集積
度を害する。
制限され、それはＢ−Ｃ接合の曲率によって決まる。
緩やかな曲率とするためにはベース層５の拡散を深くす
る必要がある。 従って＾い耐圧を得るためにはｔＶＧ
を大きくしベースの拡散を深くすればよいが次の問題点
がある。 即ちｔＶＧを大きくすると分離層３の横方向
の拡散幅も比例して増加し、素子領域面積が減少し集積
度を害する。
またＣ−８ｕｂ容量及びＢ−Ｃ容量が増加し、動作速度
の減少及び利得の周波数特性を悪くする。
の減少及び利得の周波数特性を悪くする。
このためトランジスタは緒特性の協調を考慮して設計さ
れるので、例えば電子なだれ降伏によるＢＶｅｃは、コ
レクタ層４の不純物濃度によって決定される理想耐圧（
ＢＶｐ９で表す。（１次元的）平面接合耐圧）の５０〜
６０％程度であって不十分である。 第５図（ａ ）は
、第４図＜ａ ＞のトランジスタを改良したものの断面
図である。 高濃度のＮ＋埋込Ｊ１８をエビ層２と基板
１との間に設けたことが構造上の主な相異点である。
このトランジスタのバイアス状態は第４図（ｂ）に示す
ものとほぼ同一である。 Ｎ＋埋込層８によりこの部分
のｃ −ｓ ｕｂ接合の空乏ＪＩ９はＰ型基板１側に伸
び、Ｂ−Ｃ接合による空乏層７はＮ＋埋込層８でストッ
プされパンチスルーは防止される。 また低抵抗のＮ４
″埋込１８がコレクタ電流の通電路となりコレクタの直
列抵抗を低減する。 これにより過渡特性はより高速に
、電力消費も少なくなる。 しかしながら電子なだれ降
伏によるＢ−Ｃ接合、Ｃ−Ｓ ｕｂ接合の耐圧特性或い
は接合容量の大きさに対しては根本的な改善策とはなら
ず、集積度の改善とともに問題点として残る。
れるので、例えば電子なだれ降伏によるＢＶｅｃは、コ
レクタ層４の不純物濃度によって決定される理想耐圧（
ＢＶｐ９で表す。（１次元的）平面接合耐圧）の５０〜
６０％程度であって不十分である。 第５図（ａ ）は
、第４図＜ａ ＞のトランジスタを改良したものの断面
図である。 高濃度のＮ＋埋込Ｊ１８をエビ層２と基板
１との間に設けたことが構造上の主な相異点である。
このトランジスタのバイアス状態は第４図（ｂ）に示す
ものとほぼ同一である。 Ｎ＋埋込層８によりこの部分
のｃ −ｓ ｕｂ接合の空乏ＪＩ９はＰ型基板１側に伸
び、Ｂ−Ｃ接合による空乏層７はＮ＋埋込層８でストッ
プされパンチスルーは防止される。 また低抵抗のＮ４
″埋込１８がコレクタ電流の通電路となりコレクタの直
列抵抗を低減する。 これにより過渡特性はより高速に
、電力消費も少なくなる。 しかしながら電子なだれ降
伏によるＢ−Ｃ接合、Ｃ−Ｓ ｕｂ接合の耐圧特性或い
は接合容量の大きさに対しては根本的な改善策とはなら
ず、集積度の改善とともに問題点として残る。
［発明の目的］
本発明の目的は、前記問題点を解決し、耐圧及び動作速
度が改善され且つ集積度をそこなうことのない構造の半
導体装置を提供することである。
度が改善され且つ集積度をそこなうことのない構造の半
導体装置を提供することである。
［発明の概要］
本発明は、（１）−導電型の半導体基板（例えばＰ型基
板とする。 従って反対導電型をＮ型として以下説明す
る）と、（２）このＰ型基板の表面部に選択的に形成さ
れるＮ１埋込層と、（３）これらの表面に積層されるＮ
−エビ層と、（４）エビ層の主表面からエビ層を横切っ
てＮ＋埋込層に達する第１の誘電体による分離領域と、
（５）この第１分離領域とＮ＋埋込層とにより囲まれる
エビ層部分からなる第１の素子領域と、（６）第１分離
領域の外側にあって、エビ層の主表面からＰ型基板に達
する第２の誘電体による分離領域と、（７）この第２分
離領域と第１分離領域に挾まれるエビ層部分からなる第
２の素子領域と、（８）第１及び第２の素子領域に形成
する少なくとも１つの機能素子とを具備することを特徴
とする半導体装置である。
板とする。 従って反対導電型をＮ型として以下説明す
る）と、（２）このＰ型基板の表面部に選択的に形成さ
れるＮ１埋込層と、（３）これらの表面に積層されるＮ
−エビ層と、（４）エビ層の主表面からエビ層を横切っ
てＮ＋埋込層に達する第１の誘電体による分離領域と、
（５）この第１分離領域とＮ＋埋込層とにより囲まれる
エビ層部分からなる第１の素子領域と、（６）第１分離
領域の外側にあって、エビ層の主表面からＰ型基板に達
する第２の誘電体による分離領域と、（７）この第２分
離領域と第１分離領域に挾まれるエビ層部分からなる第
２の素子領域と、（８）第１及び第２の素子領域に形成
する少なくとも１つの機能素子とを具備することを特徴
とする半導体装置である。
この半導体装置の第１の素子領域は、側壁が第１分離領
域により、底面はＮ＋埋込層により囲まれる。 この第
１素子領域に機能素子として望ましい実施態様のバイポ
ーラトランジスタを形成した場合、（１）このトランジ
スタのＢ−Ｃ接合面がほぼ平坦でＮ１埋込層に平行であ
り、Ｂ−Ｃ接合面の周辺端部が第１分離領域に接するベ
ース層を形成することが可能であり、これによりＢ−Ｃ
接合の空乏層内の電界はほぼ均一となり電子なだれに対
する耐圧を改善できる。 （２）またＮ＋埋込層はＢ
−Ｃ接合の空乏層の拡がりを実質的に停止させる作用が
あるためベースと基板（サブストレート）とのバンチス
ルーは発生しない。 以上の（１）、（２）によりこの
トランジスタの耐圧特性は著しく向上する。
域により、底面はＮ＋埋込層により囲まれる。 この第
１素子領域に機能素子として望ましい実施態様のバイポ
ーラトランジスタを形成した場合、（１）このトランジ
スタのＢ−Ｃ接合面がほぼ平坦でＮ１埋込層に平行であ
り、Ｂ−Ｃ接合面の周辺端部が第１分離領域に接するベ
ース層を形成することが可能であり、これによりＢ−Ｃ
接合の空乏層内の電界はほぼ均一となり電子なだれに対
する耐圧を改善できる。 （２）またＮ＋埋込層はＢ
−Ｃ接合の空乏層の拡がりを実質的に停止させる作用が
あるためベースと基板（サブストレート）とのバンチス
ルーは発生しない。 以上の（１）、（２）によりこの
トランジスタの耐圧特性は著しく向上する。
第２分離領域はその外側の素子と内側の素子とを電気的
に分離する。 第２の素子領域はその底部でＮ＋埋込層
に接続しコレクタ電極のとり出し部となる。 Ｎ＋埋込
層によりコレクタ抵抗は従来より小さくなり、またＢ−
Ｃ接合容量、素子分離容量とも従来より減少するためト
ランジスタの動作速度は速く周波数特性も向上する。
に分離する。 第２の素子領域はその底部でＮ＋埋込層
に接続しコレクタ電極のとり出し部となる。 Ｎ＋埋込
層によりコレクタ抵抗は従来より小さくなり、またＢ−
Ｃ接合容量、素子分離容量とも従来より減少するためト
ランジスタの動作速度は速く周波数特性も向上する。
［発明の実施例］
第１図及び第２図は、本発明の半導体装置の１つの実施
例を示す断面図と平面図である。 第１図の半導体装置
はＰ型半導体基板１と、基板１の主表面上に形成される
Ｎ−型エビ層２と、エビ層２と基板１との間に選択的に
形成するＮ＋埋込層８と、エビ層２の主表面からエビ層
２を横切りＮ１埋込層８に達する第１の誘電体分離領域
１１と、この第１分離領域１１とＮ＋埋込層８とにより
て囲まれたエビ層部分の第１の素子領域１４と、第１分
離領域１１の外側にあってエビ層の主表面から基板１に
達する第２の誘電体分離領域１２とこの第２分離領域１
２と第１分離領域１１とに挾まれるエビ層部分からなる
第２の素子領域１５と、第１の素子領域１４に形成され
たＮ＋エミッタ層６、Ｐ＋ベース層５及びＮ−コレクタ
層４からなるバイポーラトランジスタと、第２の素子領
域１４に形成されるこのバイポーラトランジスタのコレ
クタ電極引き出し部４、及び４ａを具備する。
例を示す断面図と平面図である。 第１図の半導体装置
はＰ型半導体基板１と、基板１の主表面上に形成される
Ｎ−型エビ層２と、エビ層２と基板１との間に選択的に
形成するＮ＋埋込層８と、エビ層２の主表面からエビ層
２を横切りＮ１埋込層８に達する第１の誘電体分離領域
１１と、この第１分離領域１１とＮ＋埋込層８とにより
て囲まれたエビ層部分の第１の素子領域１４と、第１分
離領域１１の外側にあってエビ層の主表面から基板１に
達する第２の誘電体分離領域１２とこの第２分離領域１
２と第１分離領域１１とに挾まれるエビ層部分からなる
第２の素子領域１５と、第１の素子領域１４に形成され
たＮ＋エミッタ層６、Ｐ＋ベース層５及びＮ−コレクタ
層４からなるバイポーラトランジスタと、第２の素子領
域１４に形成されるこのバイポーラトランジスタのコレ
クタ電極引き出し部４、及び４ａを具備する。
第１誘電体分離領域１１は第１分離溝１１′内に形成さ
れ、高抵抗の多結晶シリコンを含む窒化シリコン、酸化
シリコン等の誘電体からなる充填層１１ｂと充１ｔＪｉ
ｌｌｌｂを包囲する酸化膜１１ａとにより構成される。
れ、高抵抗の多結晶シリコンを含む窒化シリコン、酸化
シリコン等の誘電体からなる充填層１１ｂと充１ｔＪｉ
ｌｌｌｂを包囲する酸化膜１１ａとにより構成される。
第２誘電体分離領域１２の構成は第１誘電体分離領域
１１と同様で１２′は第２分離溝、１２ｂは誘電体充填
層、１２ａは酸化膜である。 なお充填ＪＩ３１１ｂ及
び１２ｂは熱膨張係数が基板と近似する多結晶シリ、コ
ンとすることが望ましい。 このバイポーラトランジス
タは一般には第４図（ｂ）に示すバイアス電圧が印加さ
れ、Ｐ型基板（サブストレート）１はこのｔＣの最小電
位点（たとえばグランド）に接続される。 第１図に示
す通りＢ−Ｃ接合にはコレクタｌＩ４側に空乏層７がま
たＣ−８ｕｂ接合にはＰ型基板１内に空乏層９が形成さ
れる。 空乏層９はトランジスタと基板とを電気的に分
離するもので＋ Ｖ ｃの増加に伴いＰ型基板内に拡が
る。 Ｂ−Ｃ接合の空乏１ｉ１７は＋Ｖｃの増加に伴な
いコレクタ層４をＮ＋埋込層８に向かって拡がり、Ｎ＋
埋込層８に達すると空乏層のそれ以後の伸びは高温度領
域のため極めて僅かで実質的にストップされる。 即ち
Ｎ＋埋込層はＢ−Ｃ接合の空乏層のストッパーの機能を
持つのでバンチスルーによるＢＶａｃのＩＩＪ限はなく
なる。 ＢＶＢＣは主として空乏層中の電子なだれによ
って制限を受ける。
１１と同様で１２′は第２分離溝、１２ｂは誘電体充填
層、１２ａは酸化膜である。 なお充填ＪＩ３１１ｂ及
び１２ｂは熱膨張係数が基板と近似する多結晶シリ、コ
ンとすることが望ましい。 このバイポーラトランジス
タは一般には第４図（ｂ）に示すバイアス電圧が印加さ
れ、Ｐ型基板（サブストレート）１はこのｔＣの最小電
位点（たとえばグランド）に接続される。 第１図に示
す通りＢ−Ｃ接合にはコレクタｌＩ４側に空乏層７がま
たＣ−８ｕｂ接合にはＰ型基板１内に空乏層９が形成さ
れる。 空乏層９はトランジスタと基板とを電気的に分
離するもので＋ Ｖ ｃの増加に伴いＰ型基板内に拡が
る。 Ｂ−Ｃ接合の空乏１ｉ１７は＋Ｖｃの増加に伴な
いコレクタ層４をＮ＋埋込層８に向かって拡がり、Ｎ＋
埋込層８に達すると空乏層のそれ以後の伸びは高温度領
域のため極めて僅かで実質的にストップされる。 即ち
Ｎ＋埋込層はＢ−Ｃ接合の空乏層のストッパーの機能を
持つのでバンチスルーによるＢＶａｃのＩＩＪ限はなく
なる。 ＢＶＢＣは主として空乏層中の電子なだれによ
って制限を受ける。
ＢＶａｃを不純物濃度によって決定される理想耐圧ＢＶ
ｐｐ（添字ＰＰはＰａｒａｌｌｅｌ Ｐ １ａｎｅの頭
文字）にできるだけ近づける必要がある。 そのため第
１図に示すように８−Ｃ接合面はＮ＋埋込層に平行で平
坦な面としその周辺端部は第１分離領域に接するように
形成する。 これにより空乏［１７内の電界は平行平板
電極間の電界に近似した均一なものとなりＢＶｅｃを著
しく向上することができる。
ｐｐ（添字ＰＰはＰａｒａｌｌｅｌ Ｐ １ａｎｅの頭
文字）にできるだけ近づける必要がある。 そのため第
１図に示すように８−Ｃ接合面はＮ＋埋込層に平行で平
坦な面としその周辺端部は第１分離領域に接するように
形成する。 これにより空乏［１７内の電界は平行平板
電極間の電界に近似した均一なものとなりＢＶｅｃを著
しく向上することができる。
なおり−Ｃ接合面の周辺端部が第１分離領域に接するこ
となくその近傍にある場合にもほぼ同様にの効果は得ら
れるが、接した方がより望ましい実施態様である。 第
１素子領域１４の側壁は誘電体分離されているのでＰＮ
接合分離の場合の寄生素子及び分離接合容量はこの領域
部分には存在せずまたＢ−Ｃ接合容量も低い。 他方Ｎ
＋埋込層８は第１の素子領域１４の底部全域にわたり且
つ第２の素子領域の底部の広い面積まで伸びて形成され
るのでコレクタ抵抗値は小さくなる。 この２つのこと
によりトランジスタの動作速度、周波数特性は改善され
る。
となくその近傍にある場合にもほぼ同様にの効果は得ら
れるが、接した方がより望ましい実施態様である。 第
１素子領域１４の側壁は誘電体分離されているのでＰＮ
接合分離の場合の寄生素子及び分離接合容量はこの領域
部分には存在せずまたＢ−Ｃ接合容量も低い。 他方Ｎ
＋埋込層８は第１の素子領域１４の底部全域にわたり且
つ第２の素子領域の底部の広い面積まで伸びて形成され
るのでコレクタ抵抗値は小さくなる。 この２つのこと
によりトランジスタの動作速度、周波数特性は改善され
る。
第３図（ａ ）ないしくｄ ）は、本発明の半導体装置
の製造方法を説明するためのもので、主な製造工程を示
す断面図である。 第３図（ａ）は、公知の方法により
Ｐ型基板１に選択的にＮ＋埋込層８を形成した後、気相
成長法によってＮ−エビ層２を積層したウェハである。
の製造方法を説明するためのもので、主な製造工程を示
す断面図である。 第３図（ａ）は、公知の方法により
Ｐ型基板１に選択的にＮ＋埋込層８を形成した後、気相
成長法によってＮ−エビ層２を積層したウェハである。
次にエビ層２の主表面に薄いＳ ｉ ０２ ＩＩを介
してＡｌｌを蒸着により形成する。 ホトエツチング技
術により第１分離領域１１及び第２分離領域１２の開口
部に対応する位置のＡ１膜等を剥がしエビ層２が露出す
る窓を開ける。 反応性イオンエツチング技術（ＲＩＥ
と略記する）にてＡ１膜をブロック材として第１分離溝
１１′と第２分離溝１２′を形成する。 ２つの分離
溝の深さは同一で第１分離溝１１′はＮ＋埋込層８に、
また第２分離溝１２′はＰ型基板１にそれぞれ到達する
深さとする。
してＡｌｌを蒸着により形成する。 ホトエツチング技
術により第１分離領域１１及び第２分離領域１２の開口
部に対応する位置のＡ１膜等を剥がしエビ層２が露出す
る窓を開ける。 反応性イオンエツチング技術（ＲＩＥ
と略記する）にてＡ１膜をブロック材として第１分離溝
１１′と第２分離溝１２′を形成する。 ２つの分離
溝の深さは同一で第１分離溝１１′はＮ＋埋込層８に、
また第２分離溝１２′はＰ型基板１にそれぞれ到達する
深さとする。
次に溝の側壁や底部の全内面を熱酸化して酸化膜１１ａ
及び１２ａを形成する。 次に減圧ＣＶＤ法で多結晶シ
リコン１１ｂ及び１２ｂで分離溝を埋め立てる。 次に
ＣＤ Ｅ （ｃｈｅｍｉｃａｌ ｄｒｙ ｅｔｃｈｉｎ
ｏ）法により表面を平坦化した後再び熱酸化を行い、第
３図（ｂ ）に示すウェハが得られる。 次に第３図（
Ｃ）に示すように第１分離領域１１で囲まれる第１の素
子領域１４にホトリソグラフィ技術によりベース拡散孔
１６を開け、ＢＳＧ膜或いはＢ＋イオン注入などにより
ボロンを表面に高濃度拡散した後ベース拡散をする。
次にもう一度熱酸化をおこない第３図（ｄ ）に示すよ
うに第１分離領域１１と第２分離領域１２に挾まれた第
２の素子領域１５の１部及び第１の素子領域１４の１部
に拡散孔１７．１８を開口しＮ＋拡散をおこないＮ１コ
レクタコンタクト層４ａ及びエミツタ層６を形成する。
及び１２ａを形成する。 次に減圧ＣＶＤ法で多結晶シ
リコン１１ｂ及び１２ｂで分離溝を埋め立てる。 次に
ＣＤ Ｅ （ｃｈｅｍｉｃａｌ ｄｒｙ ｅｔｃｈｉｎ
ｏ）法により表面を平坦化した後再び熱酸化を行い、第
３図（ｂ ）に示すウェハが得られる。 次に第３図（
Ｃ）に示すように第１分離領域１１で囲まれる第１の素
子領域１４にホトリソグラフィ技術によりベース拡散孔
１６を開け、ＢＳＧ膜或いはＢ＋イオン注入などにより
ボロンを表面に高濃度拡散した後ベース拡散をする。
次にもう一度熱酸化をおこない第３図（ｄ ）に示すよ
うに第１分離領域１１と第２分離領域１２に挾まれた第
２の素子領域１５の１部及び第１の素子領域１４の１部
に拡散孔１７．１８を開口しＮ＋拡散をおこないＮ１コ
レクタコンタクト層４ａ及びエミツタ層６を形成する。
本発明の半導体装置の第１の素子領域及び第２の素子領
域に形成する機能素子としてバイポーラトランジスタを
実施例としたが、静電誘電型トランジスタ（ＳＩＴ）或
いは逆阻止３端子サイリスタ等を機能素子としても差し
支えなく、また素子領域に所望により受動素子を搭載し
てもよい。
域に形成する機能素子としてバイポーラトランジスタを
実施例としたが、静電誘電型トランジスタ（ＳＩＴ）或
いは逆阻止３端子サイリスタ等を機能素子としても差し
支えなく、また素子領域に所望により受動素子を搭載し
てもよい。
［発明の効果］
本発明による半導体装置の機能素子を例えばバイポーラ
トランジスタとすれば次の効果が得られる。
トランジスタとすれば次の効果が得られる。
（１）エビ層における素子間分離は誘電体分離方式とし
たので、集積度を損うことなくエビ層の厚さを十分大き
くすることができる。 これにより平坦なり−Ｃ接合面
が得られ、ＢＶｅｃを平行平板電極間の耐圧に近似した
値まで高めることができる。
たので、集積度を損うことなくエビ層の厚さを十分大き
くすることができる。 これにより平坦なり−Ｃ接合面
が得られ、ＢＶｅｃを平行平板電極間の耐圧に近似した
値まで高めることができる。
（２）Ｎ”″埋込層を第１の素子領域底部全域に形成し
たため、Ｂ−Ｃ接合の空乏層の拡がりはＮゝ埋込層によ
り実質的にストップされまたＣ −Ｓ ｕｂ接合の空乏
層は基板側へ拡がるためパンチスルーは防止され、ＢＶ
ｓｃ及びＢＶｃｓは著しく向上する。
たため、Ｂ−Ｃ接合の空乏層の拡がりはＮゝ埋込層によ
り実質的にストップされまたＣ −Ｓ ｕｂ接合の空乏
層は基板側へ拡がるためパンチスルーは防止され、ＢＶ
ｓｃ及びＢＶｃｓは著しく向上する。
（３）Ｂ−Ｃ接合の静電容量Ｃｅｃが減少し、エビ層に
おける分離接合容量及び寄生素子効果は無くなることと
Ｎ＋埋込層によりコレクタ抵抗が減少することとにより
高速動作及び周波数特性が改善される。
おける分離接合容量及び寄生素子効果は無くなることと
Ｎ＋埋込層によりコレクタ抵抗が減少することとにより
高速動作及び周波数特性が改善される。
（４）ＰＮ接合分離方式に比し集積度が大きく向上する
。
。
【図面の簡単な説明】
第１図は本発明による半導体装置の断面図、第２図はこ
の半導体装置の平面図、第３図（ａ）ないしくｄ ）は
本発明による半導体装置の主な製造工程を示す断面図、
第４図（ａ ）は従来の半導体装置の断面図、同図（ｂ
）はＮＰＮトランジスタに一般的にかけるバイアス電
圧を示す回路図、第５図は従来の他の半導体装置の断面
図である。 １・・・半導体基板、 ２・・・エピタキシャル層（エ
ビ層）、 ４・・・コレクタ層、 ５・・・ベース層、
６・・・エミツタ層、 ７・・・Ｂ−Ｃ接合の空乏層、
８・・・Ｎ＋埋込層、 ９・・・Ｃ−Ｓ ｕｂ接合の空
乏層、１１・・・第１誘電体分離領域、 １２・・・第
２誘電体分離領域、 １４・・・第１の素子領域、 １
５・・・第２の素子領域。 第１図 第２図 第３Ｆｌ！Ｊ 第４図 第５図
の半導体装置の平面図、第３図（ａ）ないしくｄ ）は
本発明による半導体装置の主な製造工程を示す断面図、
第４図（ａ ）は従来の半導体装置の断面図、同図（ｂ
）はＮＰＮトランジスタに一般的にかけるバイアス電
圧を示す回路図、第５図は従来の他の半導体装置の断面
図である。 １・・・半導体基板、 ２・・・エピタキシャル層（エ
ビ層）、 ４・・・コレクタ層、 ５・・・ベース層、
６・・・エミツタ層、 ７・・・Ｂ−Ｃ接合の空乏層、
８・・・Ｎ＋埋込層、 ９・・・Ｃ−Ｓ ｕｂ接合の空
乏層、１１・・・第１誘電体分離領域、 １２・・・第
２誘電体分離領域、 １４・・・第１の素子領域、 １
５・・・第２の素子領域。 第１図 第２図 第３Ｆｌ！Ｊ 第４図 第５図
Claims (1)
- 【特許請求の範囲】 １ −導電型の半導体基板と、前記半導体基板の主表面
上に形成する反対導電型のエピタキシャル層と、前記エ
ピタキシャル層と前記半導体基板との間に選択的に形成
する高濃度の反対導電型の埋込層と、前記エピタキシャ
ル層の主表面からエピタキシャル層を横切り前記埋込層
に達する第１の誘電体分離領域と、この第１分離領域と
前記埋込層とによって囲まれる前記エピタキシャル層部
分からなる第１の素子領域と、前記第１分離領域の外側
にあって前記エピタキシャル層の主表面から前記半導体
基板に達する第２の誘電体分離領域と、この第２分離領
域と前記第１分離領域とに挾まれる前記エピタキシャル
層部分からなる第２の素子領域と、前記第１の素子領域
及び前記第２の素子領域に形成する少なくとも１つの機
能素子とを具備することを特徴とする半導体装置。 ２ 機能素子がバイポーラトランジスタであり、該トラ
ンジスタのベース領域が第１の素子領域内に形成され、
ベースとコレクタ間のＰＮ接合面が平坦でその周辺端部
が第１分離領域に接してなる特許請求の範囲第１項記載
の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6098885A JPS61220465A (ja) | 1985-03-27 | 1985-03-27 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6098885A JPS61220465A (ja) | 1985-03-27 | 1985-03-27 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61220465A true JPS61220465A (ja) | 1986-09-30 |
Family
ID=13158321
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6098885A Pending JPS61220465A (ja) | 1985-03-27 | 1985-03-27 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61220465A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4951117A (en) * | 1987-08-21 | 1990-08-21 | Nec Corporation | Isolation of insulated-gate field-effect transistors |
| US5675175A (en) * | 1993-01-29 | 1997-10-07 | Nat Semiconductor Corp | Bipolar transistors |
| US5731623A (en) * | 1993-10-07 | 1998-03-24 | Kabushiki Kaisha Toshiba | Bipolar device with trench structure |
| US6586782B1 (en) * | 1998-07-30 | 2003-07-01 | Skyworks Solutions, Inc. | Transistor layout having a heat dissipative emitter |
| JP2021174945A (ja) * | 2020-04-28 | 2021-11-01 | 株式会社東海理化電機製作所 | 半導体装置 |
Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS50141284A (ja) * | 1974-04-30 | 1975-11-13 | ||
| JPS518880A (en) * | 1974-07-10 | 1976-01-24 | Hitachi Ltd | Handotaisochi oyobi sonoseizohoho |
| JPS5446485A (en) * | 1977-08-25 | 1979-04-12 | Philips Nv | Method of producing semiconductor |
| JPS5612748A (en) * | 1979-07-12 | 1981-02-07 | Matsushita Electric Ind Co Ltd | Semiconductor device |
| JPS5638835A (en) * | 1979-09-07 | 1981-04-14 | Matsushita Electric Ind Co Ltd | Manufacture of semiconductor device |
| JPS583248A (ja) * | 1981-06-30 | 1983-01-10 | Toshiba Corp | バイポ−ラ型半導体装置の製造方法 |
| JPS59200464A (ja) * | 1983-04-27 | 1984-11-13 | Hitachi Ltd | バイポ−ラ型半導体装置の製造方法 |
-
1985
- 1985-03-27 JP JP6098885A patent/JPS61220465A/ja active Pending
Patent Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS50141284A (ja) * | 1974-04-30 | 1975-11-13 | ||
| JPS518880A (en) * | 1974-07-10 | 1976-01-24 | Hitachi Ltd | Handotaisochi oyobi sonoseizohoho |
| JPS5446485A (en) * | 1977-08-25 | 1979-04-12 | Philips Nv | Method of producing semiconductor |
| JPS5612748A (en) * | 1979-07-12 | 1981-02-07 | Matsushita Electric Ind Co Ltd | Semiconductor device |
| JPS5638835A (en) * | 1979-09-07 | 1981-04-14 | Matsushita Electric Ind Co Ltd | Manufacture of semiconductor device |
| JPS583248A (ja) * | 1981-06-30 | 1983-01-10 | Toshiba Corp | バイポ−ラ型半導体装置の製造方法 |
| JPS59200464A (ja) * | 1983-04-27 | 1984-11-13 | Hitachi Ltd | バイポ−ラ型半導体装置の製造方法 |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4951117A (en) * | 1987-08-21 | 1990-08-21 | Nec Corporation | Isolation of insulated-gate field-effect transistors |
| US5675175A (en) * | 1993-01-29 | 1997-10-07 | Nat Semiconductor Corp | Bipolar transistors |
| US5850101A (en) * | 1993-01-29 | 1998-12-15 | National Semiconductor Corporation | Bipolar transistor with extended emitter |
| US5731623A (en) * | 1993-10-07 | 1998-03-24 | Kabushiki Kaisha Toshiba | Bipolar device with trench structure |
| US6586782B1 (en) * | 1998-07-30 | 2003-07-01 | Skyworks Solutions, Inc. | Transistor layout having a heat dissipative emitter |
| JP2021174945A (ja) * | 2020-04-28 | 2021-11-01 | 株式会社東海理化電機製作所 | 半導体装置 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7135364B2 (en) | Method of fabricating semiconductor integrated circuit | |
| KR960043266A (ko) | 모오스 게이트형 전력 트랜지스터 | |
| JPH05259443A (ja) | 絶縁ゲート型半導体装置 | |
| JP3014012B2 (ja) | 半導体装置の製造方法 | |
| US5476809A (en) | Semiconductor device and method of manufacturing the same | |
| JPH06349849A (ja) | 高耐圧薄膜半導体装置 | |
| US4309714A (en) | Gate turn-off diodes and arrangements including such diodes | |
| US4980748A (en) | Semiconductor device made with a trenching process | |
| GB2026237A (en) | Junction gate field effect transistors | |
| JPH08288500A (ja) | 炭化珪素半導体素子とその製造法及び用途 | |
| US4199860A (en) | Method of integrating semiconductor components | |
| JPS61220465A (ja) | 半導体装置 | |
| US6525392B1 (en) | Semiconductor power device with insulated circuit | |
| US5065210A (en) | Lateral transistor structure for bipolar semiconductor integrated circuits | |
| JPH10335630A (ja) | 半導体装置及びその製造方法 | |
| US7105421B1 (en) | Silicon on insulator field effect transistor with heterojunction gate | |
| JPS6360550B2 (ja) | ||
| JP2001267326A (ja) | 半導体装置及びその製造方法 | |
| JPS60245144A (ja) | 半導体集積回路装置 | |
| US4282538A (en) | Method of integrating semiconductor components | |
| JP3150420B2 (ja) | バイポーラ集積回路とその製造方法 | |
| JP2001036069A (ja) | ダイオード | |
| JP2971408B2 (ja) | 誘電体分離基板の製造方法 | |
| JP2980332B2 (ja) | 誘電体分離基板とこれを用いた半導体素子及び誘電体分離基板の製造方法 | |
| JPS63293938A (ja) | 半導体集積回路装置 |