JPH06349849A - 高耐圧薄膜半導体装置 - Google Patents
高耐圧薄膜半導体装置Info
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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Abstract
(57)【要約】
【目的】 従来に比べてより高耐圧で基板専有面積の小
さい半導体装置を得る。 【構成】 半導体基板（１）は絶縁層（２）とｎ形単結
晶ウエハ（３）とを備え、ウエハ中に構成領域（４）が
分離層（５）によって区切られる。構成領域中のバイポ
ーラトランジスタは、ｐ+ 形ベース接続を含むｐ形ベー
ス領域（Ｂ）とｎ + 形エミッタ（Ｅ１）とを含み、ベー
ス領域の下側にＰＮ接合（９）を有し、ドレイン接続
（Ｄ１）を有する電界効果トランジスタと直列につなが
れる。構成領域が低濃度にドープされ、ＰＮ接合（９）
から絶縁層（２）までの距離が短いため、両トランジス
タへ電圧（ＶE ，ＶB ，ＶD ）が印加された時、領域
（ＤＰ１）からの電荷キャリアの空乏化は容易である。
前記電圧が空乏化領域中に低い電界強度（ＥD ）を作り
出し、ベースとドレイン接続との間の電流（Ｉ）のブレ
ークスルーを阻止する。
さい半導体装置を得る。 【構成】 半導体基板（１）は絶縁層（２）とｎ形単結
晶ウエハ（３）とを備え、ウエハ中に構成領域（４）が
分離層（５）によって区切られる。構成領域中のバイポ
ーラトランジスタは、ｐ+ 形ベース接続を含むｐ形ベー
ス領域（Ｂ）とｎ + 形エミッタ（Ｅ１）とを含み、ベー
ス領域の下側にＰＮ接合（９）を有し、ドレイン接続
（Ｄ１）を有する電界効果トランジスタと直列につなが
れる。構成領域が低濃度にドープされ、ＰＮ接合（９）
から絶縁層（２）までの距離が短いため、両トランジス
タへ電圧（ＶE ，ＶB ，ＶD ）が印加された時、領域
（ＤＰ１）からの電荷キャリアの空乏化は容易である。
前記電圧が空乏化領域中に低い電界強度（ＥD ）を作り
出し、ベースとドレイン接続との間の電流（Ｉ）のブレ
ークスルーを阻止する。
Description
【０００１】
【産業上の利用分野】本発明は薄い活性層中に作られた
高いブレークダウン電圧を持つ半導体装置に関する。本
装置は電界強度を低減化された電荷キャリア空乏化領域
を有し、更に、半導体本体、前記半導体本体に取り付け
られた半導体材料の構成領域であって、上側表面を有
し、第１の伝導形（ｎ）のドーピング材料を低濃度にド
ープされた構成領域、前記構成領域の下側表面を半導体
本体から区切る誘電体分離層、前記半導体本体と境界を
接する構成領域の残りの表面に沿って広がる、電気的に
境界を区切る分離層、前記構成領域中に沈み込んで、前
記第１の伝導形のドーピング材料とは逆の第２の伝導形
（ｐ）のドーピング材料を比較的低濃度にドープされた
沈み込み領域であって、前記構成領域の上側表面から下
方へ延びる沈み込み領域、前記沈み込み領域の面にあっ
て、前記領域を前記構成領域の残りの部分から区切るＰ
Ｎ接合、前記構成領域中にある少なくとも１つの半導体
構成部品、および前記構成領域中にある少なくとも２つ
の電気的接続であって、前記電気的接続へ印加された電
圧によって前記電界強度を低減化された領域が電荷キャ
リアを空乏化され、前記電荷キャリア空乏化領域の第１
の領域が、少なくとも前記沈み込み領域部分の下におい
て、前記ＰＮ接合から前記誘電体分離層の方へ延びるよ
うになった電気的接続、を含んでいる。
高いブレークダウン電圧を持つ半導体装置に関する。本
装置は電界強度を低減化された電荷キャリア空乏化領域
を有し、更に、半導体本体、前記半導体本体に取り付け
られた半導体材料の構成領域であって、上側表面を有
し、第１の伝導形（ｎ）のドーピング材料を低濃度にド
ープされた構成領域、前記構成領域の下側表面を半導体
本体から区切る誘電体分離層、前記半導体本体と境界を
接する構成領域の残りの表面に沿って広がる、電気的に
境界を区切る分離層、前記構成領域中に沈み込んで、前
記第１の伝導形のドーピング材料とは逆の第２の伝導形
（ｐ）のドーピング材料を比較的低濃度にドープされた
沈み込み領域であって、前記構成領域の上側表面から下
方へ延びる沈み込み領域、前記沈み込み領域の面にあっ
て、前記領域を前記構成領域の残りの部分から区切るＰ
Ｎ接合、前記構成領域中にある少なくとも１つの半導体
構成部品、および前記構成領域中にある少なくとも２つ
の電気的接続であって、前記電気的接続へ印加された電
圧によって前記電界強度を低減化された領域が電荷キャ
リアを空乏化され、前記電荷キャリア空乏化領域の第１
の領域が、少なくとも前記沈み込み領域部分の下におい
て、前記ＰＮ接合から前記誘電体分離層の方へ延びるよ
うになった電気的接続、を含んでいる。
【０００２】
【従来の技術】半導体回路は数多くの異なる種類の応用
分野において比較的高い電圧に耐えることが要求され
る。そのような応用の１つの例は電話交換機の加入者線
回路である。古いスウェーデン国の電話交換機では、加
入者に対する回線は４８ボルトの印加電圧を有すること
を要求されていた。最近の加入者線回路では半導体技術
がそのような電圧に適合している。他の国ではもっと高
い電圧が要求されている。例えば、ドイツ国では６８ボ
ルトである。更に、その他の半導体回路応用ではもっと
高い電圧、例えば４００ボルトまたはそれ以上の電圧が
使用される。
分野において比較的高い電圧に耐えることが要求され
る。そのような応用の１つの例は電話交換機の加入者線
回路である。古いスウェーデン国の電話交換機では、加
入者に対する回線は４８ボルトの印加電圧を有すること
を要求されていた。最近の加入者線回路では半導体技術
がそのような電圧に適合している。他の国ではもっと高
い電圧が要求されている。例えば、ドイツ国では６８ボ
ルトである。更に、その他の半導体回路応用ではもっと
高い電圧、例えば４００ボルトまたはそれ以上の電圧が
使用される。
【０００３】このような比較的高い電圧に関連する１つ
の問題点は電界強度が構成部品のどこかの領域において
半導体材料の臨界電界強度を超えるかもしれないという
ことである。これは電流のブレークスルーをもたらし、
それによって、もしも電流が制限されないとすれば半導
体材料が破壊されることになろう。高い電界強度という
同じ問題は、演算回路を意図した非常に小型で高速な半
導体構成部品中でも発生する。それらの構成部品は、３
ないし５ボルト程度の低い電圧へつながれているのであ
るが、構成部品の小さな寸法のために電界強度が高い値
に到達することがあり得る。
の問題点は電界強度が構成部品のどこかの領域において
半導体材料の臨界電界強度を超えるかもしれないという
ことである。これは電流のブレークスルーをもたらし、
それによって、もしも電流が制限されないとすれば半導
体材料が破壊されることになろう。高い電界強度という
同じ問題は、演算回路を意図した非常に小型で高速な半
導体構成部品中でも発生する。それらの構成部品は、３
ないし５ボルト程度の低い電圧へつながれているのであ
るが、構成部品の小さな寸法のために電界強度が高い値
に到達することがあり得る。
【０００４】特定の応用では、高い電界強度の問題は、
米国電気通信学会（ＩＥＥＥ）の雑誌である１９７９年
国際電子装置会議（ＩＥＤＭ）の論文集の頁２３８−２
４１にＪ．Ａ．アッペルズ（Ａｐｐｅｌｓ）とＨ．Ｍ．
Ｊ．ヴァエス（Ｖａｅｓ）によって発表された論文”高
電圧薄層装置（リサーフ装置）（Ｈｉｇｈ Ｖｏｌｔａ
ｇｅ Ｔｈｉｎ Ｌａｙｅｒ Ｄｅｖｉｃｅｓ（Ｒｅｓ
ｕｒｆ Ｄｅｖｉｃｅｓ））”に述べられたように、半
導体構成部品の表面において強調される。この論文は本
発明の説明のためにここに引用する。この半導体構成部
品は表面層を有し、そこにＰＮ接合が含まれていて、そ
こにおいて、或る与えられた印加電圧時に材料の臨界電
界強度状態が現れる。表面層はＰＮ接合の一方の側を低
濃度にドープされており、表面層を比較的薄くすること
によってこの低濃度にドープされた部分で電荷キャリア
を空乏化できる。これによって印加電圧は構成部品表面
に沿った長い距離に亘って分布し、そのため最大電界強
度はブレークダウン電界強度以下の値に修正される。こ
の現象は半導体技術において良く知られており、リサー
フ（ＲＥＳＵＲＦ：ＲＥｄｕｃｅｄ ＳＵＲｆａｃｅ
Ｆｉｅｌｄ（表面電界低減化））という呼び名を付けら
れている。リサーフ技術は雑誌、フィリップス研究報告
（Ｐｈｉｌｉｐｓ Ｊ．Ｒｅｓ．）の第３５巻、頁１−
１３（１９８０年）に発表されたＪ．Ａ．アッペルズ
（Ａｐｐｅｌｓ）等による論文”薄層高電圧装置（Ｔｈ
ｉｎ Ｌａｙｅｒ Ｈｉｇｈ−Ｖｏｌｔａｇｅ Ｄｅｖ
ｉｃｅｓ）”に詳細に述べられている。この論文は本発
明の説明のためにここに引用する。
米国電気通信学会（ＩＥＥＥ）の雑誌である１９７９年
国際電子装置会議（ＩＥＤＭ）の論文集の頁２３８−２
４１にＪ．Ａ．アッペルズ（Ａｐｐｅｌｓ）とＨ．Ｍ．
Ｊ．ヴァエス（Ｖａｅｓ）によって発表された論文”高
電圧薄層装置（リサーフ装置）（Ｈｉｇｈ Ｖｏｌｔａ
ｇｅ Ｔｈｉｎ Ｌａｙｅｒ Ｄｅｖｉｃｅｓ（Ｒｅｓ
ｕｒｆ Ｄｅｖｉｃｅｓ））”に述べられたように、半
導体構成部品の表面において強調される。この論文は本
発明の説明のためにここに引用する。この半導体構成部
品は表面層を有し、そこにＰＮ接合が含まれていて、そ
こにおいて、或る与えられた印加電圧時に材料の臨界電
界強度状態が現れる。表面層はＰＮ接合の一方の側を低
濃度にドープされており、表面層を比較的薄くすること
によってこの低濃度にドープされた部分で電荷キャリア
を空乏化できる。これによって印加電圧は構成部品表面
に沿った長い距離に亘って分布し、そのため最大電界強
度はブレークダウン電界強度以下の値に修正される。こ
の現象は半導体技術において良く知られており、リサー
フ（ＲＥＳＵＲＦ：ＲＥｄｕｃｅｄ ＳＵＲｆａｃｅ
Ｆｉｅｌｄ（表面電界低減化））という呼び名を付けら
れている。リサーフ技術は雑誌、フィリップス研究報告
（Ｐｈｉｌｉｐｓ Ｊ．Ｒｅｓ．）の第３５巻、頁１−
１３（１９８０年）に発表されたＪ．Ａ．アッペルズ
（Ａｐｐｅｌｓ）等による論文”薄層高電圧装置（Ｔｈ
ｉｎ Ｌａｙｅｒ Ｈｉｇｈ−Ｖｏｌｔａｇｅ Ｄｅｖ
ｉｃｅｓ）”に詳細に述べられている。この論文は本発
明の説明のためにここに引用する。
【０００５】米国特許明細書第４，４０９，６０６号は
トランジスタ技術に適用されたリサーフ技術について述
べている。その中では、トランジスタが形成される比較
的薄い半導体層が半導体基板の上に取り付けられる。基
板および前記層はＰＮ接合を構成し、ＰＮ接合の高濃度
にドープされた領域が１つのトランジスタ接続の下に配
置される。この接合は逆バイアスされ、そして薄い半導
体層は高濃度にドープされた前記領域と第２のトランジ
スタ接続との間に延びる経路に沿って、層の表面まで電
荷キャリアを空乏化される。この経路が十分長くされた
時に、電流ブレークスルーに対して良好な安全性が確保
される。そのようなリサーフ技術の応用は、しばしばベ
ース共通の増幅と呼ばれ、文献ではα０と記される電流
増幅によるバイポーラトランジスタのベースにおけるブ
レークダウン電圧によって生ずる問題を解決する。同様
な構成について、米国特許明細書第４，６３９，７６１
号にも述べられている。
トランジスタ技術に適用されたリサーフ技術について述
べている。その中では、トランジスタが形成される比較
的薄い半導体層が半導体基板の上に取り付けられる。基
板および前記層はＰＮ接合を構成し、ＰＮ接合の高濃度
にドープされた領域が１つのトランジスタ接続の下に配
置される。この接合は逆バイアスされ、そして薄い半導
体層は高濃度にドープされた前記領域と第２のトランジ
スタ接続との間に延びる経路に沿って、層の表面まで電
荷キャリアを空乏化される。この経路が十分長くされた
時に、電流ブレークスルーに対して良好な安全性が確保
される。そのようなリサーフ技術の応用は、しばしばベ
ース共通の増幅と呼ばれ、文献ではα０と記される電流
増幅によるバイポーラトランジスタのベースにおけるブ
レークダウン電圧によって生ずる問題を解決する。同様
な構成について、米国特許明細書第４，６３９，７６１
号にも述べられている。
【０００６】ヨーロッパ特許出願第Ａ１−０，０８６，
０１０号は上述の２件の米国特許明細書に述べられたの
と類似のトランジスタについて述べている。しかし、後
者のトランジスタはＰＮ接合に高濃度にドープされた領
域を欠いており、その中にトランジスタが形成される層
はドーピング濃度を高められている。従って、この層か
ら電荷キャリアを完全に空乏化するのは困難であり、完
全な空乏化を達成するために電荷キャリアを空乏化すべ
きそれらの領域を覆って、分離された電極が設けられ
る。
０１０号は上述の２件の米国特許明細書に述べられたの
と類似のトランジスタについて述べている。しかし、後
者のトランジスタはＰＮ接合に高濃度にドープされた領
域を欠いており、その中にトランジスタが形成される層
はドーピング濃度を高められている。従って、この層か
ら電荷キャリアを完全に空乏化するのは困難であり、完
全な空乏化を達成するために電荷キャリアを空乏化すべ
きそれらの領域を覆って、分離された電極が設けられ
る。
【０００７】上記の２件の米国特許明細書とヨーロッパ
特許出願の場合には、トランジスタは上記のＰＮ接合を
通して装置の半導体基板へつながれている。トランジス
タは逆バイアスされたＰＮ接合を有する、深く、高濃度
にドープされた領域によって横方向を区切られている。
このように区切られたトランジスタでの１つの欠点はそ
れらが基板中で広い空間を占有するということである。
この欠点は、互いに誘電体によって分離された共通基板
上のトランジスタについて述べたヨーロッパ特許出願第
Ａ１−０，４１８，７３７号に従う構成によって回避で
きる。半導体基板の表面が酸化されて分離層が形成さ
れ、それの上にエピタキシャル半導体材料の比較的薄い
ウエハが取り付けられる。このエピタキシャルウエハは
その中に溝をエッチされ、その溝は下方の分離層まで延
びている。溝の側面は酸化され、溝自体は多結晶半導体
材料で以て埋められる。構成部品は、このように形成さ
れ誘電体で分離された箱状の領域中に形成される。それ
らの構成部品は外部接続を有し、それは箱の底部上の各
々の構成部品の下の、分離酸化物層と直接接している高
濃度にドープされた接続層へつながれている。
特許出願の場合には、トランジスタは上記のＰＮ接合を
通して装置の半導体基板へつながれている。トランジス
タは逆バイアスされたＰＮ接合を有する、深く、高濃度
にドープされた領域によって横方向を区切られている。
このように区切られたトランジスタでの１つの欠点はそ
れらが基板中で広い空間を占有するということである。
この欠点は、互いに誘電体によって分離された共通基板
上のトランジスタについて述べたヨーロッパ特許出願第
Ａ１−０，４１８，７３７号に従う構成によって回避で
きる。半導体基板の表面が酸化されて分離層が形成さ
れ、それの上にエピタキシャル半導体材料の比較的薄い
ウエハが取り付けられる。このエピタキシャルウエハは
その中に溝をエッチされ、その溝は下方の分離層まで延
びている。溝の側面は酸化され、溝自体は多結晶半導体
材料で以て埋められる。構成部品は、このように形成さ
れ誘電体で分離された箱状の領域中に形成される。それ
らの構成部品は外部接続を有し、それは箱の底部上の各
々の構成部品の下の、分離酸化物層と直接接している高
濃度にドープされた接続層へつながれている。
【０００８】ヨーロッパ特許出願第Ａ２−０，３９１，
０５６号は、誘電体で分離された領域を備える半導体基
板を形成する別の方法について述べている。基板をエッ
チングすることと半導体材料で被覆することとを繰り返
すことによって、分離された領域が作製される。誘電体
分離は酸化された半導体材料を含む。それらの領域は、
その中に実際の構成部品が形成される低濃度にドープさ
れたエリアと、前記構成部品の下に位置し前記誘電体分
離層に接する高濃度にドープされた接続層を有してい
る。
０５６号は、誘電体で分離された領域を備える半導体基
板を形成する別の方法について述べている。基板をエッ
チングすることと半導体材料で被覆することとを繰り返
すことによって、分離された領域が作製される。誘電体
分離は酸化された半導体材料を含む。それらの領域は、
その中に実際の構成部品が形成される低濃度にドープさ
れたエリアと、前記構成部品の下に位置し前記誘電体分
離層に接する高濃度にドープされた接続層を有してい
る。
【０００９】３件の米国特許明細書第４，５８７，５４
５号、第４，５８７，６５６号、第４，６０８，５９０
号は高電圧半導体スイッチについて教えている。それら
のスイッチはゲートを備えたダイオードであり、それら
は比較的低濃度にドープされた半導体材料の誘電体分離
された領域中に形成される。分離された領域の表面中へ
アノードとカソードが拡散され、それらの間の電気的接
続は前記領域の表面中のゲートの助けによって切断でき
る。アノードとカソードは分離領域のドーピングとは逆
の伝導形のドーピング形を有する。アノードおよびカソ
ードの周辺の領域は、リサーフ技術に従ってスイッチに
対して適当な電圧を印加することによって電荷キャリア
を空乏化でき、それによってそこはカットオフ状態とな
り高抵抗状態となる。
５号、第４，５８７，６５６号、第４，６０８，５９０
号は高電圧半導体スイッチについて教えている。それら
のスイッチはゲートを備えたダイオードであり、それら
は比較的低濃度にドープされた半導体材料の誘電体分離
された領域中に形成される。分離された領域の表面中へ
アノードとカソードが拡散され、それらの間の電気的接
続は前記領域の表面中のゲートの助けによって切断でき
る。アノードとカソードは分離領域のドーピングとは逆
の伝導形のドーピング形を有する。アノードおよびカソ
ードの周辺の領域は、リサーフ技術に従ってスイッチに
対して適当な電圧を印加することによって電荷キャリア
を空乏化でき、それによってそこはカットオフ状態とな
り高抵抗状態となる。
【００１０】
【発明の概要】本発明に従えば、本発明のドキュメント
は既知のリサーフ技術の１つの応用であって、電気的に
区切られた構成部品の１つのクラスに関連するものであ
って、それは区切られた領域に関して従来知られている
構成部品の対応するクラスとは異なっている。より詳細
には、本発明は電界効果トランジスタと直列につながれ
たバイポーラトランジスタを含んでいる。このトランジ
スタ構成は、それの底面にある、誘電体で分離された層
を有する構成領域中に形成される。バイポーラトランジ
スタは、前記構成領域の表面から下方へ延びるベース領
域を有する。ベース領域と構成領域との間のＰＮ接合は
前記ベース領域を区切っており、それが逆バイアスされ
ることでベース領域と、誘電体で分離された層との間の
領域は電荷キャリアを空乏化され得る。この空乏化は数
ボルト程度のコレクタ電圧で発生し、構成領域が比較的
低濃度にドープされているため、またベース領域下の空
乏化領域が既知のバイポーラトランジスタの場合よりも
大幅に薄いため、この空乏化は容易に達成できる。ベー
ス領域下のこの領域の薄さにもかかわらず、このトラン
ジスタ装置は、電圧が電荷キャリアを空乏化されたベー
ス領域下の構成領域によって横方向に取り去られるとい
う事実のために、高電圧に対する耐性を有する。このト
ランジスタ装置、はバイポーラトランジスタとしては通
常の直列抵抗を有し、それは本装置がベース領域下に高
濃度にドープされたコレクタ領域を欠いているという事
実から見て期待されないことである。本トランジスタ装
置の特性はまた、対応する従来既知の特性と一致したも
のである。本発明のトランジスタ装置は対応する既知の
装置よりもずっと薄く、また既存の装置よりもずっと小
さい半導体基板上のエリアを占有する。
は既知のリサーフ技術の１つの応用であって、電気的に
区切られた構成部品の１つのクラスに関連するものであ
って、それは区切られた領域に関して従来知られている
構成部品の対応するクラスとは異なっている。より詳細
には、本発明は電界効果トランジスタと直列につながれ
たバイポーラトランジスタを含んでいる。このトランジ
スタ構成は、それの底面にある、誘電体で分離された層
を有する構成領域中に形成される。バイポーラトランジ
スタは、前記構成領域の表面から下方へ延びるベース領
域を有する。ベース領域と構成領域との間のＰＮ接合は
前記ベース領域を区切っており、それが逆バイアスされ
ることでベース領域と、誘電体で分離された層との間の
領域は電荷キャリアを空乏化され得る。この空乏化は数
ボルト程度のコレクタ電圧で発生し、構成領域が比較的
低濃度にドープされているため、またベース領域下の空
乏化領域が既知のバイポーラトランジスタの場合よりも
大幅に薄いため、この空乏化は容易に達成できる。ベー
ス領域下のこの領域の薄さにもかかわらず、このトラン
ジスタ装置は、電圧が電荷キャリアを空乏化されたベー
ス領域下の構成領域によって横方向に取り去られるとい
う事実のために、高電圧に対する耐性を有する。このト
ランジスタ装置、はバイポーラトランジスタとしては通
常の直列抵抗を有し、それは本装置がベース領域下に高
濃度にドープされたコレクタ領域を欠いているという事
実から見て期待されないことである。本トランジスタ装
置の特性はまた、対応する従来既知の特性と一致したも
のである。本発明のトランジスタ装置は対応する既知の
装置よりもずっと薄く、また既存の装置よりもずっと小
さい半導体基板上のエリアを占有する。
【００１１】本発明は特許請求の範囲に示した特徴によ
って特徴づけられる。
って特徴づけられる。
【００１２】ここで、本発明について具体的な実施例を
参照しながら、また図面を参照しながら詳細に説明す
る。
参照しながら、また図面を参照しながら詳細に説明す
る。
【００１３】
【実施例】図１は電界効果トランジスタＪＦＥＴ１と直
列につながれた本発明のバイポーラトランジスタＢＩＰ
１の断面図である。この場合はシリコン基板である半導
体基板１は、上側表面を有し、この面は酸化されて電気
的に絶縁性の二酸化シリコン層２が形成されている。こ
の上の層２の上に単結晶シリコンの比較的薄いウエハ３
が取り付けられている。このウエハがトランジスタ装置
ＢＩＰ１およびＪＦＥＴ１の活性層となる。この活性層
は比較的低濃度の負の電荷キャリアを含んでおり、図で
はｎと記されている。単結晶ウエハ３の厚さはＡ１であ
って、これは図示の例では４μｍに等しい。構成領域４
がウエハ４中で周囲の構成部品４ａおよび４ｂに対して
二酸化シリコンおよび多結晶シリコンを含む分離層５に
よって境界を区切られている。この分離層５は単結晶ウ
エハ３の表面から下方の分離層２まで延びてトランジス
タＢＩＰ１およびＪＦＥＴ１を完全に取り囲んでいる。
構成領域４はこれによって基板１と単結晶ウエハ３中の
周辺構成部品４ａおよび４ｂとから電気的に完全に分離
される。
列につながれた本発明のバイポーラトランジスタＢＩＰ
１の断面図である。この場合はシリコン基板である半導
体基板１は、上側表面を有し、この面は酸化されて電気
的に絶縁性の二酸化シリコン層２が形成されている。こ
の上の層２の上に単結晶シリコンの比較的薄いウエハ３
が取り付けられている。このウエハがトランジスタ装置
ＢＩＰ１およびＪＦＥＴ１の活性層となる。この活性層
は比較的低濃度の負の電荷キャリアを含んでおり、図で
はｎと記されている。単結晶ウエハ３の厚さはＡ１であ
って、これは図示の例では４μｍに等しい。構成領域４
がウエハ４中で周囲の構成部品４ａおよび４ｂに対して
二酸化シリコンおよび多結晶シリコンを含む分離層５に
よって境界を区切られている。この分離層５は単結晶ウ
エハ３の表面から下方の分離層２まで延びてトランジス
タＢＩＰ１およびＪＦＥＴ１を完全に取り囲んでいる。
構成領域４はこれによって基板１と単結晶ウエハ３中の
周辺構成部品４ａおよび４ｂとから電気的に完全に分離
される。
【００１４】トランジスタＢＩＰ１はベース領域Ｂを有
し、これは正の電荷キャリアをドープされており、図で
はｐと記されている。このベースＢは外部の電気的接続
とつなぐための接続領域Ｂ１を有し、この接続領域は正
の電荷キャリアを高濃度にドープされてｐ+ と記されて
いる。トランジスタＢＩＰ１のベース領域Ｂはエミッタ
Ｅ１を内包し、エミッタＥ１は負の電荷キャリアを高濃
度にドープされてｎ+と記されている。トランジスタＢ
ＩＰ１のコレクター領域Ｋ１もまた構成領域４中に位置
している。トランジスタＪＦＥＴ１のゲート接続Ｇ１は
ベース接続Ｂ１と共通であり、同トランジスタのソース
領域Ｓ１はトランジスタＢＩＰ１のコレクタ領域Ｋ１と
共通である。高濃度にドープされたｎ+ 領域Ｄ１がトラ
ンジスタＪＦＥＴ１のドレイン接続を構成する。
し、これは正の電荷キャリアをドープされており、図で
はｐと記されている。このベースＢは外部の電気的接続
とつなぐための接続領域Ｂ１を有し、この接続領域は正
の電荷キャリアを高濃度にドープされてｐ+ と記されて
いる。トランジスタＢＩＰ１のベース領域Ｂはエミッタ
Ｅ１を内包し、エミッタＥ１は負の電荷キャリアを高濃
度にドープされてｎ+と記されている。トランジスタＢ
ＩＰ１のコレクター領域Ｋ１もまた構成領域４中に位置
している。トランジスタＪＦＥＴ１のゲート接続Ｇ１は
ベース接続Ｂ１と共通であり、同トランジスタのソース
領域Ｓ１はトランジスタＢＩＰ１のコレクタ領域Ｋ１と
共通である。高濃度にドープされたｎ+ 領域Ｄ１がトラ
ンジスタＪＦＥＴ１のドレイン接続を構成する。
【００１５】構成領域４は二酸化シリコン分離層６によ
って覆われており、この分離層には外部の電気接続８の
ための開口部７が設けられている。それらの接続はベー
スの領域Ｂ１、エミッタＥ１、およびドレイン領域Ｄ１
の各々の接続領域へつながれる。そのような外部電気接
続の構造は良く知られているので、図を不必要に複雑に
しないように、図１では接続の詳細は示していない。
って覆われており、この分離層には外部の電気接続８の
ための開口部７が設けられている。それらの接続はベー
スの領域Ｂ１、エミッタＥ１、およびドレイン領域Ｄ１
の各々の接続領域へつながれる。そのような外部電気接
続の構造は良く知られているので、図を不必要に複雑に
しないように、図１では接続の詳細は示していない。
【００１６】図３は直列に接続されたトランジスタＢＩ
Ｐ１とＪＦＥＴ１の模式図である。ベース接続Ｂ１はゲ
ート接続Ｇ１へつながれ、コレクタＫ１はソース領域Ｓ
１へつながれている。ベース接続Ｂ１、エミッタＥ１、
およびドレイン接続Ｄ１はそれぞれ外部接続８の１つを
有している。
Ｐ１とＪＦＥＴ１の模式図である。ベース接続Ｂ１はゲ
ート接続Ｇ１へつながれ、コレクタＫ１はソース領域Ｓ
１へつながれている。ベース接続Ｂ１、エミッタＥ１、
およびドレイン接続Ｄ１はそれぞれ外部接続８の１つを
有している。
【００１７】典型的な動作状態では、トランジスタＢＩ
Ｐ１とＪＦＥＴ１は次のような電圧へつながれる： ドレイン電圧 ＶD ＝＋７０ボルト エミッター電圧 ＶE ＝０ボルト（アース） ベースおよびゲート電圧 ＶB ＝０．６ボルト トランジスタＢＩＰ１はベース領域Ｂの底面にＰＮ接合
９を有し、それは逆バイアスされ、印加される電圧を通
して典型的な方法で電荷キャリアを空乏化する。本発明
に従えば、ＰＮ接合９と分離層２との間の領域ＤＰ１は
比較的低濃度にドープされ、また比較的小さい厚さＡ２
＝２μｍを有する。従って、ＤＰ１領域全体が電荷キャ
リアを空乏化され、ベース領域Ｂとドレイン領域Ｄ１と
の間の電圧の大部分は比較的長い経路Ｌの上に亘って分
布することになる。この結果、２件の既出文献、Ｊ．
Ａ．アッペルズ（Ａｐｐｅｌｓ）とＨ．Ｍ．Ｊ．ヴァエ
ス（Ｖａｅｓ）による”高電圧薄層装置（Ｈｉｇｈ Ｖ
ｏｌｔａｇｅ Ｔｈｉｎ Ｌａｙｅｒ Ｄｅｖｉｃｅ
ｓ）”およびＪ．Ａ．アッペルズ（Ａｐｐｅｌｓ）等に
よる”薄層高電圧装置（Ｔｈｉｎ Ｌａｙｅｒ Ｈｉｇ
ｈ−Ｖｏｌｔａｇｅ Ｄｅｖｉｃｅｓ）”に示されたよ
うなリサーフ技術に従って、空乏領域ＤＰ１中の電界強
度ＥD は低い値をとる。領域ＤＰ１中の電界強度は約３
・１０5 ボルト／ｃｍというシリコンの臨界電界強度Ｅ
CR以下に保つことができ、この領域中での電流Ｉのサー
ジを回避できる。
Ｐ１とＪＦＥＴ１は次のような電圧へつながれる： ドレイン電圧 ＶD ＝＋７０ボルト エミッター電圧 ＶE ＝０ボルト（アース） ベースおよびゲート電圧 ＶB ＝０．６ボルト トランジスタＢＩＰ１はベース領域Ｂの底面にＰＮ接合
９を有し、それは逆バイアスされ、印加される電圧を通
して典型的な方法で電荷キャリアを空乏化する。本発明
に従えば、ＰＮ接合９と分離層２との間の領域ＤＰ１は
比較的低濃度にドープされ、また比較的小さい厚さＡ２
＝２μｍを有する。従って、ＤＰ１領域全体が電荷キャ
リアを空乏化され、ベース領域Ｂとドレイン領域Ｄ１と
の間の電圧の大部分は比較的長い経路Ｌの上に亘って分
布することになる。この結果、２件の既出文献、Ｊ．
Ａ．アッペルズ（Ａｐｐｅｌｓ）とＨ．Ｍ．Ｊ．ヴァエ
ス（Ｖａｅｓ）による”高電圧薄層装置（Ｈｉｇｈ Ｖ
ｏｌｔａｇｅ Ｔｈｉｎ Ｌａｙｅｒ Ｄｅｖｉｃｅ
ｓ）”およびＪ．Ａ．アッペルズ（Ａｐｐｅｌｓ）等に
よる”薄層高電圧装置（Ｔｈｉｎ Ｌａｙｅｒ Ｈｉｇ
ｈ−Ｖｏｌｔａｇｅ Ｄｅｖｉｃｅｓ）”に示されたよ
うなリサーフ技術に従って、空乏領域ＤＰ１中の電界強
度ＥD は低い値をとる。領域ＤＰ１中の電界強度は約３
・１０5 ボルト／ｃｍというシリコンの臨界電界強度Ｅ
CR以下に保つことができ、この領域中での電流Ｉのサー
ジを回避できる。
【００１８】本発明のトランジスタＢＩＰ１中の分離層
２までのＤＰ１領域全体が、容易に電荷キャリアを空乏
化できる低濃度にドープされた材料でできていることに
注目して欲しい。多くの既知のトランジスタは、これと
異なって、トランジスタのベース領域の下にいわゆる埋
め込み層と呼ばれる高濃度にドープされた層を配置され
て含んでおり、そしてベース領域のＰＮ接合とこの高濃
度にドープされた層との間には長い距離があり、そのた
めこの既知のトランジスタは高電圧に耐えることができ
る。この対応する高濃度にドープされた層は図１の本発
明のトランジスタ装置ＢＩＰ１およびＪＦＥＴ１中のリ
サーフ効果を完全に破壊するであろう。高濃度にドープ
された層は電荷キャリアを空乏化するのが困難で、その
ようにドープされた層の電界強度は、ドレインＤ１とエ
ミッタＥ１との間の比較的低い電圧においてブレークダ
ウン電界強度ＥCRに到達するであろう。領域Ｄ１はほん
の数ボルトのドレイン電圧ＶD において電荷キャリアを
空乏化できる。
２までのＤＰ１領域全体が、容易に電荷キャリアを空乏
化できる低濃度にドープされた材料でできていることに
注目して欲しい。多くの既知のトランジスタは、これと
異なって、トランジスタのベース領域の下にいわゆる埋
め込み層と呼ばれる高濃度にドープされた層を配置され
て含んでおり、そしてベース領域のＰＮ接合とこの高濃
度にドープされた層との間には長い距離があり、そのた
めこの既知のトランジスタは高電圧に耐えることができ
る。この対応する高濃度にドープされた層は図１の本発
明のトランジスタ装置ＢＩＰ１およびＪＦＥＴ１中のリ
サーフ効果を完全に破壊するであろう。高濃度にドープ
された層は電荷キャリアを空乏化するのが困難で、その
ようにドープされた層の電界強度は、ドレインＤ１とエ
ミッタＥ１との間の比較的低い電圧においてブレークダ
ウン電界強度ＥCRに到達するであろう。領域Ｄ１はほん
の数ボルトのドレイン電圧ＶD において電荷キャリアを
空乏化できる。
【００１９】図２は図１の部分を拡大して示す。この図
は、分離層２、構成領域４の一部分、接続領域Ｂ１およ
びＧ１とエミッタＥ１とを備えたベース領域Ｂの部分、
ドレイン領域Ｄ１、および空乏化領域ＤＰ１の一部分を
示している。図２はまた電界ＥD に関する一群の曲線を
含んでいる。曲線群には数値０．５・１０5 、１・１０
5 ・・・２．５・１０5 と記された曲線が含まれ、１つ
の曲線に沿った場所での電界強度は一定である。この値
は各々の曲線に対して数値記号として与えられ、ボルト
／ｃｍ単位で与えられており、例えば、図の最も左の曲
線に沿っての電界強度は０．５・１０5 ボルト／ｃｍの
値を有する。これらの電界強度は、構成部品を上で述べ
た動作電圧につないだ場合に発生する。曲線群Ｃは、経
験的に非常に正確な値を与えると分かっている計算モデ
ルに基づくものである。空乏領域ＤＰ１中の電界強度は
低く、電流Ｉのサージを防止できることが明らかであ
る。更に、電界ＥD は、分離層６近辺の構成領域４の表
面において比較的高い電界強度を有することも明らかで
あろう。トランジスタＢＩＰ１およびＪＦＥＴ１の仕様
電圧では、構成領域４のこの部分に事実上電流は流れ
ず、サージもまた発生しないであろう。しかし、この比
較的高い電界強度はトランジスタ装置ＢＩＰ１およびＪ
ＦＥＴ１へ与えられ得る電圧を制限する。
は、分離層２、構成領域４の一部分、接続領域Ｂ１およ
びＧ１とエミッタＥ１とを備えたベース領域Ｂの部分、
ドレイン領域Ｄ１、および空乏化領域ＤＰ１の一部分を
示している。図２はまた電界ＥD に関する一群の曲線を
含んでいる。曲線群には数値０．５・１０5 、１・１０
5 ・・・２．５・１０5 と記された曲線が含まれ、１つ
の曲線に沿った場所での電界強度は一定である。この値
は各々の曲線に対して数値記号として与えられ、ボルト
／ｃｍ単位で与えられており、例えば、図の最も左の曲
線に沿っての電界強度は０．５・１０5 ボルト／ｃｍの
値を有する。これらの電界強度は、構成部品を上で述べ
た動作電圧につないだ場合に発生する。曲線群Ｃは、経
験的に非常に正確な値を与えると分かっている計算モデ
ルに基づくものである。空乏領域ＤＰ１中の電界強度は
低く、電流Ｉのサージを防止できることが明らかであ
る。更に、電界ＥD は、分離層６近辺の構成領域４の表
面において比較的高い電界強度を有することも明らかで
あろう。トランジスタＢＩＰ１およびＪＦＥＴ１の仕様
電圧では、構成領域４のこの部分に事実上電流は流れ
ず、サージもまた発生しないであろう。しかし、この比
較的高い電界強度はトランジスタ装置ＢＩＰ１およびＪ
ＦＥＴ１へ与えられ得る電圧を制限する。
【００２０】図１の例の場合には、構成領域４は分離層
５によって取り囲まれ絶縁されている。別の実施例の場
合には、この分離層は、高濃度に正にドープされたｐ+
領域を含み、その領域が構成領域４を取り囲み、単結晶
層３の表面から下方の誘電体分離層２まで延びている。
分離層がＰＮ接合を有し、それに対して逆バイアスが印
加され、構成領域４は周囲の構成部品４ａおよび４ｂか
ら電気的に境界を区切られる。
５によって取り囲まれ絶縁されている。別の実施例の場
合には、この分離層は、高濃度に正にドープされたｐ+
領域を含み、その領域が構成領域４を取り囲み、単結晶
層３の表面から下方の誘電体分離層２まで延びている。
分離層がＰＮ接合を有し、それに対して逆バイアスが印
加され、構成領域４は周囲の構成部品４ａおよび４ｂか
ら電気的に境界を区切られる。
【００２１】ここで、本発明の別の実施例について図
４、図５、および図６を参照しながら説明する。図４は
バイポーラトランジスタＢＩＰ２を模式的に示してお
り、これは電界効果トランジスタＪＦＥＴ２へ直列につ
ながれている。トランジスタＢＩＰ２はエミッタＥ２と
ベースＢ２とを有し、ベースＢ２は電界効果トランジス
タＪＦＥＴ２のゲートＧ２へつながれている。このトラ
ンジスタはドレイン接続Ｄ２と、トランジスタＢＩＰ２
のコレクタＫ２へつながるソース接続Ｓ２とを有してい
る。
４、図５、および図６を参照しながら説明する。図４は
バイポーラトランジスタＢＩＰ２を模式的に示してお
り、これは電界効果トランジスタＪＦＥＴ２へ直列につ
ながれている。トランジスタＢＩＰ２はエミッタＥ２と
ベースＢ２とを有し、ベースＢ２は電界効果トランジス
タＪＦＥＴ２のゲートＧ２へつながれている。このトラ
ンジスタはドレイン接続Ｄ２と、トランジスタＢＩＰ２
のコレクタＫ２へつながるソース接続Ｓ２とを有してい
る。
【００２２】図５はトランジスタＢＩＰ２およびＪＦＥ
Ｔ２の１つの実施例の断面図である。この断面図は図６
のラインＡ−Ａに沿ってとられたものである。シリコン
基板２１の上側表面は酸化されて分離層２２が形成さ
れ、層２２の上には低濃度にｎドープされた単結晶ウエ
ハ２３が取り付けられる。ウエハ２３は４μｍの厚さを
有し、先に述べた実施例と類似している。構成領域２４
は構成領域２４を取り囲む分離層２５によって単結晶ウ
エハ２３中で境界を区切られている。この分離層は単結
晶ウエハ２３中にトレンチ（溝）を含み、トレンチの側
面は酸化され、電気的に絶縁性の層を形成されており、
トレンチの残りは多結晶シリコンによって埋められてい
る。構成領域２４はこれによって単結晶ウエハ２３の周
囲構成部品２４ａおよび２４ｂから電気的に分離され
る。バイポーラトランジスタＢＩＰ２と電界効果トラン
ジスタＪＦＥＴ２とは構成領域２４中に配置される。図
を不必要に複雑化しないように、外部接続２６のための
開口部を備えた保護表面層は図中に示していない。接続
２６は模式的にのみ示されている。
Ｔ２の１つの実施例の断面図である。この断面図は図６
のラインＡ−Ａに沿ってとられたものである。シリコン
基板２１の上側表面は酸化されて分離層２２が形成さ
れ、層２２の上には低濃度にｎドープされた単結晶ウエ
ハ２３が取り付けられる。ウエハ２３は４μｍの厚さを
有し、先に述べた実施例と類似している。構成領域２４
は構成領域２４を取り囲む分離層２５によって単結晶ウ
エハ２３中で境界を区切られている。この分離層は単結
晶ウエハ２３中にトレンチ（溝）を含み、トレンチの側
面は酸化され、電気的に絶縁性の層を形成されており、
トレンチの残りは多結晶シリコンによって埋められてい
る。構成領域２４はこれによって単結晶ウエハ２３の周
囲構成部品２４ａおよび２４ｂから電気的に分離され
る。バイポーラトランジスタＢＩＰ２と電界効果トラン
ジスタＪＦＥＴ２とは構成領域２４中に配置される。図
を不必要に複雑化しないように、外部接続２６のための
開口部を備えた保護表面層は図中に示していない。接続
２６は模式的にのみ示されている。
【００２３】トランジスタＢＩＰ２はベース領域Ｂ３を
有し、それは比較的低濃度の正にｐドープされ、正の高
濃度にｐ+ ドープされた接続領域Ｂ２を有している。ト
ランジスタＢＩＰ２のエミッタＥ２はベース領域Ｂ３中
にあって高濃度にｎ+ ドープされている。ベース領域Ｂ
３は構成領域２４の上側表面から下方のベース領域Ｂ３
の下側にあるＰＮ接合２９の方へ延びている。ＰＮ接合
２９と分離層２２との間には領域ＤＰ２があって、それ
はベース領域のドーピングに影響されない。トランジス
タＢＩＰ２のコレクタ領域Ｋ２は図に鎖線で示したよう
に、ベース領域Ｂ３の片側に位置している。図５に示し
た本発明の実施例において、以下で詳細に説明するよう
に、コレクタ領域Ｋ２全体で高い電界強度が回避され
る。
有し、それは比較的低濃度の正にｐドープされ、正の高
濃度にｐ+ ドープされた接続領域Ｂ２を有している。ト
ランジスタＢＩＰ２のエミッタＥ２はベース領域Ｂ３中
にあって高濃度にｎ+ ドープされている。ベース領域Ｂ
３は構成領域２４の上側表面から下方のベース領域Ｂ３
の下側にあるＰＮ接合２９の方へ延びている。ＰＮ接合
２９と分離層２２との間には領域ＤＰ２があって、それ
はベース領域のドーピングに影響されない。トランジス
タＢＩＰ２のコレクタ領域Ｋ２は図に鎖線で示したよう
に、ベース領域Ｂ３の片側に位置している。図５に示し
た本発明の実施例において、以下で詳細に説明するよう
に、コレクタ領域Ｋ２全体で高い電界強度が回避され
る。
【００２４】トランジスタＪＦＥＴ２のゲート接続Ｇ２
はベース接続Ｂ２と共通である。能動ゲートそれ自体は
２つのｐドープされた領域Ｇ３を含み、それは二股に分
かれた突出部状にベース領域Ｂ３から突き出し、分離層
２５の側面に沿って延びている。ゲート領域の形状は図
６でより明瞭であり、図６はトランジスタＢＩＰ２およ
びＪＦＥＴ２を上から見たところを示している。図５で
ゲート領域Ｇ３は破線で示されている。図示の例の場
合、二股に分かれた突出部Ｇ３は構成領域２４中を下方
へベース領域Ｂ３と同じ深さに延びているが、ちょうど
分離層２２まで下へ延びてもよい。トランジスタＪＦＥ
Ｔ２のソース領域Ｓ２はトランジスタＢＩＰ２のコレク
タ領域Ｋ２と共通である。トランジスタＪＦＥＴ２のド
レイン接続Ｄ２は高濃度に負にドープされたｎ+ 領域を
含む。
はベース接続Ｂ２と共通である。能動ゲートそれ自体は
２つのｐドープされた領域Ｇ３を含み、それは二股に分
かれた突出部状にベース領域Ｂ３から突き出し、分離層
２５の側面に沿って延びている。ゲート領域の形状は図
６でより明瞭であり、図６はトランジスタＢＩＰ２およ
びＪＦＥＴ２を上から見たところを示している。図５で
ゲート領域Ｇ３は破線で示されている。図示の例の場
合、二股に分かれた突出部Ｇ３は構成領域２４中を下方
へベース領域Ｂ３と同じ深さに延びているが、ちょうど
分離層２２まで下へ延びてもよい。トランジスタＪＦＥ
Ｔ２のソース領域Ｓ２はトランジスタＢＩＰ２のコレク
タ領域Ｋ２と共通である。トランジスタＪＦＥＴ２のド
レイン接続Ｄ２は高濃度に負にドープされたｎ+ 領域を
含む。
【００２５】図６はトランジスタＢＩＰ２およびＪＦＥ
Ｔ２の異なる領域を上から見たところを示している。構
成領域２４は分離層２５によって完全に取り囲まれ、ベ
ース領域Ｂ３は前記構成領域の一端において細長い構成
領域を横切って延びている。ベース接続Ｂ２およびエミ
ッタ接続Ｅ２は構成領域２４を横切る方向に延びる細長
い領域を含んでいる。ベース領域Ｂ３から突出する二股
に分かれた突出部Ｇ３であるトランジスタＪＦＥＴ２の
ゲートは、分離層２５に沿って、また構成領域の各側面
に沿って、構成領域２４の長手方向に延びている。ドレ
イン接続Ｄ２は構成領域の他端に位置している。図はま
た、ゲート接続Ｇ２の別の実施例を示している。２つの
高濃度の正にドープされたｐ+ 二股領域Ｇ４が突出部Ｇ
３中に延びており、それら突出部との電気的接触を改善
している。図示の実施例の突出部Ｇ３は一様な幅を有す
るように示されているが、それらはその他の形状を有す
ることもでき、例えば、図に鎖線Ｌ１で示したようなＹ
字形であってもよいことを理解されたい。
Ｔ２の異なる領域を上から見たところを示している。構
成領域２４は分離層２５によって完全に取り囲まれ、ベ
ース領域Ｂ３は前記構成領域の一端において細長い構成
領域を横切って延びている。ベース接続Ｂ２およびエミ
ッタ接続Ｅ２は構成領域２４を横切る方向に延びる細長
い領域を含んでいる。ベース領域Ｂ３から突出する二股
に分かれた突出部Ｇ３であるトランジスタＪＦＥＴ２の
ゲートは、分離層２５に沿って、また構成領域の各側面
に沿って、構成領域２４の長手方向に延びている。ドレ
イン接続Ｄ２は構成領域の他端に位置している。図はま
た、ゲート接続Ｇ２の別の実施例を示している。２つの
高濃度の正にドープされたｐ+ 二股領域Ｇ４が突出部Ｇ
３中に延びており、それら突出部との電気的接触を改善
している。図示の実施例の突出部Ｇ３は一様な幅を有す
るように示されているが、それらはその他の形状を有す
ることもでき、例えば、図に鎖線Ｌ１で示したようなＹ
字形であってもよいことを理解されたい。
【００２６】構成領域２４中の電界と空乏領域について
図７および図８を参照しながら簡単に説明する。これら
の図面は図５および図６に示された部分を拡大して示し
ている。空乏領域である領域ＤＰ２はベース領域Ｂ３の
下側のＰＮ接合２９に隣接して示されている。トランジ
スタＢＩＰ１の対応する空乏領域ＤＰ１については図１
および図２に関連して既に詳細に説明した。電界効果ト
ランジスタＪＦＥＴ２は、破線の定義ラインで示された
ように、突出部Ｇ３間に延びる空乏領域ＤＰ３を有す
る。領域ＤＰ３の定義ラインはトランジスタＪＦＥＴ２
の接続２６へ印加する電圧を適当なものに選ぶことによ
って移動させることができる。この移動は、ラインＡ−
Ａにおいて両端に矢印のついた記号Ｐ０によって示され
る方向に発生する。図に示すように、突出部の端部で空
乏領域ＤＰ３が部分的に突出部中へ延びている。電界効
果トランジスタＪＦＥＴ２の両ゲート突出部Ｇ３は構成
領域２４の表面から下方の前記領域中へ延びていること
を注意しておく。同様に、空乏領域ＤＰ３も構成領域の
表面から下方へ延びている。構成領域中の電界強度は曲
線Ｃ２で説明される。数値１・１０5 はその曲線に沿っ
ての電界強度の値をボルト／ｃｍ単位で示し、それは、
エミッターＥ２とベース接続Ｂ２がアースされ、ドレイ
ン接続Ｄ２が＋１００ボルトの電圧へつながれた時のト
ランジスタ装置の阻止状態に対応する。図を不必要に複
雑化しないように曲線Ｃ２だけを示してあるが、この電
界強度は図２に示されたのと類似の曲線群を用いればよ
り正確に示すことができる。図７から、電界強度が、ト
ランジスタＢＩＰ２下の空乏領域ＤＰ２および両突出部
Ｇ３間の両方において低くなっていることが分かるであ
ろう。図８中の曲線Ｃ２は構成領域２４の表面上の電界
強度を示している。信頼性の高い測定を行うことが困難
で、図５−図８に示した実施例に関して信頼ある計算モ
デルが現時点で欠けているため、図示された曲線Ｃ２は
電界強度の見積りに基づいたものである。
図７および図８を参照しながら簡単に説明する。これら
の図面は図５および図６に示された部分を拡大して示し
ている。空乏領域である領域ＤＰ２はベース領域Ｂ３の
下側のＰＮ接合２９に隣接して示されている。トランジ
スタＢＩＰ１の対応する空乏領域ＤＰ１については図１
および図２に関連して既に詳細に説明した。電界効果ト
ランジスタＪＦＥＴ２は、破線の定義ラインで示された
ように、突出部Ｇ３間に延びる空乏領域ＤＰ３を有す
る。領域ＤＰ３の定義ラインはトランジスタＪＦＥＴ２
の接続２６へ印加する電圧を適当なものに選ぶことによ
って移動させることができる。この移動は、ラインＡ−
Ａにおいて両端に矢印のついた記号Ｐ０によって示され
る方向に発生する。図に示すように、突出部の端部で空
乏領域ＤＰ３が部分的に突出部中へ延びている。電界効
果トランジスタＪＦＥＴ２の両ゲート突出部Ｇ３は構成
領域２４の表面から下方の前記領域中へ延びていること
を注意しておく。同様に、空乏領域ＤＰ３も構成領域の
表面から下方へ延びている。構成領域中の電界強度は曲
線Ｃ２で説明される。数値１・１０5 はその曲線に沿っ
ての電界強度の値をボルト／ｃｍ単位で示し、それは、
エミッターＥ２とベース接続Ｂ２がアースされ、ドレイ
ン接続Ｄ２が＋１００ボルトの電圧へつながれた時のト
ランジスタ装置の阻止状態に対応する。図を不必要に複
雑化しないように曲線Ｃ２だけを示してあるが、この電
界強度は図２に示されたのと類似の曲線群を用いればよ
り正確に示すことができる。図７から、電界強度が、ト
ランジスタＢＩＰ２下の空乏領域ＤＰ２および両突出部
Ｇ３間の両方において低くなっていることが分かるであ
ろう。図８中の曲線Ｃ２は構成領域２４の表面上の電界
強度を示している。信頼性の高い測定を行うことが困難
で、図５−図８に示した実施例に関して信頼ある計算モ
デルが現時点で欠けているため、図示された曲線Ｃ２は
電界強度の見積りに基づいたものである。
【００２７】図２のベース領域Ｂの端部における２．５
・１０5 ボルト／ｃｍという比較的高い電界強度は図５
および図６に示された本発明の実施例では回避されてい
る。このことは直列接続されたトランジスタＢＩＰ２お
よびＪＦＥＴ２が非常に高い電圧に耐えられる構成部品
を提供することを意味する。図６のＹ字形の突出部を含
む別の実施例は電圧耐性を更に改善する。それはそれら
の突出部の両端が容易に電荷キャリアを空乏化できるか
らである。ソース領域Ｓ２とドレイン接続Ｄ２との間の
トランジスタ装置の直列抵抗は、突出部Ｇ３間の距離が
ドレイン接続に向かって徐々に広がっているため、低く
保たれることができる。
・１０5 ボルト／ｃｍという比較的高い電界強度は図５
および図６に示された本発明の実施例では回避されてい
る。このことは直列接続されたトランジスタＢＩＰ２お
よびＪＦＥＴ２が非常に高い電圧に耐えられる構成部品
を提供することを意味する。図６のＹ字形の突出部を含
む別の実施例は電圧耐性を更に改善する。それはそれら
の突出部の両端が容易に電荷キャリアを空乏化できるか
らである。ソース領域Ｓ２とドレイン接続Ｄ２との間の
トランジスタ装置の直列抵抗は、突出部Ｇ３間の距離が
ドレイン接続に向かって徐々に広がっているため、低く
保たれることができる。
【００２８】図１および図２に示したトランジスタ装置
ＢＩＰ１およびＪＦＥＴ１に関する特定のデータについ
て図９および図１０を参照しながらより詳細に説明し、
既存のトランジスタとの比較も行う。図９には、横軸に
ドレイン電圧ＶD をボルト単位でとり、縦軸に電流Ｉを
ｍＡでとったグラフが示されている。実線の曲線４μ
は、厚さＡ１＝４μｍの単結晶ウエハ３中に形成された
図示のトランジスタ装置の特性を示しものである。破線
の曲線４．５μおよび５μはそれぞれ４．５μｍおよび
５μｍの厚さの単結晶ウエハ中に形成されたトランジス
タ装置の特性を示す。破線の曲線μは信号処理の観点か
ら見て理想的な特性を示す。単結晶ウエハ３が薄くなれ
ばトランジスタ装置の特性が望ましい理想的な曲線μに
近づくことが分かる。
ＢＩＰ１およびＪＦＥＴ１に関する特定のデータについ
て図９および図１０を参照しながらより詳細に説明し、
既存のトランジスタとの比較も行う。図９には、横軸に
ドレイン電圧ＶD をボルト単位でとり、縦軸に電流Ｉを
ｍＡでとったグラフが示されている。実線の曲線４μ
は、厚さＡ１＝４μｍの単結晶ウエハ３中に形成された
図示のトランジスタ装置の特性を示しものである。破線
の曲線４．５μおよび５μはそれぞれ４．５μｍおよび
５μｍの厚さの単結晶ウエハ中に形成されたトランジス
タ装置の特性を示す。破線の曲線μは信号処理の観点か
ら見て理想的な特性を示す。単結晶ウエハ３が薄くなれ
ばトランジスタ装置の特性が望ましい理想的な曲線μに
近づくことが分かる。
【００２９】図１０は横軸に電圧ＶB をボルト単位でと
り、縦軸には正規化された電流をアンペア単位で示した
グラフである。実線の曲線ＩＣは、７．５ボルトのドレ
イン電圧ＶD において、上述の電流Ｉが電圧ＶB によっ
てどのように変化するかを示している。従来の既知の構
造の対応するトランジスタに対する電流曲線が本発明の
トランジスタの電流曲線と非常によく一致して、図中で
２つの曲線がほとんど区別できないことに注目された
い。本発明における違いは電圧ＶB が０．２０ボルトよ
り小さい領域でわずかに電流が少なくなることに現れて
いる。実線の曲線ＩＢ１は本発明のトランジスタＢＩＰ
１に対するベース電流を示しており、破線の曲線ＩＢ０
は直上で述べた既知のトランジスタに対するベース電流
を示している。
り、縦軸には正規化された電流をアンペア単位で示した
グラフである。実線の曲線ＩＣは、７．５ボルトのドレ
イン電圧ＶD において、上述の電流Ｉが電圧ＶB によっ
てどのように変化するかを示している。従来の既知の構
造の対応するトランジスタに対する電流曲線が本発明の
トランジスタの電流曲線と非常によく一致して、図中で
２つの曲線がほとんど区別できないことに注目された
い。本発明における違いは電圧ＶB が０．２０ボルトよ
り小さい領域でわずかに電流が少なくなることに現れて
いる。実線の曲線ＩＢ１は本発明のトランジスタＢＩＰ
１に対するベース電流を示しており、破線の曲線ＩＢ０
は直上で述べた既知のトランジスタに対するベース電流
を示している。
【００３０】既に述べたように、本発明のトランジスタ
ＢＩＰ１は厚さＡ１＝４μｍのウエハ３中に形成されて
おり、それを厚さ２５μm の単結晶ウエハ中に形成され
た上述の既知のトランジスタと比較する。既知のトラン
ジスタはそれのベース領域の下に高濃度にドープされた
層を有しており、このウエハとトランジスタのベース領
域との間の距離は電流のブレークスルーを阻止するため
には十分大きくなければならない。従って、比較的大き
な厚さの単結晶層が必要となる。しかし、このことには
重大な欠点が伴う。現在の技術では、過度に厚い単結晶
層の中に、層５に相当する誘電体の絶縁分離層をつくる
ことができない。従って、既知のトランジスタは、空間
を占有する深くて高濃度にドープされた拡散領域ででき
た分離層によって境界を区切られる。このことは既知の
トランジスタがその単結晶層の広い表面エリアを占有す
ることを意味する。
ＢＩＰ１は厚さＡ１＝４μｍのウエハ３中に形成されて
おり、それを厚さ２５μm の単結晶ウエハ中に形成され
た上述の既知のトランジスタと比較する。既知のトラン
ジスタはそれのベース領域の下に高濃度にドープされた
層を有しており、このウエハとトランジスタのベース領
域との間の距離は電流のブレークスルーを阻止するため
には十分大きくなければならない。従って、比較的大き
な厚さの単結晶層が必要となる。しかし、このことには
重大な欠点が伴う。現在の技術では、過度に厚い単結晶
層の中に、層５に相当する誘電体の絶縁分離層をつくる
ことができない。従って、既知のトランジスタは、空間
を占有する深くて高濃度にドープされた拡散領域ででき
た分離層によって境界を区切られる。このことは既知の
トランジスタがその単結晶層の広い表面エリアを占有す
ることを意味する。
【００３１】上に述べた構成部品を作製する方法につい
て図１１ないし図１４を参照しながらここで簡単に説明
する。スタート材料は図１１に示すような、シリコン基
板１、分離酸化物層２、および単結晶シリコンウエハ３
を含む、いわゆる接着型（ｂｏｎｄｅｄ）ウエハであ
る。このような接着型ウエハは例えば、既出のヨーロッ
パ特許出願第Ａ１−０，４１８，７３７号に述べられた
ような方法で作製することができ、また市販もされてい
る。ウエハ３の上側表面にはフォトレジスト層３１が塗
布され、それを予め定められたパターン状に露光し、現
像することによって層３１中に開口部３２が作製され
る。これらの開口部を通したプラズマエッチングによっ
て深いトレンチ３３が分離層２までエッチされる。その
後、フォトレジスト層３１は除去される。トレンチの側
面は酸化され、二酸化シリコン層３４が形成され、トレ
ンチ３３の残りの部分は図１２に示すように多結晶シリ
コン３５によって埋められる。このようにして構成領域
４が区切られる。ウエハ３は開口部３７を有する新しい
フォトレジストマスク３６で以て覆われる。この開口部
を通して正のドーピング材料が導入され、図１３に示さ
れるようにベース領域Ｂが形成される。マスク３６は除
去され、更に別のフォトレジストマスク３８が取り付け
られる。このマスクはエミッタＥ１とドレイン接続Ｄ１
の負のドーピングのための開口部３９を有する。マスク
３８は除去され、新しいフォトレジストマスクが取り付
けられ、マスクを通しての高濃度の正のドーピングによ
ってベース接続Ｂ１が形成される。この製造段階は図に
は示されていない。このフォトレジストマスクが除去さ
れ、ウエハ３の表面は酸化されて、図１４に示すよう
に、二酸化シリコンの分離層６が形成される。この層６
は開口部４１を有するマスク４０によって被覆され、こ
の開口部を通して層６中に接続開口部７がエッチされ
る。マスク４０が除去されて、図面には示されていない
が、この構成部品に対して外部接続と保護層とが取り付
けられる。
て図１１ないし図１４を参照しながらここで簡単に説明
する。スタート材料は図１１に示すような、シリコン基
板１、分離酸化物層２、および単結晶シリコンウエハ３
を含む、いわゆる接着型（ｂｏｎｄｅｄ）ウエハであ
る。このような接着型ウエハは例えば、既出のヨーロッ
パ特許出願第Ａ１−０，４１８，７３７号に述べられた
ような方法で作製することができ、また市販もされてい
る。ウエハ３の上側表面にはフォトレジスト層３１が塗
布され、それを予め定められたパターン状に露光し、現
像することによって層３１中に開口部３２が作製され
る。これらの開口部を通したプラズマエッチングによっ
て深いトレンチ３３が分離層２までエッチされる。その
後、フォトレジスト層３１は除去される。トレンチの側
面は酸化され、二酸化シリコン層３４が形成され、トレ
ンチ３３の残りの部分は図１２に示すように多結晶シリ
コン３５によって埋められる。このようにして構成領域
４が区切られる。ウエハ３は開口部３７を有する新しい
フォトレジストマスク３６で以て覆われる。この開口部
を通して正のドーピング材料が導入され、図１３に示さ
れるようにベース領域Ｂが形成される。マスク３６は除
去され、更に別のフォトレジストマスク３８が取り付け
られる。このマスクはエミッタＥ１とドレイン接続Ｄ１
の負のドーピングのための開口部３９を有する。マスク
３８は除去され、新しいフォトレジストマスクが取り付
けられ、マスクを通しての高濃度の正のドーピングによ
ってベース接続Ｂ１が形成される。この製造段階は図に
は示されていない。このフォトレジストマスクが除去さ
れ、ウエハ３の表面は酸化されて、図１４に示すよう
に、二酸化シリコンの分離層６が形成される。この層６
は開口部４１を有するマスク４０によって被覆され、こ
の開口部を通して層６中に接続開口部７がエッチされ
る。マスク４０が除去されて、図面には示されていない
が、この構成部品に対して外部接続と保護層とが取り付
けられる。
【００３２】上の説明で、バイポーラトランジスタＢＩ
Ｐ１は電界効果トランジスタＪＦＥＴ１と直列につなが
れているとされ、そのようなトランジスタを作製する方
法が述べられた。トランジスタＢＩＰ２およびＪＦＥＴ
２のベース領域Ｂ３と、前記ベース領域の突出部Ｇ３
は、単にマスク３６中の開口部３７の形状を変えること
でも形成することができる。図示のバイポーラトランジ
スタＢＩＰ１およびＢＩＰ２はＮＰＮトランジスタであ
るが、本発明の範囲にはＰＮＰトランジスタも包含され
ることを理解されたい。
Ｐ１は電界効果トランジスタＪＦＥＴ１と直列につなが
れているとされ、そのようなトランジスタを作製する方
法が述べられた。トランジスタＢＩＰ２およびＪＦＥＴ
２のベース領域Ｂ３と、前記ベース領域の突出部Ｇ３
は、単にマスク３６中の開口部３７の形状を変えること
でも形成することができる。図示のバイポーラトランジ
スタＢＩＰ１およびＢＩＰ２はＮＰＮトランジスタであ
るが、本発明の範囲にはＰＮＰトランジスタも包含され
ることを理解されたい。
【００３３】最初のところで、３ないし５ボルト程度の
電圧をつながれた演算回路を意図した構成部品中におい
ても大きな電界強度が生じ得ると述べた。それらの構成
部品は非常に高速で、ドーピング材質を高い密度で含ん
でおり、寸法も小さい。例えば、それらの構成部品は図
１の距離Ａ１に対応して、ほんの０．５μｍ程度の厚さ
しか持たない。本発明は、寸法に比較して高い接続電圧
を有するそのような構成部品に対しても適用できる。そ
のような薄い構成部品の場合には上述の分離層５は、比
較的簡単な工程であるいわゆる局部酸化（ＬＯＣＯＳ）
によって作られる層で以て置き換えることができよう。
電圧をつながれた演算回路を意図した構成部品中におい
ても大きな電界強度が生じ得ると述べた。それらの構成
部品は非常に高速で、ドーピング材質を高い密度で含ん
でおり、寸法も小さい。例えば、それらの構成部品は図
１の距離Ａ１に対応して、ほんの０．５μｍ程度の厚さ
しか持たない。本発明は、寸法に比較して高い接続電圧
を有するそのような構成部品に対しても適用できる。そ
のような薄い構成部品の場合には上述の分離層５は、比
較的簡単な工程であるいわゆる局部酸化（ＬＯＣＯＳ）
によって作られる層で以て置き換えることができよう。
【００３４】本発明はシリコン構成部品を例にとって説
明してきたが、他の半導体材料、例えばゲルマニウムや
ガリウム砒素もまた同様に使用することができることを
理解されたい。
明してきたが、他の半導体材料、例えばゲルマニウムや
ガリウム砒素もまた同様に使用することができることを
理解されたい。
【００３５】本発明の構成部品はそれの電圧耐性に加え
て、更にいくつかの特長を提供する。上述のように、リ
サーフ技術を適用することによって、印加された電圧は
構成部品の広い部分に亘って分布するようにできる。従
って、構成部品は既に述べたように、基板の比較的狭い
表面エリアのみを占有することを要求する。加えて、構
成部品は薄く作製することができることも有利であり、
そのことよって構成部品はそれぞれ図示された誘電体分
離層５および２５で以て横方向分離することができる。
この結果、基板上で必要とされる空間は更に減少する。
本発明を実施するとき、特定数の構成部品を搭載するた
めに必要とされる半導体基板の表面積は、従来の既知の
技術と比較して少なくとも半分程度ですむ。このことは
例えば、各々の加入者がそれ自身の加入者線回路を有す
るような電話システムでの加入者線回路の場合に特に有
益である。本発明によって提供される別の特長は、構成
部品が最終処理された単結晶半導体層中に作製され、そ
れらの作製がフォトレジストマスクの選択によって決定
されるため、構成部品の作製が容易であることである。
て、更にいくつかの特長を提供する。上述のように、リ
サーフ技術を適用することによって、印加された電圧は
構成部品の広い部分に亘って分布するようにできる。従
って、構成部品は既に述べたように、基板の比較的狭い
表面エリアのみを占有することを要求する。加えて、構
成部品は薄く作製することができることも有利であり、
そのことよって構成部品はそれぞれ図示された誘電体分
離層５および２５で以て横方向分離することができる。
この結果、基板上で必要とされる空間は更に減少する。
本発明を実施するとき、特定数の構成部品を搭載するた
めに必要とされる半導体基板の表面積は、従来の既知の
技術と比較して少なくとも半分程度ですむ。このことは
例えば、各々の加入者がそれ自身の加入者線回路を有す
るような電話システムでの加入者線回路の場合に特に有
益である。本発明によって提供される別の特長は、構成
部品が最終処理された単結晶半導体層中に作製され、そ
れらの作製がフォトレジストマスクの選択によって決定
されるため、構成部品の作製が容易であることである。
【図１】バイポーラトランジスタと電界効果トランジス
タの断面図。
タの断面図。
【図２】図１に示したトランジスタの等電界面を示す断
面図。
面図。
【図３】図１および図２のトランジスタの模式図。
【図４】２個の直列接続されたトランジスタの模式図。
【図５】図４のトランジスタの断面図。
【図６】図５のトランジスタの平面図。
【図７】図４のトランジスタの関する等電界面を示す断
面図。
面図。
【図８】図４のトランジスタに関する等電界面を示す平
面図。
面図。
【図９】図１のトランジスタ装置の電流−電圧特性。
【図１０】既存のトランジスタと本発明のトランジスタ
に関する曲線を比較するグラフ。
に関する曲線を比較するグラフ。
【図１１】図１に示すトランジスタの製造工程を示す断
面図。
面図。
【図１２】図１に示すトランジスタの製造工程を示す断
面図。
面図。
【図１３】図１に示すトランジスタの製造工程を示す断
面図。
面図。
【図１４】図１に示すトランジスタの製造工程を示す断
面図。
面図。
１ 半導体基板 ２ 絶縁性の二酸化シリコン分離層 ３ 薄い単結晶シリコンウエハ ４ 構成領域 ４ａ，４ｂ 周辺構成領域 ５ 分離層 ６ 二酸化シリコン分離層 ７ 開口部 ８ 外部電気的接続 ９ ＰＮ接合 ２１ シリコン基板 ２２ 分離層 ２３ 単結晶ウエハ ２４ 構成領域 ２４ａ，２４ｂ 周辺構成領域 ２５ 分離層 ２６ 外部接続 ２９ ＰＮ接合 ３１ フォトレジスト層 ３２ 開口部 ３３ トレンチ ３４ 二酸化シリコン層 ３５ 多結晶シリコン ３６ フォトレジストマスク ３７ 開口部 ３８ フォトレジストマスク ３９ 開口部 ４０ マスク ４１ 開口部
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/808 27/095 7376−4Ｍ Ｈ０１Ｌ 29/80 Ｅ
Claims (4)
- 【請求項１】 薄い活性層中に形成された高いブレーク
ダウン電圧を有する半導体装置であって、前記装置が電
界強度（ＥD ）を低減化された、電荷キャリア空乏化領
域（ＤＰ１；ＤＰ２，ＤＰ３）を有し、更に半導体本体
（１，２，４ａ；２１，２２，２４ａ，２４ｂ）と、 前記半導体本体に取り付けられた半導体材料の構成領域
（４；２４）であって、上側表面を有し、第１の伝導形
（ｎ）のドーピング材料を低濃度にドープされた構成領
域と、 前記構成領域（４；２４）の下側表面を半導体本体から
区切る誘電体分離層（２；２２）と、 前記半導体本体（１，２，４ａ；２１，２２，２４ａ，
２４ｂ）と境界を接する構成領域（４；２４）の残りの
表面に沿って広がる、電気的に境界を区切る分離層
（５；１０；２５）と、 前記構成領域（４；２４）中に沈み込んで、前記第１の
伝導形のドーピング材料とは逆の第２の伝導形（ｐ）の
ドーピング材料を比較的低濃度にドープされた沈み込み
領域であって、前記構成領域の上側表面から下方に延び
る沈み込み領域（Ｂ；Ｂ３，Ｇ３）と、 前記沈み込み領域の面にあって、前記領域を前記構成領
域の残りの部分から区切るＰＮ接合（９；２９）と、 前記構成領域（４；２４）中にある少なくとも１つの半
導体構成部品（ＢＩＰ１，ＪＦＥＴ１；ＢＩＰ２；ＪＦ
ＥＴ２）と、 前記構成領域（４；２４）中にある少なくとも２つの電
気的接続（８；２６）であって、前記電気的接続（８；
２６）へ印加された電圧（ＶE ，ＶB ，ＶD ）によって
前記電界強度を低減化された領域（ＤＰ１；ＤＰ２，Ｄ
Ｐ３）が電荷キャリアを空乏化され、前記電荷キャリア
空乏化領域の第１の領域（ＤＰ１；ＤＰ２）が、少なく
とも前記沈み込み領域（Ｂ；Ｂ３，Ｇ３）部分の下にお
いて、前記ＰＮ接合（９；２９）から前記誘電体分離層
（２；２２）の方へ延びるようになった電気的接続と、 を含み、 前記半導体構成部品が、第２の半導体構成部品（ＪＦＥ
Ｔ１；ＪＦＥＴ２）と直列につながれたバイポーラトラ
ンジスタ（ＢＩＰ１；ＢＩＰ２）を含んでいることと、 前記沈み込み領域が前記バイポーラトランジスタ（ＢＩ
Ｐ１；ＢＩＰ２）のベース領域（Ｂ；Ｂ３）を含んでい
ることと、 前記ベース領域（Ｂ；Ｂ３）が、第１の伝導形のドーピ
ング材料を高濃度に（ｎ+ ）ドープされ、電気的接続
（８；２６）の１つへつながれたエミッタ領域（Ｅ１；
Ｅ２）を取り囲んでいることと、 前記ベース領域（Ｂ；Ｂ３）が、第２の伝導形のドーピ
ング材料を高濃度に（ｐ+ ）ドープされ、電気的接続
（８；２６）の別の１つへつながれたベース接続領域
（Ｂ１；Ｂ２）を有していることと、 前記ベース領域（Ｂ１；Ｂ２）が、直列接続された構成
部品（ＪＦＥＴ１；ＪＦＥＴ２）のための第２の接続領
域（Ｇ１；Ｇ２）を含んでいること、および−前記第２
の半導体構成部品（ＪＦＥＴ１；ＪＦＥＴ２）が、電気
的接続（８；２６）の第３のものを備えた構成領域
（４；２４）の前記残りの部分中に高濃度に（ｎ+ ）ド
ープされた接続領域（Ｄ１；Ｄ２）を有し、それによっ
て前記第１の空乏化領域（ＤＩＰ１；ＤＰ２）中の電界
強度（ＥD ）がその半導体材料に関するブレークダウン
電界強度（ＥCR）よりも低くなるようになっていること
と、を特徴とする半導体装置。 - 【請求項２】 請求項第１項記載の半導体装置であっ
て、前記第２の半導体構成部品（ＪＦＥＴ１；ＪＦＥＴ
２）が電界効果トランジスタであり、前記トランジスタ
の接続領域（Ｄ１；Ｄ２）が前記第１の伝導形（ｎ）の
ドーピング材料をドープされている半導体装置。 - 【請求項３】 請求項第１項または第２項記載の半導体
装置であって、前記分離層（２５）が、前記構成領域
（２４）の対向する側面上に２つの互い向き合った誘電
体分離壁を含んでおり、 前記沈み込み領域が誘電体絶縁分離層（２５）の前記向
き合った壁に沿って前記構成領域（２４）中へ延びる２
つの突出部（Ｇ３）を有し、電荷キャリアを空乏化され
た領域の第２の領域（ＤＰ３）がそれらの突出部（Ｇ
３）間に広がっていること、 を特徴とする半導体装置。 - 【請求項４】 請求項第３項記載の半導体装置であっ
て、前記突出部（Ｇ３）のベース領域（Ｂ３）に近い側
の端部が前記突出部の他方の端部よりもより大きい断面
幅を有することを特徴とする半導体装置。
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