JP2825322B2 - 誘電体分離構造を有する半導体基板の製造方法 - Google Patents

誘電体分離構造を有する半導体基板の製造方法

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Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は誘電体分離構造を構成する半導体基板に係
り、特に半導体基板の各層の膜厚精度の改良に関する。
（従来の技術） 従来から半導体集積回路の回路素子を形成する際に、
他の回路素子と分離され島状になった回路素子（以下、
分離島と略す）を形成するために各種の分離方法が用い
られている。その分離方法の中に、分離島の周囲（側面
と底面）をある誘電体により完全に包囲する構造の誘電
体分離方法がある。
第９図に従来の分離島の第１の例として誘電体分離構
造を有する半導体装置（NPN形トランジスタ）の例の断
面図を示す。すなわち、半導体基板１の上層に絶縁層２
（SiO2）が形成され、さらにその上層に高濃度Ｎ形シリ
コン層３が形成されている。そして前記シリコン層３の
上層には、低濃度Ｎ形シリコン層４が形成されると共に
コレクタになるＮ形不純物拡散層５も形成されている。
また前記低濃度Ｎ形シリコン層４の中にベースになる
Ｐ形不純物拡散層６が形成され、さらにこの拡散層６の
中にエミッタになるＮ形不純物拡散層７が形成されてい
る。
従ってこの半導体装置は、底面が前記絶縁層２で分離
され、および側面が四方に溝を設けることによって他の
回路素子と分離している。そして、この溝の両側面に沿
って絶縁膜（SiO2）８および10で囲み、その中に多結晶
シリコン層９が形成されている。つまり絶縁膜の中に多
結晶シリコン層が介在した壁のような構造により周囲を
取囲み他の回路素子と分離している。
さらに第10図に従来の第２の例の誘電体分離構造を有
する半導体装置（NPN形トランジスタとPNP形トランジス
タとで構成）の断面図を示す。以下、第９図と同一の部
分には同符号を付して説明を省略し、異なる部分につい
て説明する。PNP形トランジスタにおいて、11は高濃度
Ｐ形シリコン層であり、これは絶縁層２（SiO2）の上層
に形成されている。そして前記シリコン層11の上層に
は、低濃度Ｐ形シリコン層12が形成されると共にコレク
タになるＰ形不純物拡散層13も形成されている。
また前記低濃度Ｐ形シリコン層12の中にベースになる
Ｎ形不純物拡散層14が形成され、さらにこの拡散層14の
中にエミッタになるＰ形不純物拡散層15が形成されてい
る。
従ってこの半導体装置でも、底面が前記絶縁層２で分
離され、側面四方が絶縁膜8,10の中に多結晶シリコン層
９が介在した壁のような構造により周囲を取囲み他の回
路素子と分離している。
さらにまた第11図に従来の第３の例の誘電体分離構造
を有する半導体装置（NPN形トランジスタ,PNP形トラン
ジスタを有するBi−CMOS構造）の断面図を示す。以下、
第９図、第10図と同一の部分には同符号を付して説明を
省略し、異なる部分について説明する。
まずNPN形トランジスタ部は、低濃度Ｎ形シリコン層
４の中に低濃度Ｐ形シリコン層16が形成され、さらにこ
のシリコン層16の中にベースになる高濃度Ｐ形シリコン
層17とエミッタになる高濃度Ｎ形シリコン層18が形成さ
れている。
またPNP形トランジスタ部は、低濃度Ｐ形シリコン層1
2の中に低濃度Ｎ形シリコン層19が形成され、さらにこ
のシリコン層19の中にベースになる高濃度Ｎ形シリコン
層20とエミッタになる高濃度Ｐ形シリコン層21が形成さ
れている。さらにNchMOS部は、高濃度Ｐ形シリコン層11
の上層に低濃度Ｎ形シリコン層４が形成され、このシリ
コン層４の上層にPwell部22が形成される。そしてこのP
well部22の中にドレインになる高濃度Ｎ形シリコン層23
と、ソースになる高濃度Ｎ形シリコン層24とが離間して
形成されていて、これらのシリコン層23,24をまたがる
上面にはSiO2層25を介してゲート26が形成されている。
またさらにPchMOS部は、高濃度Ｎ形シリコン層３の上
層に低濃度Ｎ形シリコン層４が形成され、このシリコン
層４の上層にNwell部27が形成される。そしてこのNwell
部27の中にドレインになる高濃度Ｐ形シリコン層28と、
ソースになる高濃度Ｐ形シリコン層29とが離間して形成
されていて、これらのシリコン層28,29をまたがる上面
にはSiO2層30を介してゲート31が形成されている。
そして上記各NPN,PNP形トランジスタ部およびNch,Pch
MOS部のコレクタ，ベース，エミッタ，ドレイン，ソー
スの上面にはそれぞれにA1電極が設けられており、さら
に各電極間には多結晶シリコンの素子分離層が設けられ
ている。また各NPN,PNP形トランジスタ部およびNch,Pch
MOS部はその底面が前記絶縁層２で分離され、側面四方
が絶縁膜8,10の中に多結晶シリコン層９が介在した壁の
ような構造により周囲を取囲み隣接する各部と分離して
いる。
これらの誘電体分離構造を採用するにはいくつかの重
要な項目がある。
まず第一項として低濃度Ｎ形シリコン層４および低濃
度Ｐ形シリコン層12の膜厚が均一されていなければなら
ない。この均一性は±10％以内例えば、所定厚を1.5μ
ｍとすると±0.15μｍ以下の誤差が望ましい。
また第二項として高濃度Ｎシリコン層３および高濃度
Ｐシリコン層11のシート抵抗が均一されていなければな
らない。この均一性は±15％以内例えば、所定値20Ω／
□に対して±３Ω／□以下の誤差が望ましい。
さらに第三項として分離島の側面を絶縁体で完全に包
囲する構造のため、その絶縁体を埋める溝が浅いほど容
易になる。従って、高濃度Ｎ形シリコン層３および低濃
度Ｎ形シリコン層４を合わせた膜厚、あるいは高濃度Ｐ
形シリコン層11および低濃度Ｐ形シリコン層12を合わせ
た膜厚は横方向の誘電体分離膜（8,10）の形成のために
は薄いほうが良い。すなわち前記膜厚は５μｍ以下が望
ましい。
以上のことから誘電体分離構造を採用するために分離
島の底面になる絶縁層を形成する半導体基板の各層の膜
厚精度が重要となる。
そして、その半導体基板を製造する方法は種々知られ
ている。まず、第９図に示したNPN形トランジスタのみ
で構成される半導体装置の半導体基板の、従来の第１の
製造方法を第12図に示す。
すなわち、同図（ａ）に示すようにＮ+不純物拡散工
程においては、第１のシリコン基板となる低濃度Ｎ形シ
リコン基板41に高濃度Ｎ+不純物を拡散して高濃度Ｎ形
シリコン層42を形成する。つぎの同図（ｂ）に示すよう
に接着工程においては、第１のシリコン基板の両側の表
面を酸化させ、二酸化シリコン酸化膜43を形成する。さ
らに第２のシリコン基板44を不純物を拡散して形成した
前記シリコン層42側の酸化膜43に接着する。つぎに同図
（ｃ）に示すように研磨工程においては、接着された第
１および第２のシリコン基板の第１のシリコン基板側の
表面、すなわち低濃度Ｎ形シリコン基板41側から研磨し
て所定厚に形成する。
つぎに従来の第２の製造方法を第13図に示す。
すなわち、同図（ａ）に示すように接着工程において
は、第１のシリコン基板である高濃度Ｎ形シリコン基板
45の両側の表面を酸化させ、二酸化シリコン酸化膜46が
形成される。そして前記酸化膜46に第２のシリコン基板
47を接着する。そして同図（ｂ）に示すように研磨工程
においては、接着された第１および第２のシリコン基板
の第１のシリコン基板側の表面、すなわち高濃度Ｎ形シ
リコン基板45側から研磨して、接着面を基準とした所定
厚に形成する。つぎに同図（ｃ）に示すようにエピタキ
シャル成長工程においては、前記所定厚のシリコン基板
の高濃度Ｎ形シリコン基板45側にエピタキシャル成長さ
せ低濃度Ｎ形シリコン膜48を形成する。
さらに従来の第３の製造方法を第14図に示す。
すなわち、同図（ａ）に示すようにエピタキシャル成
長工程においては、第１のシリコン基板である高濃度Ｎ
形シリコン基板49にエピタキシャル成長により低濃度Ｎ
形シリコン膜50を成長させる。つぎに同図（ｂ）に示す
ように接着工程においては、第１のシリコン基板の両側
の表面を酸化させ、二酸化シリコン酸化膜51を形成す
る。さらに第２のシリコン基板52を前記シリコン膜50側
の前記酸化膜51に接着する。その後に接着したシリコン
基板を窒素／酸素雰囲気ガス中で熱処理する。そして弗
酸の溶液に浸して前記高濃度Ｎ形シリコン基板49側の二
酸化シリコン酸化膜51を除去する。
つぎに同図（ｃ）に示すように選択エッチング工程に
おいては、高濃度Ｎ形シリコンに対してエッチング選択
比が高いエッチング溶液を用いて、前記高濃度Ｎ形シリ
コン49のみを選択エッチングして除去する。つぎの同図
（ｄ）に示すようにＮ+不純物拡散工程においては、エ
ッチングされたシリコン基板の低濃度Ｎ形シリコン膜50
に高濃度Ｎ+不純物を拡散する。そして同図（ｅ）に示
すようにエピタキシャル成長においては、高抵抗濃度に
なったＮ形シリコン膜53上に低濃度Ｎ形シリコン膜54を
エピタキシャル成長させる。なお前記Ｎ形シリコン基板
49の代わりにＰ形シリコン基板を用いても同様に製造さ
れる。
以上の３つの製造方法のいずれかによって製造された
半導体基板を用いて、分離構造を有するNPN形トランジ
スタの半導体装置を製造している。
そしてまた第10図に示したNPN形トランジスタとPNP形
トランジスタで構成する半導体装置、および第11図に示
したNPN形トランジスタとPNP形トランジスタを有するBi
−CMOS構造の半導体装置に用いられる半導体基板の従来
の製造方法は、上述のNPN形トランジスタのみのものの
場合と各製造方法において次の点で異なる。
従来の第１の製造方法では、第12図（ａ）Ｎ+不純物
拡散工程に替えて第15図（ａ）に示すＮ+,P+不純物選択
拡散工程で第１のシリコン基板となる低濃度Ｎ形シリコ
ン基板41に高濃度Ｎ形不純物および高濃度Ｐ形不純物を
選択拡散して高濃度Ｎ形シリコン層55および高濃度Ｐ形
シリコン層56を形成する。さらに接着工程以降をほぼ第
12図と同様に行い、第15図（ｂ）に断面を示す半導体基
板を得る。
従来の第２の製造方法では、第13図の第１のシリコン
基板である高濃度Ｎ形シリコン基板45に替えて、第16図
（ａ）のＮ+,P+不純物選択拡散工程を設けて、例えば低
濃度Ｎ形シリコン基板に高濃度Ｎ形および高濃度Ｐ形不
純物を選択拡散して形成した、高濃度Ｎ形シリコン層57
および高濃度Ｐ形シリコン層58を有するシリコン基板を
使用する。そしてその後第13図（ａ）の接着工程以降を
ほぼ同様に行い、第16図（ｂ）に断面を示す半導体基板
を得る。
従来の第３の製造方法では、第14図（ｃ）の選択エッ
チング工程までは同様に行った後、第14図（ｄ）Ｎ+不
純物拡散工程に替えて第17図（ａ）に示すＮ+,P+不純物
選択拡散工程で低濃度Ｎ形シリコン膜50に高濃度Ｎ形不
純物および高濃度Ｐ形不純物を選択拡散して高濃度Ｎ形
シリコン膜59および高濃度Ｐ形シリコン膜60を形成す
る。そして高濃度Ｎ形シリコン膜59および高濃度Ｐ形シ
リコン膜60上に低濃度Ｎ形シリコン膜54をエピタキシャ
ル成長させて、第17図（ｂ）に断面を示す半導体基板を
得る。
以上の３つの製造方法のいずれかによって製造された
半導体基板を用いて、分離構造を有するNPN形トランジ
スタとPNP形トランジスタで構成する半導体装置を製造
している。
また他の分離方法として、第18図に従来のＰ形不純物
拡散によるアイソレーション拡散層が用いられた半導体
集積回路素子（NPN形トランジスタ）を示す。すなわち
Ｐ形シリコン基板61上に高濃度Ｎ形シリコン層63を埋め
込み層として設け、その上に覆うようにして低濃度Ｎ形
シリコン層62を形成する。これを囲むようにＰ形不純物
拡散によるアイソレーション拡散層64を設けて、他の回
路素子と分離している。
そしてコレクタになるＮ形不純物拡散層65が前記高濃
度Ｎ形シリコン層63上に形成されている。
また前記低濃度Ｎ形シリコン層62の中にベースになる
Ｐ形不純物拡散層66が形成され、さらにこの拡散層66の
中にエミッタになるＮ形不純物拡散層67が形成されてい
る。
このNPN形トランジスタの形成に用いられている分離
方法は、従来の半導体集積回路内の他の回路素子と分離
する場合に通常用いられている。しかし前記Ｐ形シリコ
ン基板61と高濃度Ｎ形シリコン層63の間に接合容量が存
在し、回路素子の動作の高速化を妨げる方向に働いてい
る。さらに分離島を形成するにあたってＰ形不純物拡散
によるアイソレーション拡散層64によって他の回路素子
と分離しているため、絶縁体を用いる場合よりも分離層
が幅広くなっている。
（発明が解決しようとする課題） 前述したような製造方法のいずれかによって半導体基
板を製造するのに際して次のような課題がある。
通常、シリコン基板（125mmシリコンウエハ）の平坦
度は良品とされるものでも、1.0μｍ程度の差がある。
よって従来の第１の製造方法の第12図（ｃ）研磨工程で
は、低濃度Ｎ形シコン層41の膜厚の均一性をシリコン基
板全面において、その膜厚の±10％以内すなわち±0.15
μｍ以下に研磨するのは困難である。
また従来の第２の製造方法では、シリコン基板（125m
mシリコンウエハ）を研磨して削除し、エピタキシャル
成長させることによって膜厚が所定厚さにできるため第
13図（ｃ）、第16図（ｂ）における高濃度Ｎ形シリコン
層45および低濃度Ｎ形シリコン層48を合わせた膜厚、あ
るいは高濃度Ｎ形シリコンン層57と高濃度Ｐ形シリコン
層58を合せ持ったシリコン層および低濃度Ｎ形シリコン
層48を合わせた膜厚は3.5μｍ程度にすることができ
る。
ところが第13図（ｂ）研磨工程で前述したようなシリ
コン基板に平坦度の差を有するために研磨された高濃度
Ｎ形シリコン層45の膜厚の均一性が悪くなる。これによ
りシート抵抗の均一性がなくなり、サンプルデータによ
ると24％ないし34％の差が生じている。同様に研磨され
た高濃度Ｎ形シリコン層57と高濃度Ｐ形シリコン層58を
合せ持ったシリコン層も、膜厚の均一性が悪くなりシー
ト抵抗の均一性がなくなり、サンプルデータによると25
％ないし35％の差が生じている。一般に高濃度Ｎ形シリ
コン膜あるいは高濃度Ｐ形シリコン膜は、不純物濃度が
約５×1018atm/cm3以上になると、膜厚測定するのに際
して用いる赤外線が透過せず、膜厚測定不能になる。す
なわち、高濃度Ｎ形シリコン層45あるいは高濃度Ｎ形シ
リコン層57と高濃度Ｐ形シリコン層58を合せ持ったシリ
コン層を研磨して所定厚にする制御が困難な場合があ
る。
また従来の第３の製造方法によれば高，低濃度Ｎ形シ
リコン層の所定厚と膜厚の均一性が前述した項目を満た
し、シート抵抗も項目を満たすことができる。ところが
第14図（ａ）エピタキシャル成長工程において、高濃度
Ｎ形シリコン層49に低濃度Ｎ形シリコン層50のエピタキ
シャル成長させたときに、反応生成物などの粒子が前記
シリコン層49の表面に付着する確率が高く、表目に凹凸
ができる。この表面状態で酸化させ、二酸化シリコン酸
化膜51を形成し、第２のシリコン基板52を前記シリコン
膜50側の前記酸化膜51に接着する場合に、その接着面に
空洞が生じることがある。さらにエピタキシャル成長工
程は他工程に比べるとコストが高く、それを二度繰返す
ため割高になり、加えてこの方法は製造工程が繁雑であ
る。これらのために第３の製造方法は分離構造を有する
半導体装置を量産するには不向きである。
そこで本発明は、特に前述した半導体基板の平坦度お
よび研磨工程の精度の影響を無くし、回路素子形成層の
膜厚と抵抗の均一化を図り、誘電体分離構造を有する半
導体基板製造の精度を改良することを目的とする。
［発明の構成］ （課題を解決するための手段） 本発明は従来の技術が持つ課題を解決するために、所
定誘電形の第１および第２の半導体基板の少なくとも各
一方面を鏡面研磨する第１の工程と、前記第１の工程に
よって鏡面研磨された前記一方面上のいずれかに誘電体
膜を形成する第２の工程と、前記第２の工程によって形
成された前記誘電体膜を挾装するようにして前記第１お
よび第２の半導体基板の各鏡面側を対面させて接合し熱
処理する第３の工程と、前記第３の工程によって各鏡面
側を対面させて接合された前記第１および第２の半導体
基板のいずれか一方面を前記誘電体膜側を基準にして所
定厚に研削する第４の工程と、前記第４の工程によって
所定厚に研削された面に高濃度不純物を導入する第５の
工程と、前記第５の工程によって高濃度不純物が導入さ
れた面上に低濃度不純物半導体層を形成する第６の工程
とを具備することを特徴とする半導体基板の製造方法を
用いる。
また前記製造方法の第５の工程で、所定厚に研削され
た面に高濃度Ｎ形不純物と高濃度Ｐ形不純物とをそれぞ
れの所定領域に導入することを特徴とする半導体基板の
製造方法を用いる。
（作用） 以上のような製造方法は、半導体基板の平坦度および
研磨工程の精度の影響を無くし、回路素子形成層の膜厚
と抵抗の均一化を図り、この誘電体分離構造を有する半
導体基板の製造精度を改良することができ、ひいてはこ
の半導体基板を用いる半導体装置の量産に寄与すること
ができる。
（実施例） 以下、図面を参照して本発明の実施例につき詳細に説
明する。
本発明の第１の実施例を第１図乃至第４図により説明
する。
第１図（ａ）ないし（ｄ）は、本発明の第１の実施例
の誘電体分離構造を有する半導体基板の製造方法を示す
工程図である。
すなわち第１図（ａ）接着工程において、例えば直径
125mm,厚さ625μm,結晶方位（100），比抵抗１ないし２
Ω・cmの少なくとも一方面が鏡面研磨された第１のＮ形
シリコン基板70の両面に厚さ１μｍの二酸化シリコン層
（誘電体層）71を形成させる。
直径125mm,厚さ625μm,結晶方位（100），比抵抗５な
いし10Ω・cmの第２のＮ形シリコン基板72（シリコンウ
エハを用いる場合に、結晶方位，比抵抗，形等の制限は
ない）の少なくとも一方面を鏡面研磨する。前記第１の
シリコン基板70と第２のシリコン基板72との互いに鏡面
研磨した面側を対面するようにして大気中，室温で接合
させる。その後、この基板をN2:O2＝4:1（容積比）の雰
囲気ガス中で1100℃で２時間の熱処理を施し、第１と第
２のシリコン基板の接着をする。
つぎの同図（ｂ）に示すように研磨工程において、接
着された第１と第２のシリコン基板に平面研削盤を用い
て、第１のシリコン基板70を約15μｍの厚さに研削す
る。この研削された面を機械化学研磨（mechano−chemi
cal polishing）によって、シリコン基板中央の平均厚
さが2.5μｍになるように鏡面研磨する。
そして同図（ｃ）に示すようにＮ+不純物拡散工程に
おいては、前記第１のシリコン基板70に、酸化アンチモ
ン（Sb2O3）の固体拡散源を用いた通常の拡散方法によ
って不純物拡散を行う。すなわち、N2雰囲気ガス中で、
1250℃,60分間（前記固体拡散源は950℃に保持されてい
る）のＮ+不純物拡散を行う。これによりシート抵抗が
平均値20Ω／□の高濃度Ｎ形シリコン層73を形成する。
その後に同図（ｄ）に示すようにエピタキシャル成長
工程においては、前記高濃度Ｎ形シリコン層73上に低濃
度Ｎ形シリコン層74をエピタキシャル成長させる。すな
わち、SiHCl3ガスを用いて所定の温度で1.5μｍの低濃
度Ｎ形シリコン層74を高濃度Ｎ形シリコン層73上にエピ
タキシャル成長させた。
この様な工程で50枚の誘電体分離シリコン基板のサン
プルを作成した。
第２図に前記サンプルの高濃度Ｎ形シリコン層73のシ
ート抵抗面内分布の傾向を示す。そして第３図にその測
定点として前記シリコン基板上の中心点Ｑと、外周より
距離ａ（5mm）内側に入った４点Z1，Z2，Z3，Z4の計５
点の測定点を示す。
すなわち、第３図の測定点での最大値から最小値の差
をシート抵抗のバラツキもしくは誤差値として、第２図
の横軸にとり、縦軸にはサンプル数をとっている。これ
よりシート抵抗バラツキ値の面内分布の平均値は3.47Ω
／□（±8.7％）すなわち、所定値20Ω／□に対して±
1.735Ω／□の誤差となる。従って、前述した±15％以
内の均一性を十分に確保できている。
また第４図に前記と同様のサンプルのエピタキシャル
成長させた膜（低濃度Ｎ形シリコン層74）の膜厚分布の
傾向を示す。ここでシリコン基板上の５点の測定点は前
述した第３図のシート抵抗の測定点と同位置である。さ
らに前記エピタキシャル成長膜厚の値は最大値から最小
値の差を膜厚の値とした。この値を第４図の横軸にと
り、縦軸にはサンプル数をとっている。これによりＮ形
エピタキシャル成長させた膜の膜厚分布の平均値は0.19
μｍ（±6.3％）すなわち、所定値1.5μｍに対して±0.
095の誤差となる。従って前述した所定膜厚の±10％以
内の均一性を十分に確保できている。
さらにシリコン基板間のシート抵抗および膜厚分布の
均一性もほぼ上記と同程度の値であり、実用化に十分な
値である。
そして高濃度Ｎ形シリコン層73の膜厚2.5μｍと低濃
度Ｎ形シリコン層74の膜厚1.5μｍとの合計膜厚が４μ
ｍとなり、分離島を形成するに合っては十分に容易にな
る。
次に本発明の第２の実施例を第５図乃至第９図により
説明する。尚、第１図と同一の箇所には同一符号を付
し、異なる部分について説明する。
第５図（ａ）ないし（ｅ）は、本発明の第２の実施例
の誘電体分離構造を有する半導体基板の製造方法を示す
工程図である。
すなわち本実施例においては第５図（ａ）接着工程お
よび同図（ｂ）研磨工程を、第１図（ａ）接着工程およ
び同図（ｂ）研磨工程と同様に実施する。。
次に同図（ｃ）に示すようにＮ+不純物選択拡散工程
においては、前記第１のシリコン基板70の上面に酸化膜
75を形成し、この酸化膜75を写真触刻法でＮ+不純物を
拡散しない領域については覆ったままとし、Ｎ+不純物
を拡散する領域については除去する。その後、三酸化ア
ンチモン（Sb2O3）の固体拡散源を用いた通常の拡散方
法によってＮ+不純物拡散を行う。すなわち、N2雰囲気
ガス中で、1250℃,60分間（前記固体拡散源は950℃に保
持されている）のＮ+不純物拡散を行う。これによりシ
ート抵抗が平均値20Ω／□の高濃度Ｎ形シリコン層76を
形成する。
そして同図（ｄ）に示すようにＰ＋ 不純物選択拡散
工程においては、Ｎ+不純物拡散を行った前記第１のシ
リコン基板70の上面に酸化膜77を形成し、この酸化膜77
を写真触刻法でＰ+不純物を拡散しない領域については
覆ったままとし、Ｐ+不純物を拡散する領域については
除去する。その後、BSG（Boron silicate Grass）を用
いた通常の拡散方法によってＰ+不純物拡散を行う。こ
れによりシート抵抗が平均値20Ω／□の高濃度Ｐ形シリ
コン層78を形成する。
その後に同図（ｅ）に示すようにエピタキシャル成長
工程においては、前記高濃度Ｎ形シリコン層76および前
記高濃度Ｐ形シリコン層78の両層上に低濃度Ｎ形シリコ
ン層79をエピタキシャル成長させる。すなわち、SiHCl3
ガスを用いて所定の温度で1.5μｍの低濃度Ｎ形シリコ
ン層79を高濃度Ｎ形シリコン層76および前記高濃度Ｐ形
シリコン層78の両層上にエピタキシャル成長させた。
この様な第５図（ａ）ないし（ｅ）の全工程をへて、
Ｎ+不純物拡散で形成した高濃度Ｎ形シリコン層76とＰ+
不純物拡散で形成した高濃度Ｐ形シリコン層78とを、第
６図に示す一辺の長さがｂ（15mm）である市松模様状に
配置した50枚の誘電体分離シリコン基板（サンプルＡ）
を作成した。
またこれとは別に第５図（ａ）ないし（ｄ）までの工
程を実施して（同図（ｅ）のエピタキシャル成長工程を
除いて）、50枚の誘電体分離シリコン基板（サンプル
Ｂ）を作成した。
第７図に前記サンプルＢの高濃度Ｎ形シリコン層76お
よび高濃度Ｐ形シリコン層78のシート抵抗面内分布の傾
向を示す。そしてその測定点は第６図に示す、シリコン
基板の中心Ｏ（Ｐ+層）、中心Ｏから図中で左右に距離
ｃ（30mm）離れた点X1，X2（Ｐ+層）、上下に距離ｄ（4
5mm）離れた点Y1，Y2（Ｎ+層）の５点とした。
すなわち、第６図の測定点をＰ+層の測定点（３点）
のグループＰと、Ｎ+層の測定点（２点）のグループＮ
に分け、各グループ内の最大値と最小値の差をシート抵
抗のバラツキもしくは誤差値とする。次にグループＰと
グループＮの値のうちで大きいほうの値をシリコン基板
でのシート抵抗のバラツキもしくは誤差値として、第７
図の横軸にとり、縦軸にはサンプル数をとっている。こ
れよりシート抵抗バラツキ値の面内分布の平均値は3.54
Ω／□（±8.85％）すなわち、所定値20Ω／□に対して
±1.77Ω／□の誤差となる。従って、前述した±15％以
内の均一性を十分に確保できている。
また第８図に前記サンプルＡのエピタキシャル成長さ
せた膜（低濃度Ｎ形シリコン層79）の膜厚分布の傾向を
示す。ここでシリコン基板上の５点の測定点は前述した
第６図のシート抵抗の測定点と同位置である。さらに前
記エピタキシャル成長膜厚の値は最大値から最小値の差
を膜厚の値とした。この値を第８図の横軸にとり、縦軸
にはサンプル数をとっている。これによりＮ形エピタキ
シャル成長させた膜の膜厚分布の平均値は0.23μｍ（±
7.7％）すなわち、所定値1.5μｍに対して±0.115の誤
差となる。従って前述した所定膜厚の±10％以内の均一
性を十分に確保できている。
さらにシリコン基板間のシート抵抗および膜厚分布の
均一性もほぼ上記と同程度の値であり、実用化に十分な
値である。
そして高濃度Ｎ形シリコン層76および高濃度Ｐ形シリ
コン層78の膜厚2.5μｍと低濃度Ｎ形シリコン層79の膜
厚1.5μｍとの合計膜厚が４μｍとなり、分離島を形成
するに合っては十分に容易になる。
また第18図に示す従来のアイソレーション拡散層を用
いて分離されたものと比較すると、これらの製造方法に
よる誘電体分離構造を有する半導体基板に形成された半
導体集積回路は、Ｐ形シリコン基板と高濃度Ｎ形不純物
拡散による埋め込み層との間にある接合容量が無く、回
路素子の動作の高速化が容易になる。さらに各本実施例
による半導体集積回路は、絶縁層によって分離されるた
めに第18図に示した従来のものに比べて、薄い層で分離
することができ回路素子の高集積化が容易になる。
よって本発明の誘電体分離構造を有する半導体基板の
製造方法は、回路素子形成層の膜厚と抵抗のそれぞれ均
一化を図ることができ、これにより従来では生産への導
入，実用化が困難であった完全誘電体分離構造の半導体
集積回路が実現できる。
その他、本発明の誘電体分離構造を有する半導体基板
の製造方法は本発明の要旨を逸脱しない範囲で種々の変
形や応用が可能であることは勿論である。
［発明の効果］ 以上の説明したように、本発明の誘電体分離構造を有
する半導体基板の製造方法は、半導体基板の平坦度およ
び研磨工程の精度の影響を無くし、回路素子形成層の膜
厚と抵抗のそれぞれ均一化を図り、この半導体基板製造
の精度を改良することができる。
【図面の簡単な説明】
第１図は本発明の第１の実施例の半導体基板の製造工程
図、第２図は第１図の製造方法によって製造された半導
体基板のシート抵抗面内分布図、第３図は第２図の半導
体基板上の測定点を示す図、第４図は第１図の製造方法
によって製造された半導体基板のエピタキシャル成長膜
の膜厚分布図、第５図は本発明の第２の実施例の半導体
基板の製造工程図、第６図は第５図における製造途中で
の半導体基板の平面図、第７図は第６図の半導体基板の
シート抵抗面内分布図、第８図は第５図の製造方法によ
って製造された半導体基板のエピタキシャル成長膜の膜
厚分布図、第９図乃至第11図は誘電体分離構造を有する
半導体集積回路の断面図、第12図乃至第17図は従来の半
導体基板の製造工程を説明するために示す図、第18図は
従来のアイソレーション拡散層を分離に用いられた半導
体集積回路の断面図である。 70……第１の半導体基板（Ｎ形シリコン基板）、71……
誘電体（二酸化シリコン膜）、72……第２の半導体基板
（Ｎ形シリコン基板）、73……高濃度不純物Ｎ形シリコ
ン層、74……低濃度不純物Ｎ形シリコン層。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 鎌倉 孝信 神奈川県川崎市幸区堀川町72番地 株式 会社東芝堀川町工場内 (56)参考文献 特開 昭61−182240（ＪＰ，Ａ) 特開 昭63−311753（ＪＰ，Ａ) 特開 平１−196169（ＪＰ，Ａ)

Claims (2)

    (57)【特許請求の範囲】
  1. 【請求項１】所定導電形の第１および第２の半導体基板
    の少なくとも各一方面を鏡面研磨する第１の工程と、 前記第１の工程によって鏡面研磨された前記一方面上の
    いずれかに誘電体膜を形成する第２の工程と、 前記第２の工程によって形成された前記誘電体膜を挾装
    するようにして前記第１および第２の半導体基板の各鏡
    面側を対面させて接合し熱処理する第３の工程と、 前記第３の工程によって各鏡面側を対面させて接合され
    た前記第１および第２の半導体基板のいずれか一方面を
    挾装された前記誘電体膜側を基準とし赤外線を用いた膜
    厚測定により膜厚が所定厚となるよう研磨する第４の工
    程と、 前記第４の工程によって所定厚に研磨された面に高濃度
    不純物を導入する第５の工程と、 前記第５の工程によって高濃度不純物が導入された面上
    に低濃度不純物半導体層を形成する第６の工程とを具備
    することを特徴とする誘電体分離構造を有する半導体基
    板の製造方法。
  2. 【請求項２】第５の工程で、所定厚に研磨された面に高
    濃度Ｎ形不純物と高濃度Ｐ形不純物とをそれぞれの所定
    領域に導入することを特徴とする請求項１記載の誘電体
    分離構造を有する半導体基板の製造方法。
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Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0460437B1 (en) * 1990-05-18 1997-09-10 Fujitsu Limited Method of manufacturing semiconductor substrate and method of manufacturing semiconductor device composed of the substrate
EP0525256A1 (en) * 1991-07-25 1993-02-03 Motorola, Inc. Method of fabricating isolated device regions
TW211621B (ja) * 1991-07-31 1993-08-21 Canon Kk
SE469863B (sv) * 1991-10-15 1993-09-27 Asea Brown Boveri Halvledarkomponent, halvledarskiva för framställning av halvledarkomponent samt förfarande för framställning av sådan halvledarskiva
SE500815C2 (sv) * 1993-01-25 1994-09-12 Ericsson Telefon Ab L M Dielektriskt isolerad halvledaranordning och förfarande för dess framställning
SE500814C2 (sv) * 1993-01-25 1994-09-12 Ericsson Telefon Ab L M Halvledaranordning i ett tunt aktivt skikt med hög genombrottsspänning
JP3957038B2 (ja) 2000-11-28 2007-08-08 シャープ株式会社 半導体基板及びその作製方法
JP2012064802A (ja) * 2010-09-16 2012-03-29 Shin Etsu Handotai Co Ltd 貼り合わせウェーハの製造方法

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0671043B2 (ja) * 1984-08-31 1994-09-07 株式会社東芝 シリコン結晶体構造の製造方法
JPS61182240A (ja) * 1985-02-08 1986-08-14 Toshiba Corp 半導体装置の製造方法
NL8501773A (nl) * 1985-06-20 1987-01-16 Philips Nv Werkwijze voor het vervaardigen van halfgeleiderinrichtingen.
JPS63311753A (ja) * 1987-06-15 1988-12-20 Sanyo Electric Co Ltd 半導体集積回路の製造方法
JPH01196169A (ja) * 1988-01-30 1989-08-07 Sony Corp 半導体装置の製造方法
JP2788269B2 (ja) * 1988-02-08 1998-08-20 株式会社東芝 半導体装置およびその製造方法

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