JPH02168646A - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法

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JPH02168646A JP88333588A JP33358888A JPH02168646A JP H02168646 A JPH02168646 A JP H02168646A JP 88333588 A JP88333588 A JP 88333588A JP 33358888 A JP33358888 A JP 33358888A JP H02168646 A JPH02168646 A JP H02168646A
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    • Y10S148/012—Bonding, e.g. electrostatic for strain gauges

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は、高耐圧素子と低耐圧素子とを集積形成してな
る半導体装置およびその製造方法に関する。
（従来の技術） 半導体集積回路の素子分離技術として、ｐｎ接合分離や
誘電体分離等がよく知られている。大電流スイッチング
に用いられる高耐圧素子の分離には、確実な電気的分離
を行う」ユで誘電体分離が好ましい。高耐圧素子と共に
、その制御回路を構成するバイポーラトランジスタ等の
低耐圧素子を複数個集積する場合にも、高耐圧素子の低
耐圧素子に対する電気的影響例えば、大電流スイッチン
グによるバイポーラトランジスタへのノイズ混入を防止
するために、誘電体分離構造が望ましい。
この様な誘電体分離を利用した従来の集積回路では、複
数の低耐圧素子もそれぞれ誘電体により分離された別々
の島領域に形成するのが一般的であった。しかしこのよ
うに全ての素子を誘電体により分離する構造は、集積度
向上の点で好ましくない。誘電体分離を行うためには、
ｐｎ接合分離に比べて大きい面積を必要とするからであ
る。
（発明が解決しようとする課題） 以上のように高耐圧素子と低耐圧素子を共存させる集積
回路において、全ての素子を誘電体により分離する構造
を採用すると、集積度向上、が妨げられる、という問題
があつた。
本発明はこの様な問題を解決した半導体装置とその製造
方法を提供することを目的とする。
［発明の構成］ （課題を解決するための手段） 本発明は、少なくとも一つの高耐圧素子と少なくとも二
つの低耐圧素子とを集積するに当たって、高耐圧素子と
低耐圧素子間は誘電体分離構造とし、低耐圧素子間はｐ
ｎ接合分離構造としたことを特徴とする。
高耐圧素子が複数個集積される場合には、これら高耐圧
素子間は誘７１５体分離構造とすることが９！ましい。
この様な構造を得るための本発明の方法は、鏡面研磨さ
れた２枚の半導体基板を直接接着技術により一体化した
基板を用いる。その際、接着に先だって素子形成領域側
の低不純物濃度で第１導電型の基板の表面には第１導電
型の高不純物濃度層を予め形成し、その而に分離用誘電
体膜となる酸化膜を形成しておく。次に、酸化膜を挟ん
で一体化された基板の素子領域側基板を選択エツチング
して複数の島状半導体層を形成する。各島状半導体層の
側面には第１導電型の高不純物濃度層を拡散形成し、そ
の面に酸化膜を形成して、誘電体分離された島状半導体
層を得る。そして一つの島状半導体層に高耐圧素子を形
成し、他の一つの島状半導体層にはｐｎ接合分離された
複数の低耐圧素子を形成する。
（作用） 本発明によれば、高耐圧素子の低耐圧素子への電気的影
響を誘電体分離により確実に防止することができる。複
数個の低耐圧素子相互間は、誘電体分離に比べて小さい
面積で実現できるｐｎ接合分離とすることにより、全体
として集積度向上を図ることができる。
（実施例） 以下、本発明の実施例を図面を参照して説明する。
第１図は、一実施例の断面図である。この実施例では、
高耐圧素子として横型の絶縁ゲート型バイポーラトラン
ジスタ（ＩＧＢＴ）Ｔ１と、その制御回路に用いられる
ｌ（数個の低耐圧素子としてのバイポーラトランジスタ
（図では、ｐｎｐトランジスタＴ２とｎｐｎ）ランジス
タＴ３の二つを示している）を集積形成している。即ち
、ＳｔＪ、（板１上に５ｉ０２膜３（３１，３２）によ
り島状に分離された複数のｐ−型Ｓｉ層４（４１４２）
が設けられ、その一つの５ｉＪＩＪ４．にＩＧＢＴ−Ｔ
、が形成され、他（７）Ｓｉ層４２内に互いにｐｎ接合
分離されてｐｎｐ　）ランジスタ］゛２とｎｐｎ　）ラ
ンジスタＴ３が形成されている。
これを具体的製造工程に従って、詳細に説明する。
第２図（ａ）〜（ｇ）はその製造工程を示す。
先ず、２枚の８１基板１，４を用意し、それらの表面を
鏡面研磨する。一方のＳｉ基板（第１の半導体基板）４
は、素子形成のためのｐ−型基板であり、比抵抗７０〜
１００Ω・口であって、その鏡面研磨面には高濃度にボ
ロンを拡散してｐ÷型層６．を形成した後、１μｍ程度
の５ｔＯ２膜３１を形成する（　（ａ））。他方のＳｌ
基板（第２の半導体基板）１は支持用の基板であって、
ｐ！！、ｎ型いずれでもよく、比抵抗も特に選ばない。
この様な２枚の基板１，４を直接接着工程により接台し
て一体化し、一方の基板４側を研磨して厚み６０μｍ程
度のｐ″″型Ｓｔ層４を得る（　（ｂ））。５ｔｏ２膜
３１は、素子分離に用いられるものである。本発明者等
の実験によれば、」二連のように５ｉｏ２膜３１を素子
形成用の基板４側に予め形成しておくこと、即ち接着界
面２が素子形成用の基板４側に予め形成された５ＩＯ２
Ｎ４１３　ｔの表面になるようにすることが、得られた
ウェーハの反りを少なくする上で重要であることが確認
されている。具体的な直接接着工程は次の通りである。
先ず接着する基板をＨ２Ｓ　０４−　）１２０２　混合
液、ＩＣ，Ｑ　−Ｈ２０２混合液、王水等で洗浄した後
、１０分程度水洗し、スピンナ等で脱水処理をする。こ
れらの処理を経た基板を、例えばクラス１００以下の清
浄な雰囲気に設置して、実質的に異物が介在しない状・
態でその鏡面（１磨面同士を密着させる。これにより、
２枚の基板はある程度の強度をもって接着する。
更にこうして接着した基板を拡散炉等で熱処理すること
で接着強度が上がり、２枚の基板が完全に一体化される
。接楕強度の向上は約２００℃以上の熱処理で観察され
る。熱処理の雰囲気には特別の注意は要らず、例えば、
酸素、窒素、水素、不活性ガス、水蒸気、或いはこれら
の混合雰囲気中で行うことができる。本実施例では、洗
浄をＨ２Ｓｏ、１−Ｈ２０２混合液とＨＣＪ−Ｈ２０□
混合液で行い、熱処理は少量の酸素を含む窒素中で１１
００℃、２時間行った。
次に、研磨により基板４の厚さを減らした後、ＳｉＭ板
４の表面に５ＩＯ２膜３１を形成し、これをパターニン
グしてマスクとして用いて、ウェット・エツチングによ
りＳｉ層４を５ＩＯ２膜３、に達する深さにエツチング
してテーバ付の分離溝３２を形成する。これにより、島
状に分離されたＳｉ層４．．４２が得られる。（（ｃ）
）。その後、分離溝３２の部分に気相によりボロンを拡
散して、各島状Ｓｉ層４の側面にも底面とつながるｐ＋
型層６２を形成し、再度熱酸化して各Ｓｌ層４の側面に
ＳｉＯ’２膜３２を形成する。その後、低耐圧素子側の
Ｓｉ層４２の表面５ｉ０２膜をバターニングしてマスク
を形成し、Ｓｔ層４をエツチングして素子領域に四部を
形成し、この四部に気相拡散によりリンまたはアンチモ
ンを高濃度に導入してｎ中型層２１ａ、２１ｂを形成す
る（　（ｄ））。
その後、四部を形成した方のＳｉ層４２の表面の５ｉ０
２膜を除去し、Ｓｌの気相成長を行って、高抵抗ｎ″″
型Ｓｉ層２２を形成する。このとき同時に、５ｔＯ２膜
で覆われた分離領域および他のＳＬ層４２領域上には多
結晶シリコン膜５が成長する（　（ｅ））。そして成長
層側をラッピングして、Ｓｉ層４２の各凹部にｎ−型層
２２ａ。
２２ｂが埋め込まれ、分離溝内に多結晶シリコン膜５が
埋め込まれて平坦になった状態を得る（　（ｆ））。ｎ
　−”１層２２はこのように四部のみに埋め込まれるの
で、（ｅ）の気相成長工程・では５ｉ０２膜は原理的に
は四部のみ除去されればよい。しかしこのように５ｉ０
２膜が部分的に残された状態で結晶成長を行うと、良質
の単結晶埋込みができず、欠陥が導入されることが多い
。欠陥を少なくするには、上述のように、結晶成長の際
にはＳｔ層４２側の表面の５ｉ０２膜をほぼ全面的に除
去することが好ましい。埋め込まれたｎ−型層２２ａ、
２２ｂは、次に述べるようにそれぞれバイポーラトラン
ジスタの一部となるもので、一つのＳｉ層４２内で互い
にｐｎ接合分離されたことになる。ｐｎｐ　トランジス
タＴ２は、ｎ−型層２２ａをベースとし、この中に横方
向に対抗するｐ型コレクタ層２３およびエミツタ層２４
を拡散形成し、コレクタ電極２７ａ、エミッタ電極２８
ａ、ベース電極２９ａを形成して得られる。
ｎｐｎ）ランジスタＴ３は、ｎ″″型層２２ｂをコレク
タとし、この中にｎ型ベース層２５．ｎ型エミツタ層２
６を順次拡散形成し、コレクタ電極２７ｂ、エミッタ電
極２８ｂ、ベース電極２９ｂを形成して得られる。ｐｎ
ｐ　）ランジスタはラテラル型であり、ｎｐｎ　）ラン
ジスタＴ３は通常のバーティカル型である。他方のｐ−
型Ｓ１層４１には、周辺部にｐ型ベース層７、その中に
ｎ型ソース層８を拡散形成し、中央部にｎ型ベース層９
゜その中にｐ型ドレイン層１１を拡散形成する。
ｎ型ベース層１１の周囲には、リサーフ層となるｎ−型
層１０を拡散形成する。そしてｎ型ソース層８とｎ−型
層１０の間にゲート絶縁膜１２を介してゲート絶縁膜１
３を形成し、９ｍ１１４２層１５にはドレイン電極１５
、ｎ型ソース層とｐ型ベース層７には同時にコンタクト
するソース電極１４をそれぞれ形成して、ＩＧＢＴ−７
１を得る（　（ｇ））。
こうしてこの実施例では、大電流を扱う高耐圧のＩ　Ｇ
ＢＴ−Ｔ、と小電流で動作する低耐圧のトランジスタＴ
　２　＊　７３の間は誘電体により確実に電気的分離が
図られる。トランジスタＴ２．Ｔ３間はｐｎ接合分離を
利用しているため、素子分離のために余分な面積を必要
とせず、高集積化が可能になる。図では低耐圧素子とし
て２個のバイポーラトランジスタ部集積した状態を示し
ているが、特に低耐圧素子を多数個集積する場合、集積
度向−１−に大きい効果が得られる。また実施例では、
島状に分離された各ｐ″″型層の底面および側面の酸イ
し膜界面には高濃度のｐ中型層６が形成されており、こ
れにより高い信頼性が得られる。即ち酸化膜界面は通常
欠陥が多く、内部に形成された素子から伸びる空乏層が
この界面に到達することは、リークや耐圧低下の原因等
になるが、ここにｐ＋型層６を設けておけば空乏層の界
面への到達を防止することができるからである。
なお、高耐圧素子としてのＩ　ＧＢＴは実施例では一個
のみ示したが、これも複数個集積形成することが当然に
あり得る。その場合、高耐圧素子間は誘電体分離構造と
することが望ましい。
本発明は上記実施例に限られない。以下に他のいくつか
の実施例を説明する。なお、以下の実施例の図面におい
て、先の実施例の図面と対応する部分には同一符号を付
して詳細な説明は省略する。
第３図は、第１図のトランジスタＴ２．Ｔ３の部分を変
形した実施例である。この実施例では、トランジスタＴ
２．Ｔ３のそれぞれベース層、コレクタ層となるｎ型層
３３ａ　、　　３３ｂを、拡散層により形成している。
この実施例によれば、先の実施例のような低抵抗ｎ十型
埋込み層がないためトランジスタは特性的に若干力るが
、誘電体分離構造を形成した後の四部形成、結晶成長、
エツチング等の工程がなくなるため、工程の大幅な簡略
化、これによるコスト低下を図ることができる。
第４図は、第１図の高耐圧素子であるＩＧＢＴ−Ｔ１に
代って、横）４１ＭＯ３ＦＥＴ−７１を用いた実施例で
ある。ｎ型層９′がドレイン層であってこれにドレイン
電極１５が直接コンタクトする。第１図の実施例でのＩ
ＧＢＴ−Ｔｌと異なりこのＭＯＳＦＥＴ−Ｔ１　はバイ
ポーラ動作はせず、表面のチャネルのオン、オフによる
ユニポーラ動作となる。この実施例の場合、同様の横型
ＭＯＳＦＥＴを複数個集積形成する場合にも、それらの
間に格別の素子分離を必要としない。
第５図は、第１図のＩ　ＧＢＴ−Ｔ、に代って縦型ＭＯ
８ＦＥＴ−Ｔｌ’を用いた実施例である。
この場合、μ板１をｎ＋型層１１とｎ″″型層１□の二
層構造として、ＭＯＳＦＥＴ−Ｔ’の領域には接層界面
２に５ｉ０２膜がない状態とする。そしてｎ−型層４１
側のの表面部にｎ型ベース層５１、その中ｎＪｃ！２ソ
ース層５３を形成し、ｎ中型層１１をドレインとして縦
型ＭＯ８ＦＥＴ−Ｔ’を構成する。
この実施例によっても、先の実施例と同様の効果が得ら
れる。
第６図〜第９図は更に、低耐圧素子であるバイポーラト
ランジスタ部の構成を変形した実施例である。第６図で
は、ｐ″″″型Ｗ４２　、ｎ型ウェル６１とｎ型ウェル
６２を拡散形成し、それぞれのウェル内にコレクタ、ベ
ース、エミッタを順次拡散してｐｎｐトランジスタＴ２
とｎｐｎ）ランジスタＴ３を形成している。第７図では
、同様にｎ型ウェル６１とｐｍウェル６２を拡散形成し
、それぞれにラテラル構造のｐｎｐ）ランジスタＴ２と
ｎｐｎ）ランジスタＴ３を形成している。第８図におい
ては、ｐ″″″″４２側に基板接着に先だってｐ中型層
６とは別にｐ型層８１を形成して低抵抗化している。第
９図では、ｐｎｐ）ランジスタとして、ラテラル構造の
トランジスタＴ２１とバーティカル構造のトランジスタ
Ｔ２２を同時に集積形成している。
これら第６図〜第９図の実施例によっても先の実施例と
同様の効果が得られる。
第１０図は、更に他の実施例の構造である。この実施例
では、第１図の構造において、高耐圧素子であるＩＧＢ
Ｔ−Ｔ１領域下の接着界面２の位置に空ＦＩ９１を設け
ている。この構造は、接若前の処理工程で酸化膜３１を
十分厚く形成した後、高耐圧素子領域の酸化膜３１をエ
ツチング除去し、この部分に改めて薄い酸化膜３３を形
成して接着を行うことより得られる。ｐ″″型Ｓｉ層４
１の底部にはｐ＋型層を設けていない。このような構造
とすれば、高耐圧素子側の底部にｐ中型層を設けなくて
も十分に高い耐圧が得られる。
第１１図は、他の実施例の構造である。これまでの実施
例では、低耐圧素子を形成するためのｐｎ接合分離され
たウェルの形成法として、溝を形成してここに半導体層
を埋込み形成する方法。
および不純物拡散による方法を説明した。第２図で説明
した溝を掘る方法は、島状Ｓｉ層を分離形成するための
選択エツチング工程とは別に行っているが、この実施例
は、島状５ｉＨＡの分離のための選択エツチング工程で
同時にウェル領域の溝を形成する。島状Ｓｉ層を分離形
成する溝は底部に達し、ウェル領域の溝は底部に達しな
いことが必要であるが、そのような条件は選択エツチン
グに所定のテーパ角が得られる異方性エツチングを適用
して、エツチング窓の大きさを選択することにより得ら
れる。
第１２図（ａ）〜（ｇ）は、第１１図の実施例の構造の
製造工程である。第１２図（ａ）（ｂ）迄は第２図の実
施例と同様である。この後、高耐圧素子側のＳｔ層４１
と低耐圧素子側のＳｉ層４２を、選択エツチングにより
分離溝３２を形成して互いに分離するが、このとき同時
に低耐圧素子側のウェル領域に溝３２ａ、３２ｂを形成
する（　（Ｃ））。異方性エツチングを利用したテーバ
エツチングにより、５１０２Ｍ３１の窓の大きさを選ぶ
ことによって分離領域の満３２が底部に達し、ウェル領
域の溝３２１，３２ｂは底部に達しないようにすること
ができる。この後、気相よりリンまたはヒ素を拡散して
置溝３２，３２ａ。
３２ｂの側面にｎ中型層６ａ、２１ａ、２１ｂを形成す
る（　（ｄ））。そして第２図の実施例と同様に、低耐
圧素子側の酸化膜を除去してＳｌの気相成長を行って高
抵抗ｎ″″型Ｓ型層１層を形成する。このとき同時に酸
化膜で覆われた高耐圧素子側には多結晶シリコン層５が
堆積する（　（ｅ））。
そして成長層側をラッピングしてｘＳｉＳｉ２Ｏ３凹部
にウェルとなるｎ−型層２２ａ、２２ｂを埋込み、分、
！ｉＩｉ溝内に多結晶シリコン層５を埋込む（（ｆ））
。以下素子工程に入り、８１層４．にＩＧＢＴ−Ｔｌを
形成し、ＳＩＪ＠４２内にｐｎ接合分離されたラテラル
型ｐｎｐ　トランジスターＴ２とバーティカル型ｎｐｎ
）ランジスタＴ３を形成する（　（ｇ））。
この実施例によれば、島状Ｓｉ層の分離と島状Ｓｉ層内
のウェル形成領域の四部形成とが一つのエツチング工程
でできるため、工程が簡単になる。
第１３図は、第１１図の構造を僅かに変形した実施例で
ある。第１１図では、各島状Ｓｉ層４の底面部にｐ＋型
層６を形成し、分離溝の側面部にはウェル領域溝の側面
と同時にｎ中型層６ａを形成したが、この実施例では島
状Ｓｉ層の底面および側面両方とも、ｐ＋型層を設けて
いる。
第１４図は、更に他の実施例の構造である。
この実施例では、低耐圧素子側の８１層４２内にバイポ
ーラトランジスタＴ２．Ｔ３と共に、ＣＭＯＳ回路を構
成するｎチャネルＭＯＳトランジスタＴ４とｐチャネル
ＭＯＳ）ランジスタＴ５を形成している。バイポーラト
ランジスタＴ２゜Ｔ３は、エピタキシャル成長により形
成したｎ″″型層２２１を用い、このｎ−型層２２１内
を更にｐｎ接合分離された複数領域に分けてそれぞれの
中に形成している。またＭＯＳ）ランジスタＴ４゜Ｔ５
はそれぞれ不純物拡散により形成したｐ型層２２３、ｎ
型層２２２内に形成している。
上述の第２図及び第１２図に示す実施例において、第２
図（Ｃ）および第１２図（ｄ）の分離溝３２の内面にｐ
＋型層およびｎ＋ｍ層を形成した後、通常は、マスクと
して用いたｓ　ｉ　Ｏ２膜３１をエツチングにより除去
する。しかし、この５Ｉ０２１１１３１のエツチングの
際に、第１５図（ａ）に示すように、分離溝３２の底部
の５ｉ０２膜３１もエツチングされてしまう。特に、５
ｉ０２膜３□のサイドエツチングも進行する。
その後、第１５図（ｂ）に示すように、熱酸化により分
離溝３２の内面に５ｉｏ２膜３２を形成する。この場合
、５ｉ０２膜３１の厚さは、２枚のＳｉ基板１，４間に
必要な絶縁分離耐圧により決定される。また、５ｉ０２
膜３２の厚さは、島状ＳＬ層４１　＋　４２間に必要な
絶縁分離耐圧により決定される。Ｓｉ基板１，４間に必
要な絶縁分離耐圧と島状Ｓｉ層４．，４２間に必要な絶
縁、分離耐圧とは通常同じである。しかし、島状Ｓｔ層
４、４２間の分離は、分離溝３２の両側の２枚の５ｉｏ
２膜３２によりなされるので、５ｉ０２膜３□の厚さは
５ｉ０２膜３１の厚さより薄く設定されていた。
このように５ＩＯ２膜３２の厚さが５ｉ０２膜３、の厚
さより薄く設定されると、上述のように５ｉＯｚａ３１
のエツチングの際に、分離溝３２の底部の５ＩＯ２膜３
１もエツチングされてしまうため、その後の熱酸化によ
り形成される分離溝３２の底部の５ｉ０２膜３２の厚さ
は、５ｉ０２膜３１の厚さより薄くなってしまう。特に
、５ｉ０２膜３１のサイドエツチングされた部分が薄く
なってしまう。分離溝３２の底部の５ｉ０２Ｎ　３２が
薄いと、その部分が電気的に弱くなり、小川設計した通
りの分離耐圧が得られなくなる。
このような問題点は、分離溝３２の内面に形成される５
ＩＯ２膜３２を、２枚の８１基板１，４間に形成され、
る５ＩＯ２膜３１より厚くすることにより解決すること
が出来る。
即ち、第１５図（ｃ）に示すように、１μｍの厚さ（７
）ＳｉＯ２膜３１膜対、５ｉ０２膜３□の厚さを、５μ
ｍとした場合、Ｓｉ基板１，４間の絶縁分離耐圧は７０
０〜８００ｖと高かりた。
これに対し、５ＬＯ２膜３２の厚さをＯｏ　８μｍとし
た場合には、Ｓｉ基板１，４間の絶縁分離耐圧は５００
〜６００ｖと低かった。
［発明の効果］ 以上述べたように本発明によれば、高耐圧素子と低耐圧
素子を共存させる集積回路において、誘ｆｕ体分離構造
とｐｎ接合分離構造を組合わせることによって、大電流
スイッチングに伴うノイズの影響等を効果的に防止しな
がら、しかも、十分な集積度向上を図ることができる。
【図面の簡単な説明】
第１図は本発明の一実施例の素子構造を示す断面図、第
２図（ａ）〜（ｇ）はその製造工程を示す断面図、第３
図は低耐圧素子側の構成を変形した他の実施例の素子構
造を示す断面図、第４図および第５図は高耐圧素子側の
構成を変形した。実施例の素子構造を示す断面図、第６
図〜第９図は更に低耐圧素子側の構成を変形した実施例
の素子構造を示す断面図、第１０図は接着界面に空隙を
設けた実施例の素子構造を示す断面図、Ｔｉ１１図は他
の実施例の素子構造を示す断面図、第１２図（ａ）〜（
ｇ）はその製造工程を示す断面図、第１３図は第１１図
の構造を僅かに変形した実施例の素子構造を示す断面図
、第１４図は更に他の実施例の素子構造を示す断面図、
第１５図（ａ）〜（ｃ）は更に他の実施例の分離構造を
示す断面図である。 １・・・ＳＬ基板、２・・・接着界面、３・・・５１０
２膜（分離用話７ｄ体膜）、４・・・ｎ−ＩＣ２Ｓ１基
板、５・・・多結晶シリコン層、Ｔ１・・・ＩＧＢＴ　
（高耐圧素子）　、Ｔ２　、Ｔ３・・・バイポーラトラ
ンジスタ（低耐圧素子）　、Ｔ　１　　・・・横型Ｍｏ
５ｔ”ＥＴ　（高耐圧素子） Ｔ１ ・・・縦型ＭＯ （高耐圧歯 子） ・・・ＭＯＳトランジスタ （低耐圧 素子）

Claims (12)

    【特許請求の範囲】
  1. （１）少なくとも一つの高耐圧素子と少なくとも二つの
    低耐圧素子とを集積形成してなる半導体装置において、
    低耐圧素子間はｐｎ接合分離構造とし、低耐圧素子と高
    耐圧素子間は誘電体分離構造としたことを特徴とする半
    導体装置。
  2. （２）一方が素子領域となり他方が支持基板となる２枚
    の半導体基板が、界面に第１の絶縁膜を挾んで直接接着
    されて一体化された基板を用いて構成され、前記素子領
    域となる基板は前記第１の絶縁膜に達する分離溝により
    複数の島領域に分割され、前記分離溝の側面には第２の
    絶縁膜が形成されており、一つの島領域に高耐圧素子が
    形成され、他の一つの島領域内にｐｎ接合分離された複
    数の低耐圧素子が形成されている半導体装置において、
    前記第２の絶縁膜の膜厚は前記第１の絶縁膜の膜厚より
    厚いことを特徴とする半導体装置。
  3. （３）一方が素子領域となり他方が支持基板となる２枚
    の半導体基板が、界面に絶縁膜を挟んで直接接着されて
    一体化された基板を用いて構成され、この基板の低不純
    物濃度で第１導電型の半導体層が分離溝により複数の島
    領域に分割され、一つの島領域に高耐圧素子が形成され
    、他の一つの島領域内に複数の低耐圧素子領域として第
    １導電型ウェルと第２導電型ウェルが両方ともまたは一
    方が形成されてそれぞれのウェルに異種のラテラル型バ
    イポーラトランジスタが形成されていることを特徴とす
    る半導体装置。
  4. （４）一方が素子領域となり他方が支持基板となる２枚
    の半導体基板が、界面に絶縁膜を挟んで直接接着されて
    一体化された基板を用いて構成され、この基板の低不純
    物濃度で第１導電型の半導体層が分離溝により複数の島
    領域に分割され、一つの島領域に高耐圧素子が形成され
    、他の一つの島領域内に複数の低耐圧素子領域として第
    １導電型ウェルと第２導電型ウェルの両方ともまたは一
    方が形成されてそれぞれのウェルに異種のバーティカル
    型バイポーラトランジスタが形成されていることを特徴
    とする半導体装置。
  5. （５）一方が素子領域となり他方が支持基板となる２枚
    の半導体基板が、界面に絶縁膜を挟んで直接接着されて
    一体化された基板を用いて構成され、この基板の低不純
    物濃度で第１導電型の半導体層が分離溝により複数の島
    領域に分割され、一つの島領域に高耐圧素子が形成され
    、他の一つの島領域内にｐｎ接合分離された複数の低耐
    圧素子が形成され、前記高耐圧素子が形成された島領域
    下の接着界面部に空隙を有することを特徴とする半導体
    装置。
  6. （６）一方が素子領域となり他方が支持基板となる２枚
    の半導体基板が、界面に絶縁膜を挟んで直接接着されて
    一体化された基板を用いて構成され、この基板の低不純
    物濃度で第１導電型の半導体層が分離溝により複数の島
    領域に分割され、一つの島領域に高耐圧素子が形成され
    、他の一つの島領域内に複数の低耐圧素子領域として第
    ２導電型ウェルが形成され、このウェル内に互いにｐｎ
    接合分離された複数のバイポーラトランジスタが形成さ
    れていることを特徴とする半導体装置。
  7. （７）一方が素子領域となり他方が支持基板となる２枚
    の半導体基板が、界面に絶縁膜を挟んで直接接着されて
    一体化された基板を用いて構成され、この基板の低不純
    物濃度で第１導電型の半導体層が分離溝により複数の島
    領域に分割され、一つの島領域に高耐圧素子が形成され
    、他の一つの島領域内にｐｎ接合分離された複数の低耐
    圧素子領域として第１導電型ウェルと第２導電型ウェル
    が形成されてこれらのウェルに互いに異なる導電チャネ
    ルのＭＯＳトランジスタが形成されていることを特徴と
    する半導体装置。
  8. （８）鏡面研磨された低不純物濃度、第１導電型の第１
    の半導体基板の表面に第１導電型の高不純物濃度層を形
    成してその表面に酸化膜を形成する工程と、支持基板と
    なる鏡面研磨された第２の半導体基板と前記第１の半導
    体基板とを前記酸化膜を挾んで直接接着して一体化する
    工程と、前記第１の半導体基板側を選択エッチングして
    複数個に分割された島状半導体層を形成する工程と、各
    島状半導体層の側面に第１導電型の高不純物濃度層を拡
    散形成し、その面に酸化膜を形成する工程と、一つの島
    状半導体層に高耐圧素子を形成し、他の一つの島状半導
    体層にｐｎ接合分離された複数の低耐圧素子を形成する
    工程とを備えたことを特徴とする半導体装置の製造方法
    。
  9. （９）鏡面研磨された低不純物濃度、第１導電型の第１
    の半導体基板の表面に第１導電型の高不純物濃度層を形
    成してその表面に酸化膜を形成する工程と、支持基板と
    なる鏡面研磨された第２の半導体基板と前記第１の半導
    体基板とを前記酸化膜を挟んで直接接着して一体化する
    工程と、前記第１の半導体基板側を選択エッチングして
    複数個に分割された島状半導体層を形成する工程と、各
    島状半導体層の側面に第１導電型の高不純物濃度層を拡
    散形成し、その面に酸化膜を形成する工程と、一つの島
    状半導体層に高耐圧素子を形成する工程と、他の一つの
    島状半導体層にｐｎ接合分離された複数のウェルを形成
    する工程と、形成されたウェルに低耐圧素子を形成する
    工程とを備えたことを特徴とする半導体装置の製造方法
    。
  10. （１０）前記複数のウェルを形成する工程は、ウェル形
    成領域に選択エッチングにより溝を形成し、この溝に半
    導体層を埋込み形成するものである請求項８記載の半導
    体装置の製造方法。
  11. （１１）前記複数のウェルを形成する工程は、ウェル形
    成領域に選択的に不純物を拡散することにより行うもの
    である請求項８記載の半導体装置の製造方法。
  12. （１２）前記複数のウェルを形成する工程は、前記島状
    半導体層を分離するための選択エッチング工程を異方性
    エッチングとしてこの工程で同時にウェル形成領域に溝
    を形成し、この溝に半導体層を埋込み形成するものであ
    る請求項８記載の半導体装置の製造方法。
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