JPS61288467A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPS61288467A JPS61288467A JP13100885A JP13100885A JPS61288467A JP S61288467 A JPS61288467 A JP S61288467A JP 13100885 A JP13100885 A JP 13100885A JP 13100885 A JP13100885 A JP 13100885A JP S61288467 A JPS61288467 A JP S61288467A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
縦型バイポーラトランジスタのベース・コレクタ間静電
容量を減少し、外部ベースの抵抗を低下する改良である
。
容量を減少し、外部ベースの抵抗を低下する改良である
。
外部ベースの下面とコレクタ領域の上面との間に絶縁物
層を介在させて、この領域におけるベース・コレクタ間
静電容量を無視しうる程度に減少し、また、外部ベース
の形成工程において上記の−絶縁物層を拡散ストッパと
して機能させ、高不純物濃度の外部ベースの形成を可能
とし、外部ベースを低抵抗としたものである。
層を介在させて、この領域におけるベース・コレクタ間
静電容量を無視しうる程度に減少し、また、外部ベース
の形成工程において上記の−絶縁物層を拡散ストッパと
して機能させ、高不純物濃度の外部ベースの形成を可能
とし、外部ベースを低抵抗としたものである。
本発明は半導体装置及びその製造方法に関する。特に、
縦型バイポーラトランジスタのベース・コレクタ間静電
容量を減少し、外部ベースの抵抗を低下する改良に関す
る。
縦型バイポーラトランジスタのベース・コレクタ間静電
容量を減少し、外部ベースの抵抗を低下する改良に関す
る。
従来技術に係るブレーナ型バイポーラトランジスタの一
例の構成を第９図に示す。図において、ｌはｐ型基板で
あり、２はｎ＋型埋め込み層であり、５はコレクタ領域
であり、６は真性ベースであり、７は真性ベース６とベ
ース電極１１とを接続する外部ベースであり、８はエミ
ッタであり、９はフィールド絶縁膜であり、１０．１２
はそれぞれエミッタ電極とコレクタ領域である。
例の構成を第９図に示す。図において、ｌはｐ型基板で
あり、２はｎ＋型埋め込み層であり、５はコレクタ領域
であり、６は真性ベースであり、７は真性ベース６とベ
ース電極１１とを接続する外部ベースであり、８はエミ
ッタであり、９はフィールド絶縁膜であり、１０．１２
はそれぞれエミッタ電極とコレクタ領域である。
トランジスダ動作がなされる活性領域はエミッタ８近傍
の領域（真性ベース６）に限られる。換言すれば、外部
ベース７は真性ベース６とベース電極１１を接続する機
能のみを有する。そこで、この外部ベースは出来るだけ
高い不純物濃度として抵抗を減少することが望ましい、
また、ベースとコレクタとの界面を構成するｐｎ接合に
そって大きな静電容量が発生してトランジスタの動作速
度を低下するので、ベース・コレクタ間のｐｎ接合の面
積はできるだけ小さいことが望ましい。
の領域（真性ベース６）に限られる。換言すれば、外部
ベース７は真性ベース６とベース電極１１を接続する機
能のみを有する。そこで、この外部ベースは出来るだけ
高い不純物濃度として抵抗を減少することが望ましい、
また、ベースとコレクタとの界面を構成するｐｎ接合に
そって大きな静電容量が発生してトランジスタの動作速
度を低下するので、ベース・コレクタ間のｐｎ接合の面
積はできるだけ小さいことが望ましい。
、〔発明が解決しようとする問題点〕
ところが、第９図に示すような構造のバイポーラトラン
ジスタの外部ベースの不純物濃度を高くしようとすると
、拡散がコレクタ領域や真性ベース領域に及び、全体の
層構造を変化してしまうことになるので、外部ベースの
みの不純物濃度を高くすることはできない、また、エミ
ッタ電極とベース電極との間に間隔を設ける必要がある
以上。
ジスタの外部ベースの不純物濃度を高くしようとすると
、拡散がコレクタ領域や真性ベース領域に及び、全体の
層構造を変化してしまうことになるので、外部ベースの
みの不純物濃度を高くすることはできない、また、エミ
ッタ電極とベース電極との間に間隔を設ける必要がある
以上。
外部ベースの長さを極端に短くすることは困難であり、
ベース・コレクタ間ｐｎ接合の面積の減少にも限界があ
る。
ベース・コレクタ間ｐｎ接合の面積の減少にも限界があ
る。
そのため、外部ベースの抵抗を減少することができ、ま
た、ベース・コレクタ間静電容量を減少することができ
る半導体装置とその製造方法の開発が望まれていた。
た、ベース・コレクタ間静電容量を減少することができ
る半導体装置とその製造方法の開発が望まれていた。
上記の目的を達成するために本発明が採った第゛１の手
段は、エミッタ８、ベース６、コレクタ５が縦型に配置
されている縦型バイポーラトランジスタの真性ベース６
を囲んでこれと同一水平面内に形成される外部ベース７
の下面とコレクタ領域５の上面との間に絶縁物層を介在
することにある。
段は、エミッタ８、ベース６、コレクタ５が縦型に配置
されている縦型バイポーラトランジスタの真性ベース６
を囲んでこれと同一水平面内に形成される外部ベース７
の下面とコレクタ領域５の上面との間に絶縁物層を介在
することにある。
また、第２の手段は、一導電型の半導体層５のベース形
成領域上に硬質絶縁物層１３．１４を形成し、この硬質
絶縁物層１３．１４をマスクとして使用して、前記の一
導電型の半導体層５の前記のベース形成領域を囲む領域
を絶縁物層１５ａに転換し、この絶縁物層１５ａの上層
を除去して絶縁物層１５を形成し、半導体層１６を形成
し、この半導体層１６を前記の硬質絶縁物層マスク１３
．１４の上面までポリッシュ除去し、前記の硬質絶縁物
層マスク１３．１４でお−われた領域に反対導電型不純
物を低濃度に導入して真性ベース６を形成し、前記の硬
質絶縁物層マスク１３．１４でおへわれない領域に反対
導電型不純物を高濃度に導入して外部ベース７を形成し
、前記の硬質絶縁物層マスク１３．１４を除去し絶縁物
層９を形成し、この絶縁物層９のエミッタ形成領域に開
口を形成し、この開口内に一導電型の不純物を導入して
エミッタ８を形成する工程を有することにある。
成領域上に硬質絶縁物層１３．１４を形成し、この硬質
絶縁物層１３．１４をマスクとして使用して、前記の一
導電型の半導体層５の前記のベース形成領域を囲む領域
を絶縁物層１５ａに転換し、この絶縁物層１５ａの上層
を除去して絶縁物層１５を形成し、半導体層１６を形成
し、この半導体層１６を前記の硬質絶縁物層マスク１３
．１４の上面までポリッシュ除去し、前記の硬質絶縁物
層マスク１３．１４でお−われた領域に反対導電型不純
物を低濃度に導入して真性ベース６を形成し、前記の硬
質絶縁物層マスク１３．１４でおへわれない領域に反対
導電型不純物を高濃度に導入して外部ベース７を形成し
、前記の硬質絶縁物層マスク１３．１４を除去し絶縁物
層９を形成し、この絶縁物層９のエミッタ形成領域に開
口を形成し、この開口内に一導電型の不純物を導入して
エミッタ８を形成する工程を有することにある。
本発明は、第１（ａ）図、第１（ｂ）図に示すように、
外部ベース７とその下部に存在するコレクタ領域５との
間に絶縁物層１５を介在させて、この領域（絶縁物層１
５が介在する領域）からｐｎ接合を排除してベース・コ
レクタ間静電容量を無視しうる程度に減少し、一方、外
部ベース７に不純物を導入するにあたっては、上記の絶
縁物層１５を拡散ストッパとして使用して、外部ベース
７のみに不純物を高濃度に導入することを可能にしたも
のである。さらに、詳細には、ＬＯＣＯ３法を使用して
、外部ベース領域７を厚い絶縁物層に転換した後、これ
の上層をエツチングして上記の介在絶縁物層１５を形成
し、その上に半導体層１０を形成した後、これの上層を
ポリッシュ除去する。このとき、上記のＬＯＧＯＳマス
クをストッパとしてポリッシュを終了させ、その後、外
部ベース７に不純物を導入するが、このとき、上記の介
在絶縁物層１５が拡散ストッパとして機能して、外部ベ
ース７のみが高不純物濃度となるものである。
外部ベース７とその下部に存在するコレクタ領域５との
間に絶縁物層１５を介在させて、この領域（絶縁物層１
５が介在する領域）からｐｎ接合を排除してベース・コ
レクタ間静電容量を無視しうる程度に減少し、一方、外
部ベース７に不純物を導入するにあたっては、上記の絶
縁物層１５を拡散ストッパとして使用して、外部ベース
７のみに不純物を高濃度に導入することを可能にしたも
のである。さらに、詳細には、ＬＯＣＯ３法を使用して
、外部ベース領域７を厚い絶縁物層に転換した後、これ
の上層をエツチングして上記の介在絶縁物層１５を形成
し、その上に半導体層１０を形成した後、これの上層を
ポリッシュ除去する。このとき、上記のＬＯＧＯＳマス
クをストッパとしてポリッシュを終了させ、その後、外
部ベース７に不純物を導入するが、このとき、上記の介
在絶縁物層１５が拡散ストッパとして機能して、外部ベ
ース７のみが高不純物濃度となるものである。
以下、図面を参照しつ一１本発明の一実施例に係る縦型
バイポーラトランジスタについてさらに説明する。
バイポーラトランジスタについてさらに説明する。
第２図参照
ｐ型シリコン°基板１上の一部領域にｎ＋層を形成して
、ｎ＋ 埋め込み層２とする。つぐいて、ｎ型層を２〜
３ｇｍ厚にエピタキシャル成長してコレクタ領域５を形
成する。ベース形成領域を約３００ 酸化してパッド
Ｓ ＋ ０２膜１３を形成し、その上に０．２４ｍ厚の
ＣＶ Ｄ Ｓｉ３Ｎ、膜１４を形成する。
、ｎ＋ 埋め込み層２とする。つぐいて、ｎ型層を２〜
３ｇｍ厚にエピタキシャル成長してコレクタ領域５を形
成する。ベース形成領域を約３００ 酸化してパッド
Ｓ ＋ ０２膜１３を形成し、その上に０．２４ｍ厚の
ＣＶ Ｄ Ｓｉ３Ｎ、膜１４を形成する。
この二重膜１３．１４をマスクとして、選択酸化をなし
て５ｉ０２１ｔＳｉ１５ａを形成する。
て５ｉ０２１ｔＳｉ１５ａを形成する。
第３図参照
上記のＬＯＣＯ３用マスク１３．１４をマスクとして
０．７１Ｌｍ程度ウェットエッチする。その結、果５１
０２膜１５ａの厚さは０．３ル履程度に減少して０．３
７Ｌ■厚の絶縁物層１５となる。この絶縁物層１５が本
発明の要旨に係る絶縁物層である。
０．７１Ｌｍ程度ウェットエッチする。その結、果５１
０２膜１５ａの厚さは０．３ル履程度に減少して０．３
７Ｌ■厚の絶縁物層１５となる。この絶縁物層１５が本
発明の要旨に係る絶縁物層である。
第４図参照
ＣＶＤ法を使用して、ノンドープの多結晶シリコン層１
６を約１ｐ履の厚さに形成する。
６を約１ｐ履の厚さに形成する。
第５図参照
多結晶シリコン層１６をポリッシュする。このとき上記
のＬＯＣＯ３用マスク１３．１４がストッパとして機能
する。
のＬＯＣＯ３用マスク１３．１４がストッパとして機能
する。
第６図参照
ベース領域以外をレジストマスク１７をもってカバーし
て、ｐ型不純物をイオン注入して、熱処理後の不純物濃
度が約１０１８ｃｍ−３の真性ベース６を形成する。
て、ｐ型不純物をイオン注入して、熱処理後の不純物濃
度が約１０１８ｃｍ−３の真性ベース６を形成する。
第７図参照
ベース領域とその周囲僅かの領域とをレジストマスク１
８をもってカバーして、ｐ型不純物をイオン注入して、
熱処理後の不純物濃度が約１０２０ｃｍ−３の外部ベー
ス７を形成する。このとき真性ベース６の周辺部に高不
純物領域８１が形成される。外部ベース７の下部には、
拡散ストッパとして機能する絶縁物層１５が介在してい
るので、何らの不都合をともなうこともなく、十分に不
純物濃度の高い外部ベース７を形成することができる。
８をもってカバーして、ｐ型不純物をイオン注入して、
熱処理後の不純物濃度が約１０２０ｃｍ−３の外部ベー
ス７を形成する。このとき真性ベース６の周辺部に高不
純物領域８１が形成される。外部ベース７の下部には、
拡散ストッパとして機能する絶縁物層１５が介在してい
るので、何らの不都合をともなうこともなく、十分に不
純物濃度の高い外部ベース７を形成することができる。
第８図参照
ＬＯＣＯ３用マスク１３．１４を除去する。
ＣＶ Ｄ Ｓ ｒ ０２膜９を厚さ約０．３ ｐ−ｍに
形成する。
形成する。
フィールド絶縁膜として機能するこのＣＶ Ｄ Ｓ ＋
０２膜９のエミッタ領域に開口を形成し、ここにｎ型
不純物をイオン注入し、熱処理後の不純物濃度が約１０
２０ＣＩ１１−３のエミッタ８を形成する。
０２膜９のエミッタ領域に開口を形成し、ここにｎ型
不純物をイオン注入し、熱処理後の不純物濃度が約１０
２０ＣＩ１１−３のエミッタ８を形成する。
第１（ａ）図、第ｔ （ｂ）図参照
ベース電極コンタクト窓とコレクタ電極コンタクト窓と
を形成した後、アルミニウム膜等を形成し、これをパタ
ーニングして、エミッタ電極ｌＯ、ベース電極１１、コ
レクタ電極１２を形成する。
を形成した後、アルミニウム膜等を形成し、これをパタ
ーニングして、エミッタ電極ｌＯ、ベース電極１１、コ
レクタ電極１２を形成する。
以上の工程をもって製造された縦型バイポーラトランジ
スタにあっては、外部ベースの下面とコレクタ領域の上
面との間に絶縁物層が介在しているため、ベース・コレ
クタ間静電容量は真性ベースの面積に対応する大きさに
減少されており、しかも、上記の絶縁物層が外部ベース
の形成工程において拡散ストッパとして機能して、外部
ベースの不純物濃度は十分高くされて抵抗は低くされ、
これら二つの要素により、動作速度が速くなる。
スタにあっては、外部ベースの下面とコレクタ領域の上
面との間に絶縁物層が介在しているため、ベース・コレ
クタ間静電容量は真性ベースの面積に対応する大きさに
減少されており、しかも、上記の絶縁物層が外部ベース
の形成工程において拡散ストッパとして機能して、外部
ベースの不純物濃度は十分高くされて抵抗は低くされ、
これら二つの要素により、動作速度が速くなる。
以上説明せるとおり、本発明においては、エミッタ、ベ
ース、コレクタが縦型に配置されてなる縦型バイポーラ
トランジスタの真性ベースを囲んでこれと同一水平面内
に形成される外部ベースの下面とコレクタ領域の上面と
の間には絶縁物層が介在しているので、ベース・コレク
タ間の静電容量が小さく外部ベースの抵抗が小さい半導
体装置を提供することができる。また、ＬＯＣＯ３法を
使用して、外部ベース領域７を厚い絶縁物層に転換した
後、これの上層をエツチングして上記の介在絶縁物層１
５を形成し、その上に半導体屑ｌＯを形成した後、これ
の上層をポリッシュ除去し、上記のＬＯＧＯＳマスクを
ストッパとしてこのポリッシュを終了させ、その後、外
部ベース７に不純物を導入することとされているので、
外部ベース形成工程において上記の介在絶縁物層が拡散
ストッパとして機能して、何らの不都合をともなうこと
もなく外部ベー・スの不純物濃度を十分高くしてその抵
抗を低く°することができる半導体装置の製造方法を提
供することができる。
ース、コレクタが縦型に配置されてなる縦型バイポーラ
トランジスタの真性ベースを囲んでこれと同一水平面内
に形成される外部ベースの下面とコレクタ領域の上面と
の間には絶縁物層が介在しているので、ベース・コレク
タ間の静電容量が小さく外部ベースの抵抗が小さい半導
体装置を提供することができる。また、ＬＯＣＯ３法を
使用して、外部ベース領域７を厚い絶縁物層に転換した
後、これの上層をエツチングして上記の介在絶縁物層１
５を形成し、その上に半導体屑ｌＯを形成した後、これ
の上層をポリッシュ除去し、上記のＬＯＧＯＳマスクを
ストッパとしてこのポリッシュを終了させ、その後、外
部ベース７に不純物を導入することとされているので、
外部ベース形成工程において上記の介在絶縁物層が拡散
ストッパとして機能して、何らの不都合をともなうこと
もなく外部ベー・スの不純物濃度を十分高くしてその抵
抗を低く°することができる半導体装置の製造方法を提
供することができる。
第１（ａ）図、第１（ｂ）図は、本発明の一実施例に係
る縦型バイポーラトランジスタの平面図とそのＡ−Ａ断
面図′である。 第２〜８図は、本発明の一実施例に係る縦型バイポーラ
トランジスタの製造工程図である。 第９図は、従来技術に係るプレーナ型バイポーラトラン
ジスタの断面図である。 １・・・ｐｌＪシリコン基板、 ２・・拳ｎ＋埋め込み
暦、 ５・・・コレクタ、 ６１１ ・ 拳真性ベ
ース、 ６１・・・高不純物領域、 ７・幸・外部ベ
ース、 ８・・・エミッタ、 ９・・・絶縁ｆｆ１
（フィールド絶縁ＩＩＩ）、 １０・・・エミッタ電
極、 １１・・・ベース電極、 １２・・・コレク
タ電極、 １３・・・５ｉ０２膜、 １４＊ ｅ ＊
５ｉ３Ｎ４１％、１５ａ 拳＊ ＊ＳｉＯａｌｌ （
厚さ大）、 １５−−一本発明の要旨に係る絶縁物層（
厚さ小）、 １８・・・多結晶シリコ゛ン層、１７，１
８・・・レジストマスク。 １１１（中間 第１（ｂ）図 第４図 県５１に 糀鴎 第６ＷＪ １基−圀 第７８
る縦型バイポーラトランジスタの平面図とそのＡ−Ａ断
面図′である。 第２〜８図は、本発明の一実施例に係る縦型バイポーラ
トランジスタの製造工程図である。 第９図は、従来技術に係るプレーナ型バイポーラトラン
ジスタの断面図である。 １・・・ｐｌＪシリコン基板、 ２・・拳ｎ＋埋め込み
暦、 ５・・・コレクタ、 ６１１ ・ 拳真性ベ
ース、 ６１・・・高不純物領域、 ７・幸・外部ベ
ース、 ８・・・エミッタ、 ９・・・絶縁ｆｆ１
（フィールド絶縁ＩＩＩ）、 １０・・・エミッタ電
極、 １１・・・ベース電極、 １２・・・コレク
タ電極、 １３・・・５ｉ０２膜、 １４＊ ｅ ＊
５ｉ３Ｎ４１％、１５ａ 拳＊ ＊ＳｉＯａｌｌ （
厚さ大）、 １５−−一本発明の要旨に係る絶縁物層（
厚さ小）、 １８・・・多結晶シリコ゛ン層、１７，１
８・・・レジストマスク。 １１１（中間 第１（ｂ）図 第４図 県５１に 糀鴎 第６ＷＪ １基−圀 第７８
Claims (1)
- 【特許請求の範囲】 〔１〕エミッタ（８）、ベース（６）、コレクタ（５）
が縦型に配置されてなる縦型バイポーラトランジスタに
おいて、 真性ベース（６）を囲んでこれと同一水平面内に形成さ
れる外部ベース（７）の下面とコレクタ領域（５）の上
面との間には絶縁物層（１５）が介在してなることを特
徴とする半導体装置。 〔２〕一導電型の半導体層（５）のベース形成領域上に
硬質絶縁物層（１３、１４）を形成し、該硬質絶縁物層
（１３、１４）をマスクとして使用して、前記一導電型
の半導体層（５）の前記ベース形成領域を囲む領域を絶
縁物層（１５ａ）に転換し、 該絶縁物層（１５ａ）の上層を除去して一部の絶縁物層
（１５）を残すとともに、該ベース形成領域側面を露出
せしめ、該ベース形成領域側面側であつて該絶縁物層（
１５）上に半導体層（１６）を形成し、 前記硬質絶縁物層マスク（１３、１４）でおゝわれた領
域に反対導電型不純物を低濃度に導入して真性ベース（
６）を形成し、 前記硬質絶縁物層マスク（１３、１４）でおゝわれない
領域に反対導電型不純物を高濃度に導入して外部ベース
（７）を形成し、 露出した真性ベース内に一導電型の不純物を導入してエ
ミッタ（８）を形成する工程を有する半導体装置の製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13100885A JPS61288467A (ja) | 1985-06-17 | 1985-06-17 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13100885A JPS61288467A (ja) | 1985-06-17 | 1985-06-17 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61288467A true JPS61288467A (ja) | 1986-12-18 |
Family
ID=15047809
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13100885A Pending JPS61288467A (ja) | 1985-06-17 | 1985-06-17 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61288467A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE102004061327A1 (de) * | 2004-12-11 | 2006-06-14 | IHP GmbH - Innovations for High Performance Microelectronics/Institut für innovative Mikroelektronik | Vertikaler Bipolartransistor |
| DE102005013982A1 (de) * | 2005-03-26 | 2006-10-05 | Atmel Germany Gmbh | Verfahren zur Herstellung eines Bipolartransistors und nach einem derartigen Verfahren hergestellter Bipolartransistor |
-
1985
- 1985-06-17 JP JP13100885A patent/JPS61288467A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE102004061327A1 (de) * | 2004-12-11 | 2006-06-14 | IHP GmbH - Innovations for High Performance Microelectronics/Institut für innovative Mikroelektronik | Vertikaler Bipolartransistor |
| US7880270B2 (en) | 2004-12-11 | 2011-02-01 | IHP GmbH—Innovations for High Performance Microelectronics/Leibniz-Institut fur innovative Mikroelektronik | Vertical bipolar transistor |
| DE102005013982A1 (de) * | 2005-03-26 | 2006-10-05 | Atmel Germany Gmbh | Verfahren zur Herstellung eines Bipolartransistors und nach einem derartigen Verfahren hergestellter Bipolartransistor |
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