JPH03201442A - 半導体装置及びその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、バイポーラトランジスタ等の半導体装置及
びその製造方広に関する。

〔従来の技術〕

第３図（ａ）　、　（ｂ）は半導体装置である従来のＮ
ＰＮ型バイポーラトランジスタを示し、同図（ａ）は平
面図、（ｂ）は（ａ）中のｘ−ｘ’における切断正面図
、第４図はその製造方法の各工程を示す切断正面図であ
り、以下に第４図を参照して各製造工程について説明す
る。

まず、第４図（ａ）に示すように、Ｐ型シリコン（Ｓｉ
）基板１の表面に、イオン注入等によりＮ型不純物が高
濃度に導入されてＮ＋のコレクタ埋込層２が形成され、
基板１上にＮ型のエピタキシャル層３が形成され、その
後同図（ｂ）に示すように、素子分離領域にイオン注入
によりＰ＋埋込層４が形成されたのち、ＬＯＣＯ３法に
より厚い素子分離酸化膜５が形成される。

そして、第４図（Ｃ）に示すように、写真製版技術及び
イオン注入、アニールにより、エピタキシャル層３にＮ
＋の低抵抗のコレクタ接続層６が形成されて埋込層２に
接続され、同様にしてエピタキシャル層３の表面にＰ型
のベース層７が形成されたのち、同様の写真製版技術、
イオン注入等により、同図（ｄ）に示すように、ベース
層７中にＰ１型の低抵抗のベース接続層８が形成される
とともに、同図（ｅ）に示すように、ベース層７の表面
にＮ＋型のエミッタ層９が形成される。

その後、第３図（ｂ）に示すように、コレクタ接続層６
上、ベース接続層８上及びエミ・ンタ層９上を除き、エ
ピタキシャル層３上及びベース層７上に絶縁膜１０が形
成され、コレクタ接続層６．ベース接続層８及びエミッ
タ層９上にそれぞれコレクタ電極１１．ベース電極１２
及びエミ・ツタ電極１３が形成され、ＮＰＮ型のバイポ
ーラトランジスタが形成される。

〔発明が解決しようとする課題〕

従来の場合、エピタキシャル層３の形成後に、ＬＯＣＯ
Ｓ法による素子分離酸化膜５の形成工程など、高温によ
る熱処理が行われるため、熱拡散によってコレクタ埋込
層２の表面がエピタキシャル層３中に浮き上がり、コレ
クタ埋込層２の厚みが設定値から変動し、トランジスタ
の特性劣化を招くという問題点があった。

また、ベース層７の抵抗が大きく、しかも高濃度のコレ
クタ接続層６とベース層７との接合容量、及び高濃度の
ベース接続層８と下層のコレクタとなるエピタキシャル
層３との接合容量がそれぞれ大きく、トランジスタの特
性を劣化させる要因になっていた。

この発明は、上記のような問題点を解消するためになさ
れたもので、コレクタ埋込層の浮き上がりを防止し、ベ
ース層の抵抗の低減を図り、コレクタ接続層及びベース
接続層の接合容量を低減し、半導体装置の特性の向上を
図れるようにすることを目的とする。

〔課題を解決するための手段〕

この発明に係る半導体装置は、半導体基板の表面に形成
された第１導電型のコレクタ埋込層と、前記埋込層上に
形成された第２導電型のベース層と、前記ベース層の表
面に形成された第１導電型のエミッタ層と、前記ベース
層の外側の前記基板上に前記埋込層に接触して形成され
た第１導電型の低抵抗のコレクタ接続層と、前記ベース
層中に形成された第２導電型の低抵抗のベース接続層と
を備えた半導体装置において、前記ベース層の外周面に
前記ベース接続層を通るように形成された導電性膜と、
前記ベース層及び前記コレクタ接続層の周囲を囲むよう
に形成され一部が前記導電性膜の下側に位置した絶縁膜
とを備えたことを特徴としている。

また、その製造方法として、第１導電型のコレクタ埋込
層が形成された半導体基板上に絶縁膜を形成する工程と
、前記埋込層の上側の前記絶縁膜のベース層形成領域及
びコレクタ接続層形成領域にエツチングにより途中まで
の第１．第２凹部をそれぞれ形成する工程と、前記第１
凹部の内側面に導電性膜を形成する工程と、前記両凹部
の底面に露出した前記絶縁膜を下層の前記埋込層までエ
ツチングして前記ベース層形成領域及び前記コレクタ接
続層形成領域に第１．第２開口部をそれぞれ形成する工
程と、前記両開口部それぞれに第２導電型のベース層及
び第１導電型のコレクタ接続層を形成する工程と、前記
ベース層の前記導電性膜の一部を含む領域に第２導電型
のベース接続層を形成する工程とを含むことが効果的で
ある。

〔作用〕

この発明においては、ベース層の外周面にベース接続層
を通るように導電性膜を形成したため、従来に比べてベ
ース層の抵抗が低減され、しかも導電性膜の外側及び下
部に絶縁膜が位置しているため、ベース接続層の接合容
量が低減されるとともに、コレクタ接続層とベース層と
が絶縁膜によって分離されるため、コレクタ接続層の接
合容量が低減される。

また、絶縁膜に第１．第２開口部を形成し、両開口部に
ベース層、コレクタ接続層を形成するため、コレクタ埋
込層形成後の熱処理工程が従来よりも低減され、コレク
タ埋込層の浮き上りが大幅に抑制される。

〔実施例〕

第１図はこの発明の半導体装置及びその製造方法の一実
施例を示し、同図（ａ）は平面図、（ｂ）は（ａ）中の
Ｙ−Ｙ’断面における切断正面図であり、第２図はその
製造工程の切断正面図である。

第２図を参照して各製造工程について以下に説明する。

まず、第２図（ａ）に示すように、Ｐ型Ｓｔ基板１４の
表面に、イオン注入により、素子分離領域にＰ＋埋込層
１５が形成されたのち、ＬＯＣＯ５法により厚い素子分
離酸化膜１６が形成され、基板１４の表面にイオン注入
及びアニールにより、Ｎ＋型のコレクタ埋込層１７が形
成され、その後基板１４の上面全面に絶縁膜１８が形成
され、この絶縁膜１８０ベ一ス層形成領域及びコレクタ
接続層形成領域に、写真製版技術及びエツチングにより
、途中までの第１．第２凹部１９，２０がそれぞれ形成
される。

つぎに、第２図（ｂ）に示すように、絶縁膜１８上及び
両凹部１９，２０内にポリシリコン膜が形成されたのち
、異方性エツチングにより両凹部１９．２０の内側面以
外のポリシリコン膜が除去され、両凹部１９．２０の内
側面に導電性膜としてのポリシリコン膜２１がそれぞれ
形成される。

さらに、第２図（Ｃ）に示すように、両凹部１つ。

２０の底面の露出した絶縁膜１８が下層の埋込層１７ま
でエツチングされ、ベース層形成領域及びコレクタ接続
層形成領域に第１．第２開口部２２゜２３がそれぞれ形
成されたのち、同図（ｄ）に示すように、選択エピタキ
シャル成長技術により、両開口部２２．２３にＮ型エピ
タキシャル層２４が形成される。

その後、第１図（ｂ）に示すように、写真製版技術及び
イオン注入、アニールの繰り返しにより、第２開口部２
３内にＮ＋型のコレクタ接続層２５が形成されるととも
に、第１開口部２２内のエピタキシャル層２４の表面に
Ｐ型のベース層２６が形成され、ベース層２６の右端部
のポリシリコン膜２１の一部を含む領域にＰ　型のベー
ス接続層２７が形成されたのち、コレクタ接続層２５上
。

ベース接続層２７上及びエミッタ層形成領域を除き、絶
縁膜１８上及びベース層２６上に絶縁膜２８が形成され
、この絶縁膜２８のエミッタ層形成領域の開口を介して
、ベース層２６の表面にＮ＋型のエミッタ層２９が形成
され、コレクタ接続層２５、ベース接続層２７及びエミ
ッタ層２９上にそれぞれコレクタ電極３０．ベース電極
３１及びエミッタ電極３２が形成され、ＮＰＮ型バイポ
ラトランジスタが形成される。

このように、ベース層２６の外周面にベース接続層２７
を通るようにポリシリコン膜２１を形成したため、従来
の比べてベース層２６の抵抗を低減することができ、し
かもポリシリコン膜２１の外側及び下部に絶縁膜１８が
位置しているため、特に高濃度のベース接続層２６と下
層のコレクタ領域との接合容量を低減できるとともに、
コレクタ接続層２５とベース層２６とが絶縁膜１８によ
って完全に分離されるため、高濃度のコレクタ接続層２
５の接合容量を低減することができる。

また、従来のように、コレクタ埋込層１７の形成後に素
子分離のための高温の熱処理を行わないため、コレクタ
埋込層１７の浮き上りを抑制することができる。

なお、上記実施例では、ＮＰＮ型のバイポーラトランジ
スタを形成する場合について説明したが、ＰＮＰ型であ
ってもこの発明を同様に実施できるのは勿論である。

また、ポリシリコン膜２１は形成時或いは形成後に不純
物をドーピングしてもよい。

さらに、上記実施例では、導電性膜としてポリシリコン
を用いた場合について説明したが、高融点金属等の導電
体を用いてもよく、この場合ポリシリコン膜のようなド
ーピング工程は不要となる。

〔発明の効果〕

以上のように、この発明によれば、コレクタ埋込層の浮
き上がりを抑制でき、従来に比べてベス抵抗を低減でき
るとともに、ベース接続層及びコレクタ接続層の接合容
量を低減することができ、半導体装置の動作の高速化を
図ることができ、特性の優れたバイポーラトランジスタ
等の半導体装置を得ることが可能になる。

【図面の簡単な説明】

第１図（ａ）　、　（ｂ）はこの発明の半導体装置及び
その製造方法の一実施例の平面図及び切断正面図、第２
図は第１図の製造工程の切断正面図、第３図（ａ）　、
　（ｂ）は従来の半導体装置の平面図及び切断正面図、
第４図は第３図の製造工程の切断正面図である。 図において、１４はＳｔ基板、１７はコレクタ埋込層、
１８は絶縁膜、１９．２０は第１．第２四部、２１はポ
リシリコン膜、２２．２３は第１゜第２開口部、２５は
コレクタ接続層、２６はベース層、２７はベース接続層
、２つはエミッタ層である。 なお、各図中同一符号は同一または相当部分を示す。

Claims (2)

【特許請求の範囲】
1. （１）半導体基板の表面に形成された第１導電型のコレ
   クタ埋込層と、前記埋込層上に形成された第２導電型の
   ベース層と、前記ベース層の表面に形成された第１導電
   型のエミッタ層と、前記ベース層の外側の前記基板上に
   前記埋込層に接触して形成された第１導電型の低抵抗の
   コレクタ接続層と、前記ベース層中に形成された第２導
   電型の低抵抗のベース接続層とを備えた半導体装置にお
   いて、 前記ベース層の外周面に前記ベース接続層を通るように
   形成された導電性膜と、 前記ベース層及び前記コレクタ接続層の周囲を囲むよう
   に形成され一部が前記導電性膜の下側に位置した絶縁膜
   と を備えたことを特徴とする半導体装置。
2. （２）半導体基板の表面に形成された第１導電型のコレ
   クタ埋込層上に第２導電型のベース層を形成し、前記ベ
   ース層の表面に第１導電型のエミッタ層を形成し、前記
   ベース層の外側の前記基板上に前記埋込層に接触して第
   １導電型の低抵抗のコレクタ接続層を形成し、前記ベー
   ス層中に第２導電型の低抵抗のベース接続層を形成する
   半導体装置の製造方法において、 前記埋込層が形成された前記基板上に絶縁膜を形成する
   工程と、 前記埋込層の上側の前記絶縁膜の前記ベース層形成領域
   及び前記コレクタ接続層形成領域にエッチングにより途
   中までの第１、第２凹部をそれぞれ形成する工程と、 前記第１凹部の内側面に導電性膜を形成する工程と、 前記両凹部の底面に露出した前記絶縁膜を下層の前記埋
   込層までエッチングして前記ベース層形成領域及び前記
   コレクタ接続層形成領域に第１、第２開口部をそれぞれ
   形成する工程と、 前記両開口部それぞれに前記ベース層及び前記コレクタ
   接続層を形成する工程と、 前記ベース層の前記導電性膜の一部を含む領域に前記ベ
   ース接続層を形成する工程と を含むことを特徴とする半導体装置の製造方法。