JPH04323832A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
- Publication number
- JPH04323832A JPH04323832A JP12261691A JP12261691A JPH04323832A JP H04323832 A JPH04323832 A JP H04323832A JP 12261691 A JP12261691 A JP 12261691A JP 12261691 A JP12261691 A JP 12261691A JP H04323832 A JPH04323832 A JP H04323832A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- base
- emitter
- type
- conductivity type
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 59
- 238000004519 manufacturing process Methods 0.000 title claims description 19
- 238000002955 isolation Methods 0.000 claims abstract description 25
- 239000000758 substrate Substances 0.000 claims abstract description 24
- 238000000034 method Methods 0.000 claims description 12
- 239000012535 impurity Substances 0.000 claims description 10
- 238000000926 separation method Methods 0.000 claims description 7
- 239000000463 material Substances 0.000 claims description 5
- 238000010030 laminating Methods 0.000 claims 1
- 230000000149 penetrating effect Effects 0.000 claims 1
- 125000005842 heteroatom Chemical group 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 10
- 238000005530 etching Methods 0.000 description 5
- 229920002120 photoresistant polymer Polymers 0.000 description 4
- 230000015572 biosynthetic process Effects 0.000 description 3
- 239000011810 insulating material Substances 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
Landscapes
- Bipolar Transistors (AREA)
- Element Separation (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】この発明は半導体装置およびその
製造方法に関し、特にヘテロバイポーラトランジスタの
素子分離技術に関するものである。
製造方法に関し、特にヘテロバイポーラトランジスタの
素子分離技術に関するものである。
【０００２】
【従来の技術】図９はベース層の材料に、コレクタ及び
エミッタの材料よりもエネルギーバンドギャップの狭い
半導体を用いた、いわゆるダブルヘテロ構造トランジス
タを従来の技術によって形成したものの断面構造図であ
る。従来の技術では図９に示すようにＰ− 型半導体基
板１上にＮ＋ 型不純物埋め込み層２及びＮ− エピタ
キシャル層３が形成されており、その上に上記Ｐ− 半
導体基板１よりもエネルギーバンドギャップの狭いＰ型
半導体膜４（以下ベース層と呼ぶ）が形成され、さらに
その上に上記Ｐ− 型半導体基板１と同じエネルギーバ
ンドギャップのＮ型半導体膜５（以下エミッタ層と呼ぶ
）が形成されている。
エミッタの材料よりもエネルギーバンドギャップの狭い
半導体を用いた、いわゆるダブルヘテロ構造トランジス
タを従来の技術によって形成したものの断面構造図であ
る。従来の技術では図９に示すようにＰ− 型半導体基
板１上にＮ＋ 型不純物埋め込み層２及びＮ− エピタ
キシャル層３が形成されており、その上に上記Ｐ− 半
導体基板１よりもエネルギーバンドギャップの狭いＰ型
半導体膜４（以下ベース層と呼ぶ）が形成され、さらに
その上に上記Ｐ− 型半導体基板１と同じエネルギーバ
ンドギャップのＮ型半導体膜５（以下エミッタ層と呼ぶ
）が形成されている。
【０００３】そして、上記Ｎ− エピタキシャル層３の
上記ベース層４形成領域以外の領域ではベース層４形成
領域よりも膜厚が薄くなっており、このＮ− 型エピタ
キシャル層３の薄い領域の一部に上記Ｎ＋ 型不純物埋
め込み層２に達する深さのＮ＋ 型コレクタコンタクト
層７が形成され、また上記エミッタ層５の一部に上記ベ
ース層４に達する深さのＰ＋ 型ベースコンタクト層８
が形成され、上記エミッタ層５のベースコンタクト層８
が形成された以外の領域の一部にベース層４に達しない
深さのＮ＋ 型エミッタコンタクト層９が形成され、上
記コレクタ，ベース，エミッタ各コンタクト層７，８，
９形成領域以外のＮ− 型エピタキシャル層３，ベース
層４，エミッタ層５の表面は酸化膜１２で覆われており
、さらにコレクタ，ベース，エミッタ各コンタクト層７
，８，９上には、コレクタ，ベース，エミッタ各電極１
３，１４，１５が形成されている。なお、上記説明中、
Ｐ型及びＮ型の右肩に付した＋ は高不純物濃度を、−
は低不純物濃度をそれぞれ示すものである。
上記ベース層４形成領域以外の領域ではベース層４形成
領域よりも膜厚が薄くなっており、このＮ− 型エピタ
キシャル層３の薄い領域の一部に上記Ｎ＋ 型不純物埋
め込み層２に達する深さのＮ＋ 型コレクタコンタクト
層７が形成され、また上記エミッタ層５の一部に上記ベ
ース層４に達する深さのＰ＋ 型ベースコンタクト層８
が形成され、上記エミッタ層５のベースコンタクト層８
が形成された以外の領域の一部にベース層４に達しない
深さのＮ＋ 型エミッタコンタクト層９が形成され、上
記コレクタ，ベース，エミッタ各コンタクト層７，８，
９形成領域以外のＮ− 型エピタキシャル層３，ベース
層４，エミッタ層５の表面は酸化膜１２で覆われており
、さらにコレクタ，ベース，エミッタ各コンタクト層７
，８，９上には、コレクタ，ベース，エミッタ各電極１
３，１４，１５が形成されている。なお、上記説明中、
Ｐ型及びＮ型の右肩に付した＋ は高不純物濃度を、−
は低不純物濃度をそれぞれ示すものである。
【０００４】
【発明が解決しようとする課題】従来の半導体装置は以
上のように構成されているので、同一半導体基板上に複
数のトランジスタを形成して集積回路を構成する場合に
、まず、埋め込みコレクタ層であるＮ＋ 型不純物埋め
込み層２が共通となり、素子間の電気的分離ができない
という問題があった。また、ベース及びエミッタ電極と
、コレクタ電極間とに段差があるため、この段差部での
配線の断線やエッチング残渣，段差上下でのフォトレジ
スト露光時のフォーカスずれ等のために製造精度にばら
つきが生じる等の問題があった。
上のように構成されているので、同一半導体基板上に複
数のトランジスタを形成して集積回路を構成する場合に
、まず、埋め込みコレクタ層であるＮ＋ 型不純物埋め
込み層２が共通となり、素子間の電気的分離ができない
という問題があった。また、ベース及びエミッタ電極と
、コレクタ電極間とに段差があるため、この段差部での
配線の断線やエッチング残渣，段差上下でのフォトレジ
スト露光時のフォーカスずれ等のために製造精度にばら
つきが生じる等の問題があった。
【０００５】この発明は上記のような問題点を解消する
ためになされたもので、素子間の電気的分離を行うこと
ができ、かつ半導体表面に大きな段差を生じず製造精度
にばらつきのない半導体装置及びその製造方法を提供す
ることを目的とする。
ためになされたもので、素子間の電気的分離を行うこと
ができ、かつ半導体表面に大きな段差を生じず製造精度
にばらつきのない半導体装置及びその製造方法を提供す
ることを目的とする。
【０００６】
【課題を解決するための手段】この発明に係る半導体装
置は、ベース層形成領域以外のエピタキシャル層上に形
成されたエミッタ層と、該エミッタ層表面から半導体基
板に達する深さので形成された溝型素子分離層と、少な
くともベース層の一部を含む領域にエミッタ層表面から
上記エピタキシャル層に達する深さに形成された溝型コ
レクタ・ベース分離層とを備えたものである。
置は、ベース層形成領域以外のエピタキシャル層上に形
成されたエミッタ層と、該エミッタ層表面から半導体基
板に達する深さので形成された溝型素子分離層と、少な
くともベース層の一部を含む領域にエミッタ層表面から
上記エピタキシャル層に達する深さに形成された溝型コ
レクタ・ベース分離層とを備えたものである。
【０００７】またこの発明に係る半導体装置の製造方法
は、ベース層形成領域以外のエピタキシャル層上にもエ
ミッタ層を形成し、該エミッタ層表面から半導体基板に
達する深さの溝型素子分離層を形成するとともに、少な
くともベース層の一部を含む領域にエミッタ層表面から
上記エピタキシャル層に達する深さの溝型コレクタ・ベ
ース分離層を形成するようにしたものである。
は、ベース層形成領域以外のエピタキシャル層上にもエ
ミッタ層を形成し、該エミッタ層表面から半導体基板に
達する深さの溝型素子分離層を形成するとともに、少な
くともベース層の一部を含む領域にエミッタ層表面から
上記エピタキシャル層に達する深さの溝型コレクタ・ベ
ース分離層を形成するようにしたものである。
【０００８】
【作用】この発明における半導体装置によれば、上記溝
型素子分離によって素子間の電気的分離が図れるととも
に、ベース層形成領域以外のエピタキシャル層上にもエ
ミッタ層が形成されているため半導体表面の段差が軽減
される。
型素子分離によって素子間の電気的分離が図れるととも
に、ベース層形成領域以外のエピタキシャル層上にもエ
ミッタ層が形成されているため半導体表面の段差が軽減
される。
【０００９】またこの発明における半導体装置の製造方
法によれば、ベース層形成領域以外のエピタキシャル層
上にもエミッタ層が形成されているため半導体表面の段
差が軽減され、段差部による配線の断線やエッチング残
渣，段差上下でのフォトレジスト露光時のフォーカスず
れ等が低減される。
法によれば、ベース層形成領域以外のエピタキシャル層
上にもエミッタ層が形成されているため半導体表面の段
差が軽減され、段差部による配線の断線やエッチング残
渣，段差上下でのフォトレジスト露光時のフォーカスず
れ等が低減される。
【００１０】
【実施例】図１は本発明の一実施例による半導体装置（
ダブルヘテロ構造トランジスタ）の断面構造図であり、
Ｐ− 型半導体基板１上にＮ＋型不純物埋め込み層２及
びＮ− 型エピタキシャル層３が形成され、その上の一
部分にＰ− 型半導体基板１よりもエネルギーバンドギ
ャップの狭いＰ型ベース層４が形成され、Ｐ型ベース層
４とＮ− 型エピタキシャル層３の上にＰ− 型半導体
基板１と同じエネルギーバンドギャップのＮ型エミッタ
層５が形成されている。さらに、トランジスタの外周に
はエミッタ層５の表面からＰ− 型半導体基板１に達す
る深さの溝型素子分離層１０が形成されており、溝型素
子分離１０の底にはＰ＋チャネルカット層６が形成され
ており、また少なくともベース層４の一部分を含む領域
にエミッタ層５の表面からＮ− 型エピタキシャル層３
に達する深さの溝型コレクタ−ベース分離層１１が形成
されている。
ダブルヘテロ構造トランジスタ）の断面構造図であり、
Ｐ− 型半導体基板１上にＮ＋型不純物埋め込み層２及
びＮ− 型エピタキシャル層３が形成され、その上の一
部分にＰ− 型半導体基板１よりもエネルギーバンドギ
ャップの狭いＰ型ベース層４が形成され、Ｐ型ベース層
４とＮ− 型エピタキシャル層３の上にＰ− 型半導体
基板１と同じエネルギーバンドギャップのＮ型エミッタ
層５が形成されている。さらに、トランジスタの外周に
はエミッタ層５の表面からＰ− 型半導体基板１に達す
る深さの溝型素子分離層１０が形成されており、溝型素
子分離１０の底にはＰ＋チャネルカット層６が形成され
ており、また少なくともベース層４の一部分を含む領域
にエミッタ層５の表面からＮ− 型エピタキシャル層３
に達する深さの溝型コレクタ−ベース分離層１１が形成
されている。
【００１１】以下、図２ないし図８を用いて製造方法に
ついて説明する。図２はＰ− 型半導体基板１上にＮ＋
型不純物埋め込み層２と、その上にＮ− 型エピタキ
シャル層３が形成された状態を示す。そして図に示すよ
うに、Ｎ− 型エピタキシャル層３上の予め定められた
領域に、Ｐ− 型半導体基板１よりもエネルギーバンド
ギャップの狭いＰ型ベース層４を形成する。
ついて説明する。図２はＰ− 型半導体基板１上にＮ＋
型不純物埋め込み層２と、その上にＮ− 型エピタキ
シャル層３が形成された状態を示す。そして図に示すよ
うに、Ｎ− 型エピタキシャル層３上の予め定められた
領域に、Ｐ− 型半導体基板１よりもエネルギーバンド
ギャップの狭いＰ型ベース層４を形成する。
【００１２】次に図４に示すように、上記Ｐ型ベース層
４及びＮ− 型エピタキシャル層３上に、Ｐ− 型半導
体基板１と同じエネルギーバンドギャップのＮ型エミッ
タ層５を形成する。
４及びＮ− 型エピタキシャル層３上に、Ｐ− 型半導
体基板１と同じエネルギーバンドギャップのＮ型エミッ
タ層５を形成する。
【００１３】そして図５に示すように、トランジスタ領
域外周の素子分離領域となる領域に、エミッタ層５の表
面からＰ− 型半導体基板１に達する深さの溝型素子分
離層１０を形成し、さらに溝型素子分離１０の底にＰ＋
型チャネルカット層６を形成する。なお、溝型素子分離
層１０の材料としては酸化膜等の絶縁材料を用いる。
域外周の素子分離領域となる領域に、エミッタ層５の表
面からＰ− 型半導体基板１に達する深さの溝型素子分
離層１０を形成し、さらに溝型素子分離１０の底にＰ＋
型チャネルカット層６を形成する。なお、溝型素子分離
層１０の材料としては酸化膜等の絶縁材料を用いる。
【００１４】そして図６に示すように、少なくとも上記
ベース層４の一部分を含む領域に、エミッタ層５の表面
からＮ− 型エピタキシャル層３に達する深さの溝型コ
レクタ・ベース分離層層１１を形成する。なお、溝型コ
レクタ・ベース分離層１１の材料も上記溝型素子分離層
１０と同様、絶縁材料を用いる。
ベース層４の一部分を含む領域に、エミッタ層５の表面
からＮ− 型エピタキシャル層３に達する深さの溝型コ
レクタ・ベース分離層層１１を形成する。なお、溝型コ
レクタ・ベース分離層１１の材料も上記溝型素子分離層
１０と同様、絶縁材料を用いる。
【００１５】次に図７に示すように、コレクタコンタク
ト１６，ベースコンタクト１７，エミッタコンタクト１
８の各領域を除くＮ型エミッタ層５の表面及び溝型素子
分離層１０と溝型コレクタ・ベース分離層１１の表面に
酸化膜１２を形成する。
ト１６，ベースコンタクト１７，エミッタコンタクト１
８の各領域を除くＮ型エミッタ層５の表面及び溝型素子
分離層１０と溝型コレクタ・ベース分離層１１の表面に
酸化膜１２を形成する。
【００１６】そして図８に示すように、上記コレクタコ
ンタクト１６部分に、Ｎ型エミッタ層５の表面からＮ＋
型不純物埋め込み層２に達する深さのＮ＋ 型コレク
タコンタクト層７を形成し、またベースコンタクト１７
部分にＮ型エミッタ層５の表面からＰ型ベース層４に達
する深さのＰ＋ 型ベースコンタクト層８を形成し、さ
らにエミッタコンタクト１８部分にＮ型エミッタ層５の
表面からＰ型ベース層４に達しない深さのＮ＋ 型エミ
ッタコンタクト層９を形成する。
ンタクト１６部分に、Ｎ型エミッタ層５の表面からＮ＋
型不純物埋め込み層２に達する深さのＮ＋ 型コレク
タコンタクト層７を形成し、またベースコンタクト１７
部分にＮ型エミッタ層５の表面からＰ型ベース層４に達
する深さのＰ＋ 型ベースコンタクト層８を形成し、さ
らにエミッタコンタクト１８部分にＮ型エミッタ層５の
表面からＰ型ベース層４に達しない深さのＮ＋ 型エミ
ッタコンタクト層９を形成する。
【００１７】以後、コレクタ，ベース，エミッタ各コン
タクト７，８，９上にそれぞれコレクタ，ベース，エミ
ッタ各電極１３，１４，１５を形成して図１の構造とす
る。
タクト７，８，９上にそれぞれコレクタ，ベース，エミ
ッタ各電極１３，１４，１５を形成して図１の構造とす
る。
【００１８】このように本実施例によれば、ベース層形
成領域以外のエピタキシャル層３上にもエミッタ層５を
形成し、該エミッタ層５表面から半導体基板１に達する
深さの溝型素子分離層１０を形成するとともに、少なく
ともベース層４の一部を含む領域にエミッタ層５表面か
ら上記エピタキシャル層３に達する深さの溝型コレクタ
・ベース分離層１１を形成したから、基板上にコレクタ
層２が全面に形成されていても隣接する素子とは溝型素
子分離層１０で分離することができるとともに、ベース
層４形成領域以外のエピタキシャル層４上にもエミッタ
層５が形成されているため、ベース電極１４及びエミッ
タ電極１５と、コレクタ電極１３間の段差が軽減され、
この段差部での配線の断線やエッチング残渣，段差上下
でのフォトレジスト露光時のフォーカスずれ等が低減さ
れ、製造精度を向上させることができる。
成領域以外のエピタキシャル層３上にもエミッタ層５を
形成し、該エミッタ層５表面から半導体基板１に達する
深さの溝型素子分離層１０を形成するとともに、少なく
ともベース層４の一部を含む領域にエミッタ層５表面か
ら上記エピタキシャル層３に達する深さの溝型コレクタ
・ベース分離層１１を形成したから、基板上にコレクタ
層２が全面に形成されていても隣接する素子とは溝型素
子分離層１０で分離することができるとともに、ベース
層４形成領域以外のエピタキシャル層４上にもエミッタ
層５が形成されているため、ベース電極１４及びエミッ
タ電極１５と、コレクタ電極１３間の段差が軽減され、
この段差部での配線の断線やエッチング残渣，段差上下
でのフォトレジスト露光時のフォーカスずれ等が低減さ
れ、製造精度を向上させることができる。
【００１９】
【発明の効果】以上のように、この発明に係る半導体装
置によれば、上記溝型素子分離によって素子間の電気的
分離が図れるとともに、ベース層形成領域以外のエピタ
キシャル層上にもエミッタ層が形成されているため半導
体表面の段差が軽減され、高密度な集積回路を得ること
ができるという効果がある。
置によれば、上記溝型素子分離によって素子間の電気的
分離が図れるとともに、ベース層形成領域以外のエピタ
キシャル層上にもエミッタ層が形成されているため半導
体表面の段差が軽減され、高密度な集積回路を得ること
ができるという効果がある。
【００２０】またこの発明における半導体装置の製造方
法によれば、ベース層形成領域以外のエピタキシャル層
上にもエミッタ層が形成されているため半導体表面の段
差が軽減され、段差部による配線の断線やエッチング残
渣，段差上下でのフォトレジスト露光時のフォーカスず
れ等が低減され、が構成できる。また、ベース層形成領
域以外のＮ− 型エピタキシャル層上にもＮ型エミッタ
層を形成したので、半導体表面の段差が軽減され、段差
部での配線の断線やエッチング残渣がなく、段差上下で
の形状寸法の差も軽減され、安定で信頼性の高い半導体
装置を得ることができるという効果がある。
法によれば、ベース層形成領域以外のエピタキシャル層
上にもエミッタ層が形成されているため半導体表面の段
差が軽減され、段差部による配線の断線やエッチング残
渣，段差上下でのフォトレジスト露光時のフォーカスず
れ等が低減され、が構成できる。また、ベース層形成領
域以外のＮ− 型エピタキシャル層上にもＮ型エミッタ
層を形成したので、半導体表面の段差が軽減され、段差
部での配線の断線やエッチング残渣がなく、段差上下で
の形状寸法の差も軽減され、安定で信頼性の高い半導体
装置を得ることができるという効果がある。
【図１】この発明の一実施例による半導体装置の断面構
造図である。
造図である。
【図２】この発明の一実施例による半導体装置の製造方
法における主要工程毎の断面構造図である。
法における主要工程毎の断面構造図である。
【図３】この発明の一実施例による半導体装置の製造方
法における主要工程毎の断面構造図である。
法における主要工程毎の断面構造図である。
【図４】この発明の一実施例による半導体装置の製造方
法における主要工程毎の断面構造図である。
法における主要工程毎の断面構造図である。
【図５】この発明の一実施例による半導体装置の製造方
法における主要工程毎の断面構造図である。
法における主要工程毎の断面構造図である。
【図６】この発明の一実施例による半導体装置の製造方
法における主要工程毎の断面構造図である。
法における主要工程毎の断面構造図である。
【図７】この発明の一実施例による半導体装置の製造方
法における主要工程毎の断面構造図である。
法における主要工程毎の断面構造図である。
【図８】この発明の一実施例による半導体装置の製造方
法における主要工程毎の断面構造図である。
法における主要工程毎の断面構造図である。
【図９】従来技術の半導体装置の断面構造図である。
１ Ｐ− 型半導体基板
２ Ｎ＋ 型不純物埋め込み層
３ Ｎ− 型エピタキシャル層
４ Ｐ型ベース層
５ Ｎ型エミッタ層
６ Ｐ＋ 型チャネルカット層
７ Ｎ＋ 型コレクタコンタクト層８ Ｐ
＋ 型ベースコンタクト層９ Ｎ＋ 型エミッタ
コンタクト層１０ 溝型素子分離層 １１ 溝型コレクタ−ベース分離層 １２ 酸化膜 １３ コレクタ電極 １４ ベース電極 １５ エミッタ電極 １６ コレクタコンタクト １７ ベースコンタクト １８ エミッタコンタクト
＋ 型ベースコンタクト層９ Ｎ＋ 型エミッタ
コンタクト層１０ 溝型素子分離層 １１ 溝型コレクタ−ベース分離層 １２ 酸化膜 １３ コレクタ電極 １４ ベース電極 １５ エミッタ電極 １６ コレクタコンタクト １７ ベースコンタクト １８ エミッタコンタクト
Claims (2)
- 【請求項１】 第１導電型の半導体基板上に第２導電
型のコレクタ層及びエピタキシャル層が順次積層され、
その上に第１導電型のベース層を介して第２導電型のエ
ミッタ層が積層され、上記ベース層のエネルギーバンド
ギャップが上記コレクタ層及びエミッタ層よりも大きい
構造を有する半導体装置において、半導体基板全面に形
成されたコレクタ層及びエピタキシャル層と、該エピタ
キシャル層表面の一部の領域に形成されたベース層と、
該ベース層及び、上記エピタキシャル層の上記ベース層
が形成されていない領域に設けられたエミッタ層と、隣
接する素子との間に、上記基板表面から上記各層を貫通
して設けられた溝型素子分離層と、上記ベース層の一部
を含む基板表面領域から上記エピタキシャル層に到る領
域にかけて設けられた溝型コレクタ・ベース分離層とを
備えたことを特徴とする半導体装置。 - 【請求項２】 第１導電型の半導体基板上に第２導電
型のコレクタ層及びエピタキシャル層を順次積層し、そ
の上に第１導電型のベース層を介して第２導電型のエミ
ッタ層を積層し、上記ベース層のエネルギーバンドギャ
ップが上記コレクタ層及びエミッタ層よりも大きい材料
のものが用いられた半導体装置を製造する方法において
、第１導電型の半導体基板上に第２導電型の高濃度不純
物埋め込み層（コレクタ層）及び、第２導電型のエピタ
キシャル層を積層する工程と、上記エピタキシャル層上
の所定領域に、上記半導体基板よりもエネルギーバンド
ギャップが狭い第１導電型の半導体膜（ベース層）を形
成する工程と、上記エピタキシャル層上及び上記ベース
層上に、第２導電型の半導体膜（エミッタ層）を形成す
る工程と、隣接する素子近傍の素子分離領域に上記エミ
ッタ層の表面から上記半導体基板に達する深さの溝型素
子分離を形成する工程と、上記ベース層の少なくとも一
部を含むように、上記エミッタ層の表面から上記エピタ
キシャル層に達する深さの溝型コレクタ・ベース分離を
形成する工程とを含むことを特徴とする半導体装置の製
造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12261691A JP2758509B2 (ja) | 1991-04-23 | 1991-04-23 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12261691A JP2758509B2 (ja) | 1991-04-23 | 1991-04-23 | 半導体装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04323832A true JPH04323832A (ja) | 1992-11-13 |
| JP2758509B2 JP2758509B2 (ja) | 1998-05-28 |
Family
ID=14840367
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12261691A Expired - Fee Related JP2758509B2 (ja) | 1991-04-23 | 1991-04-23 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2758509B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100393199B1 (ko) * | 2001-01-15 | 2003-07-31 | 페어차일드코리아반도체 주식회사 | 높은 브레이크다운 전압을 갖는 고전압 반도체 소자 및 그제조방법 |
| KR100886809B1 (ko) * | 2002-07-22 | 2009-03-04 | 페어차일드코리아반도체 주식회사 | 깊은 트랜치 터미네이션을 갖는 고전압 반도체 소자 및 그제조 방법 |
-
1991
- 1991-04-23 JP JP12261691A patent/JP2758509B2/ja not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100393199B1 (ko) * | 2001-01-15 | 2003-07-31 | 페어차일드코리아반도체 주식회사 | 높은 브레이크다운 전압을 갖는 고전압 반도체 소자 및 그제조방법 |
| KR100886809B1 (ko) * | 2002-07-22 | 2009-03-04 | 페어차일드코리아반도체 주식회사 | 깊은 트랜치 터미네이션을 갖는 고전압 반도체 소자 및 그제조 방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2758509B2 (ja) | 1998-05-28 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH0719838B2 (ja) | 半導体装置およびその製造方法 | |
| US4051506A (en) | Complementary semiconductor device | |
| US4988639A (en) | Method of manufacturing semiconductor devices using trench isolation method that forms highly flat buried insulation film | |
| JPH07326773A (ja) | ダイオードおよびその製造方法 | |
| JPS5914897B2 (ja) | 半導体装置 | |
| US4566174A (en) | Semiconductor device and method for manufacturing the same | |
| JP2615646B2 (ja) | バイポーラトランジスタの製造方法 | |
| JPH04323832A (ja) | 半導体装置およびその製造方法 | |
| JPH07130898A (ja) | 半導体装置およびその製造方法 | |
| JP2764988B2 (ja) | 半導体装置 | |
| KR0163924B1 (ko) | 수평형 트랜지스터 및 그 제조방법 | |
| JP3120441B2 (ja) | 半導体装置およびその製造方法 | |
| JP3150420B2 (ja) | バイポーラ集積回路とその製造方法 | |
| JPS6140140B2 (ja) | ||
| JPH10256389A (ja) | 半導体装置の製造方法 | |
| JPH0697275A (ja) | 半導体装置 | |
| JPS5919374A (ja) | 半導体装置の製造方法 | |
| JPS6031105B2 (ja) | 半導体装置 | |
| JPH02146775A (ja) | 絶縁ゲート電界効果トランジスタ | |
| JPH04309232A (ja) | バイポーラトランジスタ及びその製造方法 | |
| JPS63138764A (ja) | 半導体集積回路およびその製造方法 | |
| JPS6319870A (ja) | 半導体集積回路 | |
| JPS6387740A (ja) | 半導体装置の製造方法 | |
| JPH0722433A (ja) | 半導体装置およびその製造方法 | |
| JPS63140561A (ja) | 半導体集積回路の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| LAPS | Cancellation because of no payment of annual fees |