JPH02146775A - 絶縁ゲート電界効果トランジスタ - Google Patents
絶縁ゲート電界効果トランジスタInfo
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- JPH02146775A JPH02146775A JP30132288A JP30132288A JPH02146775A JP H02146775 A JPH02146775 A JP H02146775A JP 30132288 A JP30132288 A JP 30132288A JP 30132288 A JP30132288 A JP 30132288A JP H02146775 A JPH02146775 A JP H02146775A
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Links
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- 238000009413 insulation Methods 0.000 title abstract 4
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Landscapes
- Electrodes Of Semiconductors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は絶縁ゲート電界効果トランジスタに関し、特に
ＭＯＳ）ランジスタの構造に関する。
ＭＯＳ）ランジスタの構造に関する。
従来、ＭＯＳ）ランジスタはそのソース領域とドレイン
領域としての不純物拡散層とその両者間に位置するゲー
ト電極部分を半導体基板面上に平面的に配置した構造と
するのが一般的であった。
領域としての不純物拡散層とその両者間に位置するゲー
ト電極部分を半導体基板面上に平面的に配置した構造と
するのが一般的であった。
上述した従来のＭＯＳ）ランジスタは、そのゲート電極
部分が半導体基板表面に絶縁膜と電極としての導電物質
を単純に積み重ねただけの構造であるため、ＭＯＳ）ラ
ンジスタ導通時にゲート電極下に形成される導電チャネ
ルはゲート電極に印加された電位からの電界が及ぶ範囲
としての極めて半導体基板表面に近い層のみに限られて
いた。
部分が半導体基板表面に絶縁膜と電極としての導電物質
を単純に積み重ねただけの構造であるため、ＭＯＳ）ラ
ンジスタ導通時にゲート電極下に形成される導電チャネ
ルはゲート電極に印加された電位からの電界が及ぶ範囲
としての極めて半導体基板表面に近い層のみに限られて
いた。
従って、この構造ではＭＯＳ）ランジスタのオン抵抗を
実用的レベルとする為には、導通チャネル断面積の増加
のためゲート電極の幅を半導体基板表面上に於て増加す
る手段が有るのみであり、その結果集積度向上の制約と
なるという欠点があった。
実用的レベルとする為には、導通チャネル断面積の増加
のためゲート電極の幅を半導体基板表面上に於て増加す
る手段が有るのみであり、その結果集積度向上の制約と
なるという欠点があった。
本発明の絶縁ゲート電界効果トランジスタは、第１導電
型半導体層と第２導電型半導体層と第１導電型半導体層
を順次積層した３層構造の半導体と、前記の両第１導電
型半導体層を用いたソース領域及びドレイン領域と、前
記３層構造の半導体の片側の第１導電型半導体層から第
２導電型半導体層を貫き反対側の第１導電型半導体層に
達する溝と、該溝内面のゲート絶縁膜と、該ゲート絶縁
膜を介して埋め込まれた導電層から成るゲート電極とを
有している。
型半導体層と第２導電型半導体層と第１導電型半導体層
を順次積層した３層構造の半導体と、前記の両第１導電
型半導体層を用いたソース領域及びドレイン領域と、前
記３層構造の半導体の片側の第１導電型半導体層から第
２導電型半導体層を貫き反対側の第１導電型半導体層に
達する溝と、該溝内面のゲート絶縁膜と、該ゲート絶縁
膜を介して埋め込まれた導電層から成るゲート電極とを
有している。
すなわち、本発明はＮＰＮ又はＰＮＰ３層構造とした半
導体基板の最上層と最下層をソース又はドレイン領域と
し、又基板表面から最下層に届く溝内に絶縁膜を介して
埋め込んだ導電体をゲート電極としている。
導体基板の最上層と最下層をソース又はドレイン領域と
し、又基板表面から最下層に届く溝内に絶縁膜を介して
埋め込んだ導電体をゲート電極としている。
次に本発明について図面を参照して説明する。
第１図は本発明の第１の実施例を示し、図中（ａ）は半
導体基板面を上から見た平面図、図中（ｂ）は（ａ）の
ｘ−ｘ’線断面図である。又第２図は第１図の構造の製
造方法の一例を示す構造工程図であり、図中（ａ）〜（
ｃ）は基板加工の初期から完了直前までの断面形状を工
程順に示したものである。
導体基板面を上から見た平面図、図中（ｂ）は（ａ）の
ｘ−ｘ’線断面図である。又第２図は第１図の構造の製
造方法の一例を示す構造工程図であり、図中（ａ）〜（
ｃ）は基板加工の初期から完了直前までの断面形状を工
程順に示したものである。
初めに本実施例の構造及び機能について説明すると、第
１図に示すようにＮ形とＰ形とＮ形の各半導体層を積層
した半導体基板の表面から最下層のＮ形半導体層１に達
する溝の中にゲート絶縁膜４と導電体層５を順次埋め込
んだ形態の構造としている。今、導電体層５に正の電位
を印加すると、Ｐ形半導体層２に於て導電体層５の近傍
に電子が誘引される。ここでもしＮ形半導体層１と３の
間に電位差が存在すればＮチャネル６が形成され、両Ｎ
形半導体層間は導通状態となる。この現象は導電体層５
に印加された正電位を取り除けば消滅する。従って第１
図の構造はＮ形半導体層１と３をソース又はトレイン領
域とし、導電体層５をゲート電極とするＮチャネルＭＯ
８）ランジスタとしてのデバイス機能を持つ。尚、この
場合のゲート長はＰ形半導体層２の厚さに相当し、ゲー
ト幅は溝の周囲長に相当するものと考えられる。
１図に示すようにＮ形とＰ形とＮ形の各半導体層を積層
した半導体基板の表面から最下層のＮ形半導体層１に達
する溝の中にゲート絶縁膜４と導電体層５を順次埋め込
んだ形態の構造としている。今、導電体層５に正の電位
を印加すると、Ｐ形半導体層２に於て導電体層５の近傍
に電子が誘引される。ここでもしＮ形半導体層１と３の
間に電位差が存在すればＮチャネル６が形成され、両Ｎ
形半導体層間は導通状態となる。この現象は導電体層５
に印加された正電位を取り除けば消滅する。従って第１
図の構造はＮ形半導体層１と３をソース又はトレイン領
域とし、導電体層５をゲート電極とするＮチャネルＭＯ
８）ランジスタとしてのデバイス機能を持つ。尚、この
場合のゲート長はＰ形半導体層２の厚さに相当し、ゲー
ト幅は溝の周囲長に相当するものと考えられる。
次に本実施例の構造が従来からある製造方法を用いて容
易に製造可能であることを説明する。先ず、第２図（ａ
）に示す様にＮ形半導体層１の上にＰ形半導体層２、そ
の上にＮ形半導体層３を順次エピタキシャル成長等によ
って積層した後、又は予めＮＰＮ３層構造とした半導体
基板を用いて表面にフォトレジスト７を塗布し、マスク
パターンの露光・現像を行い、その後のエツチングによ
ってＮ形半導体層１に達する溝を形成する。次にフォト
レジスト７を除去した後、第２図（ｂ）に示す様に例え
ば酸化膜のＣＶＤ等によってゲート絶縁膜４を形成した
後、さらに多結晶シリコンのＣＶＤ等によって導電体層
５を形成する。次に導電体層５をゲート絶縁膜の高さま
でエッチバックした後、第２図（Ｃ）に示す様にフォト
レジスト８を塗布し、マスクパターンの露光・現像を行
って溝部分のみに残しておく。その後、絶縁膜４のエツ
チングを行いフォトレジスト８を取り除くことによって
第１図（ｂ）の構造が実現する。
易に製造可能であることを説明する。先ず、第２図（ａ
）に示す様にＮ形半導体層１の上にＰ形半導体層２、そ
の上にＮ形半導体層３を順次エピタキシャル成長等によ
って積層した後、又は予めＮＰＮ３層構造とした半導体
基板を用いて表面にフォトレジスト７を塗布し、マスク
パターンの露光・現像を行い、その後のエツチングによ
ってＮ形半導体層１に達する溝を形成する。次にフォト
レジスト７を除去した後、第２図（ｂ）に示す様に例え
ば酸化膜のＣＶＤ等によってゲート絶縁膜４を形成した
後、さらに多結晶シリコンのＣＶＤ等によって導電体層
５を形成する。次に導電体層５をゲート絶縁膜の高さま
でエッチバックした後、第２図（Ｃ）に示す様にフォト
レジスト８を塗布し、マスクパターンの露光・現像を行
って溝部分のみに残しておく。その後、絶縁膜４のエツ
チングを行いフォトレジスト８を取り除くことによって
第１図（ｂ）の構造が実現する。
第３図は本発明の第２の実施例を示し、図中（ａ）は半
導体基板面を上から見た平面図、図中（ｂ）は（ａ）の
ｘ−ｘ’線断面図である。
導体基板面を上から見た平面図、図中（ｂ）は（ａ）の
ｘ−ｘ’線断面図である。
本実施例はゲート電極としての導電体層５とＮ形半導体
層１及び３との間の静電容量を減少させるために当該箇
所のゲート絶縁膜４の膜厚を厚くしたものであり、第１
の実施例に比べて高速動作が期待できる。
層１及び３との間の静電容量を減少させるために当該箇
所のゲート絶縁膜４の膜厚を厚くしたものであり、第１
の実施例に比べて高速動作が期待できる。
この構造はＮＰＮａ層構造の半導体基板に対し、初めに
７字形の溝形成とその後の絶縁層の形成を行っておき、
その後垂直溝を形成し、以後は第１の実施例と同様の加
工を行うことで実現できる。
７字形の溝形成とその後の絶縁層の形成を行っておき、
その後垂直溝を形成し、以後は第１の実施例と同様の加
工を行うことで実現できる。
以上説明したように本発明は、ＮＰＮ又はＰＮＰ３層構
造の半導体基板に溝を形成しその中にゲート絶縁膜を介
してゲート電極を埋め込んでＮチャネル又はＰチャネル
のＭＯＳ）ランジスタを形成可能としており、絶縁ゲー
ト電界効果トランジスタをこのような構造で提供可能と
することにより、ゲート長は３層構造半導体基板の厚さ
に相当するので、その寸法制御性が優れ、又ゲート幅は
、溝の周囲長に相当するのでプレーナ式と比較して半導
体基板上に占める面積を小さくできる効果がある。
造の半導体基板に溝を形成しその中にゲート絶縁膜を介
してゲート電極を埋め込んでＮチャネル又はＰチャネル
のＭＯＳ）ランジスタを形成可能としており、絶縁ゲー
ト電界効果トランジスタをこのような構造で提供可能と
することにより、ゲート長は３層構造半導体基板の厚さ
に相当するので、その寸法制御性が優れ、又ゲート幅は
、溝の周囲長に相当するのでプレーナ式と比較して半導
体基板上に占める面積を小さくできる効果がある。
第１図は本発明の第１の実施例を示し、図中（ａ）は半
導体基板面を上から見た平面図、図中（ｂ）は（ａ）の
ｘ−ｘ’線断面図である。第２図は第１図の構造の製造
方法の一例を示し、図中（ａ）〜（ｃ）は製造工程順の
断面図である。第３図は本発明の第２の実施例を示し、
図中（ａ）は半導体基板面を上から見た平面図、図中（
ｂ）は（ａ）のｘ−ｘ’線断面図である。 代理人 弁理士 内 原 晋 一
導体基板面を上から見た平面図、図中（ｂ）は（ａ）の
ｘ−ｘ’線断面図である。第２図は第１図の構造の製造
方法の一例を示し、図中（ａ）〜（ｃ）は製造工程順の
断面図である。第３図は本発明の第２の実施例を示し、
図中（ａ）は半導体基板面を上から見た平面図、図中（
ｂ）は（ａ）のｘ−ｘ’線断面図である。 代理人 弁理士 内 原 晋 一
Claims (1)
- 第１導電型半導体層と第２導電型半導体層と第１導電型
半導体層を順次積層した３層構造半導体と、前記の両第
１導電型半導体層を用いたソース領域及びドレイン領域
と、前記３層構造半導体の片側の第１導電型半導体層の
表面から第２導電型半導体層を貫いて反対側の第１導電
型半導体層に達する溝と、該溝内表面のゲート絶縁膜と
、該ゲート絶縁膜を介して埋め込まれた導電層から成る
ゲート電極とを含むことを特徴とする絶縁ゲート電界効
果トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30132288A JPH02146775A (ja) | 1988-11-28 | 1988-11-28 | 絶縁ゲート電界効果トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30132288A JPH02146775A (ja) | 1988-11-28 | 1988-11-28 | 絶縁ゲート電界効果トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02146775A true JPH02146775A (ja) | 1990-06-05 |
Family
ID=17895469
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30132288A Pending JPH02146775A (ja) | 1988-11-28 | 1988-11-28 | 絶縁ゲート電界効果トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02146775A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6674123B2 (en) * | 1997-09-10 | 2004-01-06 | Samsung Electronics Co., Ltd. | MOS control diode and method for manufacturing the same |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61263152A (ja) * | 1985-05-15 | 1986-11-21 | Nippon Texas Instr Kk | マスクｒｏｍ装置 |
| JPS6214145A (ja) * | 1985-07-11 | 1987-01-22 | Konishiroku Photo Ind Co Ltd | ポジ画像形成方法 |
-
1988
- 1988-11-28 JP JP30132288A patent/JPH02146775A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61263152A (ja) * | 1985-05-15 | 1986-11-21 | Nippon Texas Instr Kk | マスクｒｏｍ装置 |
| JPS6214145A (ja) * | 1985-07-11 | 1987-01-22 | Konishiroku Photo Ind Co Ltd | ポジ画像形成方法 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6674123B2 (en) * | 1997-09-10 | 2004-01-06 | Samsung Electronics Co., Ltd. | MOS control diode and method for manufacturing the same |
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