JP2532694B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JP2532694B2 JP2532694B2 JP1305353A JP30535389A JP2532694B2 JP 2532694 B2 JP2532694 B2 JP 2532694B2 JP 1305353 A JP1305353 A JP 1305353A JP 30535389 A JP30535389 A JP 30535389A JP 2532694 B2 JP2532694 B2 JP 2532694B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、半導体層に埋込層が形成された半導体装
置の製造方法に関する。
置の製造方法に関する。
従来、半導体層に埋込層が形成された半導体装置とし
て、例えばバイポーラトランジスタ型半導体記憶装置
（以下バイポーラメモリという）があり、この種のバイ
ポーラメモリはメモリセル部と周辺回路部とからなり、
α線などの照射によってメモリセル部内に荷電粒子（電
子及び正孔）が発生し、これらの荷電粒子による寄生電
流により、メモリセル部のトランジスタが動作し、メモ
リセル部の記憶情報が変化するいわゆるソフトエラー現
象が生じることがある。
て、例えばバイポーラトランジスタ型半導体記憶装置
（以下バイポーラメモリという）があり、この種のバイ
ポーラメモリはメモリセル部と周辺回路部とからなり、
α線などの照射によってメモリセル部内に荷電粒子（電
子及び正孔）が発生し、これらの荷電粒子による寄生電
流により、メモリセル部のトランジスタが動作し、メモ
リセル部の記憶情報が変化するいわゆるソフトエラー現
象が生じることがある。
また、この種のバイポーラメモリでは、集積度の向上
が進むと、それに伴うメモリセル部の面積の減少によ
り、メモリセル部に蓄積される電荷量が減少し、ソフト
エラーが生じる臨界電荷量が減少して耐ソフトエラー性
能が低下する傾向がある。
が進むと、それに伴うメモリセル部の面積の減少によ
り、メモリセル部に蓄積される電荷量が減少し、ソフト
エラーが生じる臨界電荷量が減少して耐ソフトエラー性
能が低下する傾向がある。
そこで、耐ソフトエラー性能を向上させるために、メ
モリセル部のトランジスタのベース層とコレクタ層との
間のエピタキシャル層を薄くするなどより、このトラン
ジスタのベースとコレクタとの間隔を、周辺回路部のベ
ースとコレクタとの間隔よりも狭くし、メモリセル部の
トランジスタのベース・コレクタ間の電気容量を増加し
て蓄積し得る電荷量を増加することが行われている。
モリセル部のトランジスタのベース層とコレクタ層との
間のエピタキシャル層を薄くするなどより、このトラン
ジスタのベースとコレクタとの間隔を、周辺回路部のベ
ースとコレクタとの間隔よりも狭くし、メモリセル部の
トランジスタのベース・コレクタ間の電気容量を増加し
て蓄積し得る電荷量を増加することが行われている。
このとき、周辺回路部のトランジスタのベース・コレ
クタ間の間隔は広いままにしておくことにより、バイポ
ーラメモリの動作速度を低下することなしに、耐ソフト
エラー性能を向上させることができる。
クタ間の間隔は広いままにしておくことにより、バイポ
ーラメモリの動作速度を低下することなしに、耐ソフト
エラー性能を向上させることができる。
このようにして、耐ソフトエラー特性の向上を図った
バイポーラメモリの具体例として、特開昭61−150266号
公報に記載のものがあり、これは第５図に示す各工程に
より製造される。
バイポーラメモリの具体例として、特開昭61−150266号
公報に記載のものがあり、これは第５図に示す各工程に
より製造される。
まず、第５図（ａ）に示すように、ｐ型シリコン基板
１上に、埋込層として周辺回路部のトランジスタを構成
するn+型コレクタ層２及びメモリセル部のトランジスタ
を構成するn+型コレクタ層３が別々の位置に形成され、
基板１上及び両コレクタ層2,3上にｎ型エピタキシャル
層４が形成されたのち、このエピタキシャル層４上に薄
い酸化シリコン層５及び窒化シリコン層６が順次形成さ
れ、窒化シリコン層６上の部のメモリセル部のトランジ
スタ形成領域以外にフォトレジスタ膜７が形成される。
１上に、埋込層として周辺回路部のトランジスタを構成
するn+型コレクタ層２及びメモリセル部のトランジスタ
を構成するn+型コレクタ層３が別々の位置に形成され、
基板１上及び両コレクタ層2,3上にｎ型エピタキシャル
層４が形成されたのち、このエピタキシャル層４上に薄
い酸化シリコン層５及び窒化シリコン層６が順次形成さ
れ、窒化シリコン層６上の部のメモリセル部のトランジ
スタ形成領域以外にフォトレジスタ膜７が形成される。
つぎに、第５図（ｂ）に示すように、フォトレジスト
膜７をマスクとして、エッチングによりメモリセル部の
トランジスタ形成領域の窒化シリコン膜6,酸化シリコン
膜５及びエピタキシャル層４の表層部が除去され、メモ
リセル部のエピタキシャル層４が周辺回路部のエピタキ
シャル層４よりも薄く加工され、フォトレジスト膜７が
除去された後、周辺回路部及びメモリセル部に、同図
（ｃ），（ｄ）にそれぞれ示すように、npn型トランジ
スタが形成される。
膜７をマスクとして、エッチングによりメモリセル部の
トランジスタ形成領域の窒化シリコン膜6,酸化シリコン
膜５及びエピタキシャル層４の表層部が除去され、メモ
リセル部のエピタキシャル層４が周辺回路部のエピタキ
シャル層４よりも薄く加工され、フォトレジスト膜７が
除去された後、周辺回路部及びメモリセル部に、同図
（ｃ），（ｄ）にそれぞれ示すように、npn型トランジ
スタが形成される。
ところで、第５図（ｃ），（ｄ）において、８はベー
ス電極、９はp-型真性ベース領域、10,11はp+型外部ベ
ース領域、12はエミッタ電極、13はn+型エミッタ領域、
14はコレクタ電極、15はn+型コレクタ領域、16は酸化シ
リコン膜である。
ス電極、９はp-型真性ベース領域、10,11はp+型外部ベ
ース領域、12はエミッタ電極、13はn+型エミッタ領域、
14はコレクタ電極、15はn+型コレクタ領域、16は酸化シ
リコン膜である。
このように、メモリセル部のトランジスタ形成領域に
当るエピタキシャル層４をエッチングにより薄くするこ
とによって、エピタキシャル層４の表面から両コレクタ
層2,3までの深さを変え、メモリセル部のトランジスタ
のベース，コレクタ間の間隔を狭くしてその電気容量を
増加し、ソフトエラーが生じる臨界電荷量を増大するこ
とができ、耐ソフトエラー性能の向上を図ることができ
る。
当るエピタキシャル層４をエッチングにより薄くするこ
とによって、エピタキシャル層４の表面から両コレクタ
層2,3までの深さを変え、メモリセル部のトランジスタ
のベース，コレクタ間の間隔を狭くしてその電気容量を
増加し、ソフトエラーが生じる臨界電荷量を増大するこ
とができ、耐ソフトエラー性能の向上を図ることができ
る。
従来の半導体装置及びその製造方法では、埋込層であ
るコレクタ層2,3上のエピタキシャル層４の厚さを選択
的に変化させるために、エピタキシャル層４の選択エッ
チングを行っており、その結果、エピタキシャル層４の
表面に段差が生じ、この段差が、後の分離領域形成，ト
ランジスタ形成，配線形成などの各工程におけるパター
ニングや絶縁膜の堆積等の際に、パターンの精度の低下
や膜の被覆性の劣化の原因となり、最終的に形成される
素子の特性劣化を招くという問題点があった。
るコレクタ層2,3上のエピタキシャル層４の厚さを選択
的に変化させるために、エピタキシャル層４の選択エッ
チングを行っており、その結果、エピタキシャル層４の
表面に段差が生じ、この段差が、後の分離領域形成，ト
ランジスタ形成，配線形成などの各工程におけるパター
ニングや絶縁膜の堆積等の際に、パターンの精度の低下
や膜の被覆性の劣化の原因となり、最終的に形成される
素子の特性劣化を招くという問題点があった。
また、従来の方法では、埋込層としてのコレクタ層2,
3を形成する工程と、エピタキシャル層４を選択エッチ
ングする工程とにより、エピタキシャル層４の表面から
両コレクタ層2,3までの深さを変化させるため、実効的
に深さの異なる埋込層を形成するための工程数が多くな
るという問題点もあった。
3を形成する工程と、エピタキシャル層４を選択エッチ
ングする工程とにより、エピタキシャル層４の表面から
両コレクタ層2,3までの深さを変化させるため、実効的
に深さの異なる埋込層を形成するための工程数が多くな
るという問題点もあった。
ところで、埋込層の深さを変えた他の例として、特公
平１−31305号公報に記載のような高速トランジスタと
高耐圧トランジスタとからなる半導体集積回路がある
が、これは第１の埋込層を形成する工程と、深さの異な
る第２の埋込層を形成する工程とが別々の工程であるた
め、前述した例と同様に、工程数が多くなる。
平１−31305号公報に記載のような高速トランジスタと
高耐圧トランジスタとからなる半導体集積回路がある
が、これは第１の埋込層を形成する工程と、深さの異な
る第２の埋込層を形成する工程とが別々の工程であるた
め、前述した例と同様に、工程数が多くなる。
さらに、これらの従来例では、異なるトランジスタ領
域にそれぞれ深さの異なる埋込層を形成しており、埋込
層の深さが連続的に変化していないため、その適用範囲
が前述したようなバイポーラメモリや、高速及び高耐圧
トランジスタからなる半導体集積回路等に限られ、１つ
のトランジスタ領域で埋込層の深さが連続的に変化する
場合には適用できない。
域にそれぞれ深さの異なる埋込層を形成しており、埋込
層の深さが連続的に変化していないため、その適用範囲
が前述したようなバイポーラメモリや、高速及び高耐圧
トランジスタからなる半導体集積回路等に限られ、１つ
のトランジスタ領域で埋込層の深さが連続的に変化する
場合には適用できない。
この発明は、上記のような問題点を解決するためにな
されたもので、従来のように大きな段差が発生すること
なく、深さが連続的に変化した埋込層を１工程で形成で
きるようにすることを目的とする。
されたもので、従来のように大きな段差が発生すること
なく、深さが連続的に変化した埋込層を１工程で形成で
きるようにすることを目的とする。
この発明に係る半導体装置の製造方法は、半導体層の
少なくとも一部に膜を形成し、前記膜が形成された前記
半導体層の上方から前記半導体層に不純物をイオン注入
し、前記膜の有無及び厚みに応じ深さの連続的に変化し
た埋込み不純物層を形成する工程と、前記埋込み不純物
層の深さの変化する領域の少なくとも一部に素子分離領
域を形成する工程とを含むことを特徴としている。
少なくとも一部に膜を形成し、前記膜が形成された前記
半導体層の上方から前記半導体層に不純物をイオン注入
し、前記膜の有無及び厚みに応じ深さの連続的に変化し
た埋込み不純物層を形成する工程と、前記埋込み不純物
層の深さの変化する領域の少なくとも一部に素子分離領
域を形成する工程とを含むことを特徴としている。
〔作用〕 この発明においては、膜を通したイオン注入により埋
込み不純物層を形成するため、１工程で深さの変化した
埋込み不純物層が形成され、工程数が低減され、例えば
１つの素子形成領域内で埋込み不純物層の深さを変える
必要がある場合であっても、所望の埋込み不純物層が少
ない工程で容易に得られる。この際、半導体層に形成し
た埋込み不純物層の深さが連続的に変化しているため、
従来の如く埋込層上の半導体層の厚さを選択エッチング
等によって変える場合のように、半導体層の表面に段差
が生じることを防止でき、形成される素子の特性劣化の
発生が防止される。
込み不純物層を形成するため、１工程で深さの変化した
埋込み不純物層が形成され、工程数が低減され、例えば
１つの素子形成領域内で埋込み不純物層の深さを変える
必要がある場合であっても、所望の埋込み不純物層が少
ない工程で容易に得られる。この際、半導体層に形成し
た埋込み不純物層の深さが連続的に変化しているため、
従来の如く埋込層上の半導体層の厚さを選択エッチング
等によって変える場合のように、半導体層の表面に段差
が生じることを防止でき、形成される素子の特性劣化の
発生が防止される。
第１図はこの発明の半導体装置及びその製造方法をバ
イポーラメモリに適用した第１の実施例を示し、以下に
各工程について説明する。
イポーラメモリに適用した第１の実施例を示し、以下に
各工程について説明する。
まず、第１図（ａ）に示すように、シリコン等からな
るｐ型半導体基板17上に基板17とともに半導体層をなす
ｎ型エピタキシャル層18が形成され、このエピタキキャ
ル層18上のメモリセル部のトランジスタ形成領域に所定
厚さの絶縁膜19が形成されたのち、イオン注入法によ
り、絶縁膜19を通して不純物イオン20がエピタキシャル
層18の全面に注入される。ここで、21は注入された不純
物である。
るｐ型半導体基板17上に基板17とともに半導体層をなす
ｎ型エピタキシャル層18が形成され、このエピタキキャ
ル層18上のメモリセル部のトランジスタ形成領域に所定
厚さの絶縁膜19が形成されたのち、イオン注入法によ
り、絶縁膜19を通して不純物イオン20がエピタキシャル
層18の全面に注入される。ここで、21は注入された不純
物である。
このとき、絶縁膜19を通してイオン注入すると、絶縁
膜19を通さずにイオン注入した場合に比べ、注入深さが
浅くなり、また絶縁膜19の膜圧によっても注入深さは変
わり、絶縁膜19の膜厚が厚いほど浅くなるため、第１図
（ａ）に示すように、絶縁膜19を通してイオン注入した
メモリセル部の不純物21の注入深さは、絶縁膜19を通さ
ずにイオン注入した周辺回路部よりも浅くなる。
膜19を通さずにイオン注入した場合に比べ、注入深さが
浅くなり、また絶縁膜19の膜圧によっても注入深さは変
わり、絶縁膜19の膜厚が厚いほど浅くなるため、第１図
（ａ）に示すように、絶縁膜19を通してイオン注入した
メモリセル部の不純物21の注入深さは、絶縁膜19を通さ
ずにイオン注入した周辺回路部よりも浅くなる。
つぎに、絶縁膜19が除去され、注入された不純物がア
ニールなどにより活性化され、第１図（ｂ）に示すよう
に、深さが連続的に変化したn+型の埋込層22が形成され
る。
ニールなどにより活性化され、第１図（ｂ）に示すよう
に、深さが連続的に変化したn+型の埋込層22が形成され
る。
そして、第１図（ｃ）に示すように、エピタキシャル
層18及び埋込層22から基板17にかけて素子分離用溝が形
成され、この溝に絶縁膜等が堆積され素子分離領域23が
形成され、埋込層22の深い周辺回路部と埋込層22の浅い
メモリセル部が分離形成され、その後同図（ｄ）に示す
ように、周辺回路部及びメモリセル部にnpn型トランジ
スタT1,T2がそれぞれ形成される。
層18及び埋込層22から基板17にかけて素子分離用溝が形
成され、この溝に絶縁膜等が堆積され素子分離領域23が
形成され、埋込層22の深い周辺回路部と埋込層22の浅い
メモリセル部が分離形成され、その後同図（ｄ）に示す
ように、周辺回路部及びメモリセル部にnpn型トランジ
スタT1,T2がそれぞれ形成される。
ところで、第１図（ｄ）において、24はベース電極、
25はｐ型ベース領域、26はエミッタ電極、27はn+型エミ
ッタ領域、28はコレクタ電極、29はn+型コレクタ領域、
30は酸化シリコン膜である。
25はｐ型ベース領域、26はエミッタ電極、27はn+型エミ
ッタ領域、28はコレクタ電極、29はn+型コレクタ領域、
30は酸化シリコン膜である。
このように、絶縁膜19を通したイオン注入により、不
純物の注入深さを変えるようにしたため、連続的に形成
深さが変化した埋込層22を１工程で形成することがで
き、メモリセル部のトランジスタT2のベース・コレクタ
間の電気容量を増大して耐ソフトエラー性能の向上を図
ることができるのは勿論のこと、従来のバイポーラメモ
リのような段差の発生を防止でき、素子の特性劣化を防
止できる。
純物の注入深さを変えるようにしたため、連続的に形成
深さが変化した埋込層22を１工程で形成することがで
き、メモリセル部のトランジスタT2のベース・コレクタ
間の電気容量を増大して耐ソフトエラー性能の向上を図
ることができるのは勿論のこと、従来のバイポーラメモ
リのような段差の発生を防止でき、素子の特性劣化を防
止できる。
つぎに、第２図は第２の実施例の断面図であり、 第２図において、第１図と相違するのは、素子分離領
域23を形成すべき部分の埋込層22を浅くしたことであ
る。
域23を形成すべき部分の埋込層22を浅くしたことであ
る。
これにより、例えば深い素子分離領域23を形成しにく
い選択酸化法（LOCOS法）によって素子分離を行う半導
体装置において、素子分離領域23の深さが浅くても埋込
層22を容易に分離することが可能になり、このように素
子分離領域23を浅くできるため、素子分離領域23自体の
表面に生じる凹凸の段差を従来よりも低減することがで
きる。
い選択酸化法（LOCOS法）によって素子分離を行う半導
体装置において、素子分離領域23の深さが浅くても埋込
層22を容易に分離することが可能になり、このように素
子分離領域23を浅くできるため、素子分離領域23自体の
表面に生じる凹凸の段差を従来よりも低減することがで
きる。
また、第３図は第３の実施例の断面図であって、 例えば第１図（ｄ）における１つのトランジスタT1
（又はT2）に対して適用したものであり、これと相違す
るのは、１つのトランジスタ領域において、n+型コレク
タ領域29を形成すべき部分の埋込層22を浅くしたことで
ある。
（又はT2）に対して適用したものであり、これと相違す
るのは、１つのトランジスタ領域において、n+型コレク
タ領域29を形成すべき部分の埋込層22を浅くしたことで
ある。
ところで、このn+型コレクタ領域29は、トランジスタ
のコレクタ抵抗を低減して高速動作を行わせるため設け
られ、通常不純物の熱拡散によって形成されるが、この
ように埋込層22を浅くしておくことにより、n+型の埋込
層22とn+型コレクタ領域29とを結合するために要する熱
処理時間が短くなり、不純物の横方向への拡散を抑制す
ることが可能になり、横方向への不純物の拡散を見込ん
でトランジスタの形成領域面積を広くとる必要がなくな
り、トランジスタ寸法を小さくして高集積化を図ること
が可能となる。
のコレクタ抵抗を低減して高速動作を行わせるため設け
られ、通常不純物の熱拡散によって形成されるが、この
ように埋込層22を浅くしておくことにより、n+型の埋込
層22とn+型コレクタ領域29とを結合するために要する熱
処理時間が短くなり、不純物の横方向への拡散を抑制す
ることが可能になり、横方向への不純物の拡散を見込ん
でトランジスタの形成領域面積を広くとる必要がなくな
り、トランジスタ寸法を小さくして高集積化を図ること
が可能となる。
さらに、第４図は第４の実施例の断面図であり、第１
図（ａ）〜（ｃ）と同様の工程により埋込層22及び素子
分離領域23が形成されたのち、第１図（ｄ）における周
辺回路部のトランジスタT1に対応するものとして高耐圧
トランジスタT3が形成され、メモリセル部のトランジス
タT2に対応するものとして高周波トランジスタT4が形成
されたものである。
図（ａ）〜（ｃ）と同様の工程により埋込層22及び素子
分離領域23が形成されたのち、第１図（ｄ）における周
辺回路部のトランジスタT1に対応するものとして高耐圧
トランジスタT3が形成され、メモリセル部のトランジス
タT2に対応するものとして高周波トランジスタT4が形成
されたものである。
ただし、第４図において、31はp+型の外部ベース領域
である。
である。
このとき、高耐圧トランジスタT3では、ベース・コレ
クタ間耐圧を大きくするために、埋込層22を深くしてエ
ピタキシャル層18を実効的に厚くしており、高周波トラ
ンジスタT4では、高速動作を確保するために、埋込層22
を浅くしてエピタキシャル層18を実効的に薄くしてい
る。
クタ間耐圧を大きくするために、埋込層22を深くしてエ
ピタキシャル層18を実効的に厚くしており、高周波トラ
ンジスタT4では、高速動作を確保するために、埋込層22
を浅くしてエピタキシャル層18を実効的に薄くしてい
る。
このように、同一の基板17上に高耐圧トランジスタT3
及び高周波トランジスタT4を形成する場合であっても、
イオン注入により１工程で埋込層22の深さを連続的に変
化させることによって、従来よりも少ない工程数で容易
に実施することができる。
及び高周波トランジスタT4を形成する場合であっても、
イオン注入により１工程で埋込層22の深さを連続的に変
化させることによって、従来よりも少ない工程数で容易
に実施することができる。
なお、上記実施例では、絶縁膜19を通してイオン注入
した場合について説明したが、特に絶縁膜に限るもので
ないのは言うまでもない。
した場合について説明したが、特に絶縁膜に限るもので
ないのは言うまでもない。
さらに、絶縁膜19が膜厚の変化したものであってもよ
いのは勿論である。
いのは勿論である。
また、第３図では１個のトランジスタのみを図示した
が、複数個のトランジスタそれぞれにおいて、埋込層の
深さを変化させる場合であってもよい。
が、複数個のトランジスタそれぞれにおいて、埋込層の
深さを変化させる場合であってもよい。
さらに、前記各実施例ではnpn型トランジスタを形成
した場合について説明したが、pnp型であっても同様に
実施できるのは勿論である。
した場合について説明したが、pnp型であっても同様に
実施できるのは勿論である。
以上のように、この発明によれば、膜の有無等を利用
したイオン注入により埋込み不純物層を形成することに
より、１工程で深さの変化した埋込み不純物層を形成す
ることができ、工程数を低減でき、例えば１つの素子形
成領域内で埋込み不純物層の深さを変える必要がある場
合であっても、所望の埋込み不純物層を少ない工程で容
易に形成することができ、種々の集積回路等の半導体装
置の作製において極めて有効である。この際、半導体層
に形成した埋込み不純物層の深さが連続的に変化してい
るため、従来の如く埋込層上の半導体層の厚さを選択エ
ッチング等によって変える場合のように、半導体層に段
差が生じることを防止でき、形成される素子の特性劣化
の発生を防止することができる。
したイオン注入により埋込み不純物層を形成することに
より、１工程で深さの変化した埋込み不純物層を形成す
ることができ、工程数を低減でき、例えば１つの素子形
成領域内で埋込み不純物層の深さを変える必要がある場
合であっても、所望の埋込み不純物層を少ない工程で容
易に形成することができ、種々の集積回路等の半導体装
置の作製において極めて有効である。この際、半導体層
に形成した埋込み不純物層の深さが連続的に変化してい
るため、従来の如く埋込層上の半導体層の厚さを選択エ
ッチング等によって変える場合のように、半導体層に段
差が生じることを防止でき、形成される素子の特性劣化
の発生を防止することができる。
第１図はこの発明の半導体装置の製造方法の一実施例の
各工程の断面図、第２図，第３図及び第４図はそれぞれ
他の実施例の断面図、第５図は従来の半導体装置の製造
方法の各工程の断面図である。 図において、17は半導体基板、18はエピタキシャル層、
19は絶縁膜、20は不純物イオン、22は埋込層である。 なお、各図中同一符号は同一または相当部分を示す。
各工程の断面図、第２図，第３図及び第４図はそれぞれ
他の実施例の断面図、第５図は従来の半導体装置の製造
方法の各工程の断面図である。 図において、17は半導体基板、18はエピタキシャル層、
19は絶縁膜、20は不純物イオン、22は埋込層である。 なお、各図中同一符号は同一または相当部分を示す。
Claims (5)
- 【請求項１】半導体層の少なくとも一部に膜を形成し、
前記膜が形成された前記半導体層の上方から前記半導体
層に不純物をイオン注入し、前記膜の有無及び厚みに応
じ深さの連続的に変化した埋込み不純物層を形成する工
程と、 深さの変化する領域の少なくとも一部に素子分離領域を
形成する工程とを含むことを特徴とする半導体装置の製
造方法。 - 【請求項２】素子分離領域を溝型分離法によって形成す
ることを特徴とする、特許請求の範囲第１項記載の半導
体装置の製造方法。 - 【請求項３】深さの浅い埋込み不純物層を完全に含むよ
うに素子分離領域を形成することを特徴とする、特許請
求の範囲第１項記載の半導体装置の製造方法。 - 【請求項４】素子分離領域を選択酸化法（LOCOS法）に
よって形成することを特徴とする、特許請求の範囲第３
項記載の半導体装置の製造方法。 - 【請求項５】半導体層がエピタキシャル層であり、深さ
の変化した埋込み不純物層によって実質的なエピタキシ
ャル層の厚さが変化するように形成することを特徴とす
る、特許請求の範囲第１項記載の半導体装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1305353A JP2532694B2 (ja) | 1989-11-22 | 1989-11-22 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1305353A JP2532694B2 (ja) | 1989-11-22 | 1989-11-22 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03165048A JPH03165048A (ja) | 1991-07-17 |
| JP2532694B2 true JP2532694B2 (ja) | 1996-09-11 |
Family
ID=17944093
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
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-
1989
- 1989-11-22 JP JP1305353A patent/JP2532694B2/ja not_active Expired - Fee Related
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