JP3179794B2 - 半導体装置の製造方法 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、高集積・高速動作を
可能とするラテラルＰＮＰトランジスタに係る半導体装
置およびその製造方法に関するものである。

【０００２】

【従来の技術】従来のラテラルＰＮＰトランジスタの製
造方法を図５（Ａ）〜（Ｄ）に示し、以下順を追って説
明する。

【０００３】まず、図５（Ａ）に示すように、Ｐ^- 型シ
リコン基板２０１上にＮ⁺ 型埋め込み拡散層２０２を形
成し、このＮ⁺ 型埋め込み拡散層２０２上にＮ^- 型エピ
タキシャル層の島領域２０３ａ，２０３ｂを形成すると
ともに、残りのＰ^- 型シリコン基板２０１上及びＮ⁺ 型
埋め込み拡散層２０２上に素子分離酸化膜２０４を形成
する。その後、Ｎ^- 型エピタキシャル層の島領域２０３
ａ，２０３ｂと素子分離酸化膜２０４上に厚さ約３００
０Åの多結晶シリコン２０５を形成し、表面に厚さ２０
０Å程度のパッド酸化膜２０６を形成したのち、窒化膜
２０７をエミッタ電極部２０８ａ、コレクタ電極部２０
８ｂ、ベース電極部２０８ｃに選択的に形成する。

【０００４】次に、図５（Ｂ）に示すように、多結晶シ
リコン２０５を選択酸化し、多結晶シリコン酸化膜２０
９により分割された多結晶シリコン２０５ａ，２０５
ｂ，２０５ｃを得る。

【０００５】次に、ベース電極部２０８ｃの窒化膜２０
７を図５（Ｃ）に示すように選択的に除去し、ベース電
極部の多結晶シリコン２０５ｃに燐をイオン注入し、熱
処理を行なって、Ｎ⁺ 型拡散層２１０を形成する。その
後、エミッタ電極部の多結晶シリコン２０５ａとコレク
タ電極部の多結晶シリコン２０５ｂに窒化膜２０７を介
して硼素を１〜５×１０¹⁵原子／cm² 程度イオン注入
し、さらに９００℃程度の温度でアニールを行なって、
エミッタ電極部の多結晶シリコン２０５ａとコレクタ電
極部の多結晶シリコン２０５ｂ中の硼素原子濃度を均一
化する。

【０００６】次いで、熱処理を更に加えることにより、
図５（Ｄ）に示すように、Ｐ⁺ 拡散層２１１ａ，２１１
ｂをエミッタ電極部の多結晶シリコン２０５ａとコレク
タ電極部の多結晶シリコン２０５ｂからの拡散により島
領域２０３ａ内にそれぞれ形成する。ここでＰ⁺ 拡散層
２１１ａがラテラルＰＮＰトランジスタにおけるエミッ
タとして、またＰ⁺ 拡散層２１１ｂがコレクタとして動
作する領域となる。その後、コンタクトホールを開口し
た後、ベース電極部の多結晶シリコン２０５ｃ上に多結
晶シリコン２１２を形成し、さらに金属電極２１３ａ，
２１３ｂ，２１３ｃの形成を行ないラテラルＰＮＰトラ
ンジスタが完成する。

【０００７】実際に、ラテラルＰＮＰトランジスタを集
積回路の要素素子として用いる場合は、ＮＰＮトランジ
スタと一緒に使用されることが殆どである。従って、ラ
テラルＰＮＰトランジスタを実現する製造方法は、同時
に作製するＮＰＮトランジスタの製造方法を利用して行
なわれるのが普通である。ここで述べた従来技術による
ラテラルＰＮＰトランジスタの製造方法は、特開昭６３
−２６１７４６号公報に記載された高性能ＮＰＮトラン
ジスタの製造方法を利用したものである。したがって、
前記ラテラルＰＮＰトランジスタは、上記公報の製造方
法において、不活性ベースであるＰ⁺ 拡散層を、当該ラ
テラルＰＮＰトランジスタのエミッタ及びコレクタとす
る構造を有するものである。

【０００８】尚、前記従来技術の説明においては、Ｐ⁺
拡散層２１１ａをエミッタ、又Ｐ⁺ 拡散層２１１ｂをコ
レクタとして説明したが、構造の対称性からも理解でき
るよに、Ｐ⁺ 拡散層２１１ａをコレクタ、又Ｐ⁺ 拡散層
２１１ｂをエミッタとして用いても、同等の性能が得ら
れることは明らかである。

【０００９】

【発明が解決しようとする課題】しかしながら、以上述
べた従来のラテラルＰＮＰトランジスタの構造及び製造
方法に於ては、以下に示す問題点があった。

【００１０】即ち、先にも述べたように、従来技術によ
るラテラルＰＮＰトランジスタは、前記公報の製造方法
における不活性ベースであるＰ⁺ 拡散層を、ラテラルＰ
ＮＰトランジスタのエミッタ及びコレクタとするもので
あるため、拡散深さ（図５（Ｄ）にＸｊで示す）を大き
くし、且つベース幅（図５（Ｄ）にＷ_B で示す）を縮小
して、ラテラルＰＮＰトランジスタの高性能化を自由に
行なうことはできなかった。このことは、前記公報の製
造方法によりＮＰＮトランジスタを作製するとき、大き
なＸｊはコレクタ・ベース間接合寄生容量の増大を招
き、又ベース幅の縮小はエミッタと不活性ベース間距離
の減少のためにエミッタ・ベース接合耐圧低下を引き起
こすことを考慮すれば、理解できる。したがって、従来
技術により得られるラテラルＰＮＰトランジスタは、Ｎ
ＰＮトランジスタと同時に作製した場合、直流電流増幅
率において１〜１０、又遮断周波数において数十メガヘ
ルツとなり、ＮＰＮトランジスタの直流電流増幅率が５
０〜１５０、遮断周波数が十数ギガヘルツであることと
比較して著しく劣る性能しか得られなかった。

【００１１】この発明は上記の点に鑑みなされたもの
で、ラテラルＰＮＰトランジスタのエミッタとコレクタ
領域の拡散深さ及びベース幅をＮＰＮトランジスタから
の制限を受けることなく自由に設定することができ、大
幅にラテラルＰＮＰトランジスタの性能向上を図ること
ができる半導体装置およびその製造方法を提供すること
を目的とする。

【００１２】

【課題を解決するための手段】この発明では、半導体基
体上に左右一対多結晶シリコン層パターンを形成し、こ
の多結晶シリコン層パターン間の基体部に、各多結晶シ
リコン層パターンの端部に隣接して溝を掘り、この溝を
埋込み部材で埋め、この埋込み部材と前記多結晶シリコ
ン層パターンからの不純物拡散で左右一対の拡散層を半
導体基体内に形成する。また、側壁窒化膜（サイドウォ
ール）を除去した部分の前記基体をエッチングして前記
溝を掘り、前記埋込み部材を埋め、前記拡散層を形成す
る。

【００１３】

【作用】上記この発明においては、多結晶シリコン層パ
ターンからの不純物拡散で形成される拡散層部分の深さ
が、ＮＰＮトランジスタとの関連で制限されても、埋込
み部材からの不純物拡散で形成される拡散層により、前
記拡散層部分より深く、かつ任意の深さにラテラルＰＮ
Ｐトランジスタのエミッタ・コレクタ領域を形成するこ
とが可能となる。

【００１４】また、多結晶シリコン層パターンからの不
純物拡散で形成される左右一対の拡散層部分の間隔が、
同様にＮＰＮトランジスタとの関連で制限されても、前
記拡散層の内側に連続して、埋込み部材からの不純物拡
散で拡散層が形成されるので、左右一対の拡散層間の間
隔（ベース幅）は従来に比較し縮小される。さらに、側
壁窒化膜（サイドウォール）を除去した部分の半導体基
体をエッチングして溝を掘り、その溝に前記埋込み部材
を埋込み、周囲に不純物拡散で前記内側の拡散層を形成
することにより、該拡散層部分の幅を前記側壁窒化膜の
幅で任意に制御でき、付随して、ベース幅を前記側壁窒
化膜の幅で任意に制御できる。

【００１５】

【実施例】以下この発明の実施例を図面を参照して説明
する。図１および図２はこの発明の第１の実施例を工程
順に示す断面図であり、まずこの第１の実施例を製造工
程順に説明する。

【００１６】まず、図１（Ａ）に示すように、Ｐ^- 型シ
リコン基板１０１上にＮ⁺ 型埋め込み拡散層１０２を形
成し、このＮ⁺ 型埋め込み拡散層１０２上にＮ^- 型エピ
タキシャル層の島領域１０３ａ，１０３ｂを形成すると
ともに、残りのＰ^- 型シリコン基板１０１上及びＮ⁺ 型
埋め込み拡散層１０２上に素子分離酸化膜１０４を形成
する。その後、Ｎ^- 型エピタキシャル層の島領域１０３
ａ，１０３ｂと素子分離酸化膜１０４上に厚さ約３００
０Åの多結晶シリコン１０５を形成し、その表面に厚さ
２００Å程度のパッド酸化膜１０６を形成し、更にはそ
の上にＣＶＤ技術を用いて厚さ約２０００Åの窒化膜１
０７を形成する。さらにその窒化膜１０７上に、厚さ約
５０００ÅのＣＶＤ酸化膜１０８ａ，１０８ｂ，１０８
ｃをエミッタ電極部１０９ａ、コレクタ電極部１０９
ｂ、ベース電極部１０９ｃの各々において選択的に形成
する。

【００１７】次に、半導体基体上の全面に厚さ約５００
０Åの窒化膜を生成した後、公知のＲＩＥ技術を用いて
エッチバックすることにより、図１（Ｂ）に示すよう
に、前記ＣＶＤ酸化膜１０８ａ，１０８ｂ，１０８ｃの
側壁に側壁窒化膜１１０ａ〜１１０ｆを形成する。この
時、ＣＶＤ酸化膜１０８ａ，１０８ｂ，１０８ｃおよび
側壁窒化膜１１０ａ〜１１０ｆで覆われていない部分の
窒化膜１０７が除去されて、該領域に、パッド酸化膜１
０６が露出する。

【００１８】次に、公知のホトリソ技術により、図１
（Ｃ）に示すように側壁窒化膜１１０ｂ，１１０ｃを覆
うレジスト１１１をパターン形成した後、公知のＣＦ₄
ガス等を用いたドライエッチングにより、レジスト１１
１で覆われていない側壁窒化膜１１０ａ，１１０ｄ，１
１０ｅ，１１０ｆをエッチングして除去する。

【００１９】次に、レジスト１１１を除去した後、残存
する窒化膜１０７および側壁窒化膜１１０ｂ，１１０ｃ
を耐酸化性マスクとして多結晶シリコン１０５を選択的
に酸化し、図１（Ｄ）に示すように多結晶シリコン酸化
膜１１２ａ〜１１２ｄを得ると同時に、多結晶シリコン
１０５をエミッタ電極多結晶シリコン１０５ａ、コレク
タ電極多結晶シリコン１０５ｂおよびベース電極多結晶
シリコン１０５ｃの複数部分に分割する。

【００２０】次に、公知のホトリソ技術により形成した
レジストパターン（図示せず）をマスクにして、ベース
電極多結晶シリコン１０５ｃにＣＶＤ酸化膜１０８ｃお
よび窒化膜１０７とパッド酸化膜１０６を介して燐原子
を１〜２×１０¹⁶原子／cm² 程度、イオン注入により導
入する。尚、この時、ＣＶＤ酸化膜１０８ｃおよび窒化
膜１０７を除去してから、前記イオン注入を行なっても
よい。

【００２１】次に、側壁窒化膜１１０ｂ，１１０ｃと、
その下の窒化膜１０７端部を公知の方法、例えば約１６
０℃の熱リン酸を用いてエッチング除去した後、露出し
たパッド酸化膜１０６の端部を緩衝ＨＦ等を用いてエッ
チング除去して、エミッタ電極多結晶シリコン１０５ａ
とコレクタ電極多結晶シリコン１０５ｂの対向側端部表
面を露出させる。更に、公知のＲＩＥ技術を用いて、前
記露出した多結晶シリコン端部を概略垂直にエッチング
し、さらにＮ^- 型エピタキシャル層の島領域１０３ａを
エッチングすることにより、図２（Ａ）に示すように、
該島領域１０３ａに幅が０．２〜０．３μｍの垂直な溝
１１３を左右一対形成する。

【００２２】次に、厚みが５０００Å程度の多結晶シリ
コンを全面に付着形成した後、エッバックして、図２
（Ｂ）に示すように溝１１３を多結晶シリコン１１４で
埋め戻した後、該多結晶シリコン１１４表面をＣＶＤ酸
化膜又は熱酸化によるキャップ酸化膜１１５で覆う。

【００２３】次に、公知のホトリソ技術により形成した
レジストパターン（図示せず）をマスクにして、エミッ
タ電極多結晶シリコン１０５ａとコレクタ電極多結晶シ
リコン１０５ｂ並びに、溝内部の多結晶シリコン１１４
に、キャップ酸化膜１１５あるいはＣＶＤ酸化膜１０８
ａ，１０８ｂと窒化膜１０７およびパッド酸化膜１０６
を介して硼素原子を１〜５×１０¹⁵原子／cm² 程度、イ
オン注入により導入する。尚、この時、ＣＶＤ酸化膜１
０８ａ，１０８ｂおよび窒化膜１０７の全て、又はそれ
らの一部を除去してから、前記イオン注入を行なっても
よい。

【００２４】次に、９００℃程度の温度でアニールを行
なって、エミッタ電極多結晶シリコン１０５ａとコレク
タ電極多結晶シリコン１０５ｂ並びに多結晶１１４中の
硼素原子濃度を均一化する。尚、この均一化アニールは
必要に応じて行ない、省略してもよい。

【００２５】次いで、熱処理を更に加えることにより、
図２（Ｂ）に示すように、Ｐ⁺ 拡散層１１６ａ，１１６
ｂをエミッタ電極多結晶シリコン１０５ａとコレクタ電
極多結晶シリコン１０５ｂからの不純物拡散により島領
域１０３ａ中に形成する。又、この時、同時に、硼素原
子が導入された、溝内部のＰ⁺ 型多結晶シリコン１１４
からの不純物拡散で、それらの周囲の島領域１０３ａ内
にＰ⁺ 拡散層１１７ａ，１１７ｂが形成される。更に、
この間の熱処理により、ベース電極多結晶シリコン１０
５ｃからの不純物拡散で、島領域１０３ｂにＮ⁺ 型拡散
層１１８が形成される。

【００２６】その後、図２（Ｃ）に示すように、各電極
多結晶シリコン１０５ａ，１０５ｂ，１０５ｃ上にコン
タクトホールを開口した後、それらの多結晶シリコン１
０５ａ，１０５ｂ，１０５ｃに接続されるように金属電
極１１９ａ，１１９ｂ，１１９ｃを形成して、この発明
の第１の実施例のラテラルＰＮＰトランジスタを完成さ
せる。

【００２７】このラテラルＰＮＰトランジスタを構造的
に要部のみ簡単に説明すると、半導体基体上に左右一対
多結晶シリコン（多結晶シリコンパターン）１０５ａ，
１０５ｂが設けられ、その多結晶シリコン１０５ａ，１
０５ｂ間の基体部（島領域１０３ａ）に、前記多結晶シ
リコン１０５ａ，１０５ｂの各端部に隣接して多結晶シ
リコン１１４が埋込まれ、この多結晶シリコン１１４の
周囲と前記多結晶シリコン１０５ａ，１０５ｂの下に連
続して左右一対Ｐ⁺ 拡散層が形成されるといえる。そし
て、Ｐ⁺ 拡散層は、一方の埋込み多結晶シリコン１１４
の周囲に形成された図２（Ｃ）のＰ⁺ 拡散層１１７ａが
ラテラルＰＮＰトランジスタにおけるエミッタとして、
また他方の埋込み多結晶シリコン１１４の周囲に形成さ
れたＰ⁺ 拡散層１１７ｂがコレクタとして動作する領域
となり、それらに接続されて多結晶シリコン１０５ａ，
１０５ｂの下に形成されたＰ⁺ 拡散層１１６ａ，１１６
ｂは、エミッタおよびコレクタに繋がる低抵抗接続領域
として働く。なお、構造の対称性からも理解できるよう
に、Ｐ⁺ 拡散層１１７ａをコレクタ、又Ｐ⁺ 拡散層１１
７ｂをエミッタとして用いても、同等の性能が得られる
ことは明らかである。

【００２８】なお、上記の製造方法の説明においては、
溝１１３内部に埋め込む多結晶シリコンとして硼素原子
が含まれていない、所謂ノンドープ多結晶シリコンを用
いて、後で硼素原子をイオン注入により導入する方法を
説明したが、溝１１３内部を埋め込む多結晶シリコンと
して、硼素原子を含む所謂ドープドＰ⁺ 多結晶シリコン
を用いて行なうことも可能である。

【００２９】図３および図４はこの発明の第２の実施例
を工程順に示す断面図である。上述した第１の実施例で
は、島領域１０３ａに形成された溝１１３を埋込む埋込
み部材として多結晶シリコンを用いたが、この第２の実
施例ではＢＳＧ膜（硼素原子を含むＣＶＤ酸化膜）を用
いる。

【００３０】この第２の実施例では、図３（Ａ）〜
（Ｄ）および図４（Ａ）に示すように、溝１１３を形成
するまでは第１の実施例と同一工程を進める。これら同
一工程については、図３（Ａ）〜（Ｄ）と図４（Ａ）中
の図１および図２と同一部分に、図１および図２と同一
符号を付して説明を省略する。

【００３１】溝１１３を形成したならば、次に、公知の
ＣＶＤ技術を用いて、厚みが５０００Å程度のＢＳＧ膜
を全面に付着形成した後、公知のＲＩＥ技術を用いてエ
ッチバックすることにより、溝１１３を図４（Ｂ）に示
すようにＢＳＧ膜１２０で埋め戻す。この時、ＣＶＤ酸
化膜１０８ａ〜１０８ｃのすべてを除去し、かつ多結晶
シリコン酸化膜１１２ａ〜１１２ｄの一部を除去して窒
化膜１０７が露出するまでエッチングする様にすれば、
概ね平坦な表面形状が得られる。

【００３２】次に、公知のホトリソ技術により形成した
レジストパターン（図示せず）をマスクにして、エミッ
タ電極多結晶シリコン１０５ａとコレクタ電極多結晶シ
リコン１０５ｂに窒化膜１０７とパッド酸化膜１０６を
介して硼素原子を１〜５×１０¹⁵原子／cm² 程度、イオ
ン注入により導入する。

【００３３】次に、８００〜９００℃程度の温度でアニ
ールを行なって、エミッタ電極多結晶シリコン１０５ａ
とコレクタ電極多結晶シリコン１０５ｂ中の硼素原子濃
度を均一化する。尚、この均一化アニールは必要に応じ
て行ない、省略してもよい。

【００３４】次いで、熱処理を更に加えることにより、
図４（Ｃ）に示すように、Ｐ⁺ 拡散層１１６ａ，１１６
ｂをエミッタ電極多結晶シリコン１０５ａとコレクタ電
極多結晶シリコン１０５ｂからの不純物拡散により島領
域１０３ａ中に形成する。又、この時、同時に、硼素原
子が導入された、溝内部のＢＳＧ膜１２０からの不純物
拡散で、それらの周囲の島領域１０３ａ内にＰ⁺ 拡散層
１１７ａ，１１７ｂが形成される。更に、この間の熱処
理により、ベース電極多結晶シリコン１０５ｃからの不
純物拡散で、島領域１０３ｂにＮ⁺ 型拡散層１１８が形
成される。

【００３５】その後、同じく図４（Ｃ）に示すように、
各電極多結晶シリコン１０５ａ，１０５ｂ，１０５ｃ上
にコンタクトホールを開口した後、それらの多結晶シリ
コン１０５ａ，１０５ｂ，１０５ｃに接続されるように
金属電極１１９ａ，１１９ｂ，１１９ｃを形成すること
により、この発明の第２の実施例のラテラルＰＮＰトラ
ンジスタを完成させる。

【００３６】

【発明の効果】以上詳細に説明したように、この発明に
よれば、半導体基体上に左右一対多結晶シリコン層パタ
ーンを形成し、この多結晶シリコン層パターン間の基体
部に、各多結晶シリコン層パターンの端部に隣接して溝
を掘り、この溝を埋込み部材で埋め、この埋込み部材と
前記多結晶シリコン層パターンからの不純物拡散で左右
一対の拡散層を半導体基体内に形成するようにしたの
で、 （１）多結晶シリコン層パターンからの不純物拡散で形
成される拡散層部分の深さ（図２（Ｃ）、図４（Ｃ）に
Ｘｊで示す）が、ＮＰＮトランジスタとの関連で制限さ
れても、埋込み部材からの不純物拡散で形成される拡散
層により、図２（Ｃ）および図４（Ｃ）にＸ_B で示すよ
うに、前記拡散層部分より深く、かつ任意の深さにラテ
ラルＰＮＰトランジスタのエミッタ・コレクタ領域を形
成することができる。 （２）多結晶シリコン層パターンからの不純物拡散で形
成される左右一対の拡散層部分の間隔が、同様にＮＰＮ
トランジスタとの関連で制限されても、前記拡散層の内
側に連続して、埋込み部材からの不純物拡散で拡散層が
形成されるので、左右一対の拡散層間の間隔（ベース
幅）を図２（Ｃ）および図4(Ｃ）にＷ_B ′で示すように
従来に比較して縮小できる。 という効果を得ることができる。

【００３７】さらにこの発明によれば、側壁窒化膜（サ
イドウォール）を除去した部分の半導体基体をエッチン
グして前記溝を掘り、その溝を埋込み部材で埋め、周囲
に不純物拡散で前記内側の拡散層を形成するようにした
ので、該拡散層部分の幅を前記側壁窒化膜の幅で任意に
制御でき、付随して、ベース幅（Ｗ_B ′）を前記側壁窒
化膜の幅で任意に制御することが可能となる。

【００３８】以上のように、この発明によれば、ラテラ
ルＰＮＰトランジスタのエミッタとコレクタ領域の拡散
深さ及びベース幅をＮＰＮトランジスタからの制限を受
けることなく、自由に設定することができるようにな
る。従って、大きな直流電流増幅率や、高い遮断周波数
を得ることが可能になり、大幅にラテラルＰＮＰトラン
ジスタの性能を向上させることができる。

【図面の簡単な説明】

【図１】この発明の第１の実施例の一部を製造工程順に
示す断面図である。

【図２】この発明の第１の実施例の一部を製造工程順に
示す断面図である。

【図３】この発明の第２の実施例の一部を製造工程順に
示す断面図である。

【図４】この発明の第２の実施例の一部を製造工程順に
示す断面図である。

【図５】従来の製造方法を工程順に示す断面図である。

【符号の説明】

１０１ Ｐ^- 型シリコン基板 １０３ａ 島領域 １０５ 多結晶シリコン １０５ａ エミッタ電極多結晶シリコン １０５ｂ コレクタ電極多結晶シリコン １０７ 窒化膜 １０８ａ，１０８ｂ ＣＶＤ酸化膜 １１０ｂ，１１０ｃ 側壁窒化膜 １１２ａ〜１１２ｄ 多結晶シリコン酸化膜 １１３ 溝 １１４ 多結晶シリコン １１６ａ，１１６ｂ Ｐ⁺ 拡散層 １１７ａ，１１７ｂ Ｐ⁺ 拡散層 １２０ ＢＳＧ膜

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 27/08 H01L 29/73

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】 半導体基板上に多結晶シリコン層および
   第１の窒化膜を順次推積させ、その第１の窒化膜の選択
   された表面に酸化膜を形成する工程と、 前記酸化膜の側面を覆う側壁窒化膜を形成すると同時
   に、その側壁窒化膜および前記酸化膜で覆われていない
   前記第１の窒化膜を除去する工程と、 その後、前記側壁窒化膜および残存第１の窒化膜をマス
   クとして前記多結晶シリコン層を選択酸化し、溝形成用
   の多結晶シリコン酸化膜と素子分離用の多結晶シリコン
   酸化膜を同時に形成する工程と、 前記溝形成用の多結晶シリコン酸化膜により分割された
   左右一対の多結晶シリコン層パターンの対向する各端部
   表面上の前記側壁窒化膜および第１の窒化膜を除去し、
   前記各端部表面を露出させる工程と、 その露出した多結晶シリコン層パターンの各端部をエッ
   チングし、更に半導体基体をエッチングして該基体に左
   右一対の溝を形成する工程と、 その溝を埋込み部材で埋込む工程と、 その埋込み部材からの不純物拡散、および前記左右一対
   の多結晶シリコン層パターンからの不純物拡散により半
   導体基体の第１導電型領域内に左右一対の第２導電型の
   拡散層を形成する工程とを具備してなる半導体装置の製
   造方法。