JP2002083876A - 半導体集積回路装置の製造方法 - Google Patents
半導体集積回路装置の製造方法Info
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- H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI
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Abstract
(57)【要約】
【課題】 ＮＰＮトランジスタと縦型ＰＮＰトランジス
タの誘電体分離型の相補型バイポーラトランジスタにお
いて、トランジスタの高耐圧化を実現するための半導体
集積回路装置の製造方法を提供する。 【解決手段】 本発明の半導体集積回路装置のコレクタ
領域およびコレクタ取り出し領域を形成する際、各エピ
タキシャル層ごとにコレクタ領域の埋め込み層とコレク
タ取り出し領域の埋め込み層とが同時に形成される。そ
して、各々の埋め込み層を拡散させ連結させ、Ｖ溝型に
エッチングされる。そのことで、厚膜化されたコレクタ
領域およびコレクタ取り出し領域が同時に形成され、高
耐圧化を実現する半導体集積回路装置の製造方法。
タの誘電体分離型の相補型バイポーラトランジスタにお
いて、トランジスタの高耐圧化を実現するための半導体
集積回路装置の製造方法を提供する。 【解決手段】 本発明の半導体集積回路装置のコレクタ
領域およびコレクタ取り出し領域を形成する際、各エピ
タキシャル層ごとにコレクタ領域の埋め込み層とコレク
タ取り出し領域の埋め込み層とが同時に形成される。そ
して、各々の埋め込み層を拡散させ連結させ、Ｖ溝型に
エッチングされる。そのことで、厚膜化されたコレクタ
領域およびコレクタ取り出し領域が同時に形成され、高
耐圧化を実現する半導体集積回路装置の製造方法。
Description
【０００１】
【発明の属する技術分野】本発明は、誘電体分離型の相
補型バイポーラトランジスタにおいて、コレクタ領域を
厚く形成することでトランジスタの高耐化を実現する半
導体集積回路装置およびその製造方法に関する。
補型バイポーラトランジスタにおいて、コレクタ領域を
厚く形成することでトランジスタの高耐化を実現する半
導体集積回路装置およびその製造方法に関する。
【０００２】
【従来の技術】近年、オーディオアンプやディスプレイ
ドライバ等に用いるトランジスタの高耐圧化および高集
積化が要求されている。高耐圧集積回路を高集積化およ
び高速化するには、寄生トランジスタの形成や、素子分
離形成によるチップサイズの増大を防止するため、誘電
体分離技術を採用することが好ましい。
ドライバ等に用いるトランジスタの高耐圧化および高集
積化が要求されている。高耐圧集積回路を高集積化およ
び高速化するには、寄生トランジスタの形成や、素子分
離形成によるチップサイズの増大を防止するため、誘電
体分離技術を採用することが好ましい。
【０００３】図１３に、従来の一例の半導体集積回路装
置の断面図を示す（例えば、特開平１１−３５４５３５
号）。そして、図１３に示した半導体集積回路装置の製
造方法について、図１４〜図２０を参照にして以下に示
す。
置の断面図を示す（例えば、特開平１１−３５４５３５
号）。そして、図１３に示した半導体集積回路装置の製
造方法について、図１４〜図２０を参照にして以下に示
す。
【０００４】図１４に、高耐圧ＮＰＮトランジスタ形成
領域と高耐圧ＰＮＰトランジスタ形成領域を示す。ま
ず、シリコンからなるＮ型基板３の表面に、例えば熱酸
化法により膜厚２μｍ程度の埋め込み酸化膜２を形成す
る。支持基板１にＮ型基板３を、埋め込み酸化膜２を介
して室温で貼り合わせる。Ｎ型基板３は続く工程によ
り、活性層であるＮ型埋め込み層４およびＰ型埋め込み
層５となる。Ｎ型基板３としては、例えば、比抵抗１０
Ω・ｃｍ程度のシリコン基板を用いる。その後、例えば
１１００℃で２時間程度、酸素雰囲気中でアニールを行
い埋め込み酸化膜２と支持基板１との貼り合わせ強度を
高める。続いて、例えば機械研磨あるいは化学的機械研
磨（ＣＭＰ）により、Ｎ型基板３を所定の膜厚、例えば
２μｍにする。
領域と高耐圧ＰＮＰトランジスタ形成領域を示す。ま
ず、シリコンからなるＮ型基板３の表面に、例えば熱酸
化法により膜厚２μｍ程度の埋め込み酸化膜２を形成す
る。支持基板１にＮ型基板３を、埋め込み酸化膜２を介
して室温で貼り合わせる。Ｎ型基板３は続く工程によ
り、活性層であるＮ型埋め込み層４およびＰ型埋め込み
層５となる。Ｎ型基板３としては、例えば、比抵抗１０
Ω・ｃｍ程度のシリコン基板を用いる。その後、例えば
１１００℃で２時間程度、酸素雰囲気中でアニールを行
い埋め込み酸化膜２と支持基板１との貼り合わせ強度を
高める。続いて、例えば機械研磨あるいは化学的機械研
磨（ＣＭＰ）により、Ｎ型基板３を所定の膜厚、例えば
２μｍにする。
【０００５】次に、Ｎ型埋め込み層４を形成するため、
イオン注入を行う。公知のフォトリソグラフィ技術によ
りＮＰＮトランジスタ部分に開口が設けられたフォトレ
ジスト（図示せず）をマスクとしてＮ型不純物、例え
ば、ヒ素（Ａｓ）をイオンエネルギー５０ｋｅＶ、導入
量３×１０15／ｃｍ2でイオン注入する。その後、フォ
トレジストを除去する。さらに、Ｐ型埋め込み層５を形
成するため、イオン注入を行う。公知のフォトリソグラ
フィ技術によりＰＮＰトランジスタ部分に開口が設けら
れたフォトレジストをマスクとしてＰ型不純物、例え
ば、ホウ素（Ｂ）をイオンエネルギー５０ｋｅＶ、導入
量３×１０15／ｃｍ2でイオン注入する。その後、フォ
トレジストを除去する。
イオン注入を行う。公知のフォトリソグラフィ技術によ
りＮＰＮトランジスタ部分に開口が設けられたフォトレ
ジスト（図示せず）をマスクとしてＮ型不純物、例え
ば、ヒ素（Ａｓ）をイオンエネルギー５０ｋｅＶ、導入
量３×１０15／ｃｍ2でイオン注入する。その後、フォ
トレジストを除去する。さらに、Ｐ型埋め込み層５を形
成するため、イオン注入を行う。公知のフォトリソグラ
フィ技術によりＰＮＰトランジスタ部分に開口が設けら
れたフォトレジストをマスクとしてＰ型不純物、例え
ば、ホウ素（Ｂ）をイオンエネルギー５０ｋｅＶ、導入
量３×１０15／ｃｍ2でイオン注入する。その後、フォ
トレジストを除去する。
【０００６】続いて、例えば１１００℃で１時間程度、
水蒸気雰囲気中でアニールすることにより、前工程でＮ
ＰＮトランジスタ部分に導入されたヒ素、およびＰＮＰ
トランジスタ部分に導入されたホウ素をそれぞれ熱拡散
させ、Ｎ型埋め込み層４およびＰ型埋め込み層５を形成
する。このアニール工程において、活性層表面に酸化膜
（図示せず）が形成されるので、アニール後、フッ酸溶
液等を用いたライトエッチングを行って除去する。これ
により、図１４に示すような構造となる。
水蒸気雰囲気中でアニールすることにより、前工程でＮ
ＰＮトランジスタ部分に導入されたヒ素、およびＰＮＰ
トランジスタ部分に導入されたホウ素をそれぞれ熱拡散
させ、Ｎ型埋め込み層４およびＰ型埋め込み層５を形成
する。このアニール工程において、活性層表面に酸化膜
（図示せず）が形成されるので、アニール後、フッ酸溶
液等を用いたライトエッチングを行って除去する。これ
により、図１４に示すような構造となる。
【０００７】次に、図１５に示すように、活性層である
Ｎ型埋め込み層４およびＰ型埋め込み層５の上層に、例
えば比抵抗１０Ω・ｃｍ、膜厚１５μｍのＮ型エピタキ
シャル層６を成長させる。Ｎ型エピタキシャル層６のＮ
ＰＮ型トランジスタ部分はＮ型コレクタ領域７となり、
Ｎ型エピタキシャル層６のＰＮＰトランジスタ部分は続
く工程により、Ｐ型コレクタ領域８となる。Ｎ型エピタ
キシャル層６上層に、熱酸化法により膜厚５０ｎｍ程度
の酸化膜９を形成する。公知のフォトリソグラフィ技術
によりＰＮＰトランジスタ部分に開口が設けられたフォ
トレジストをマスクとしてＰ型不純物、例えば、ホウ素
（Ｂ）をイオンエネルギー３００ｋｅＶ、導入量８×１
０12／ｃｍ2でイオン注入する。不活性ガス雰囲気中
で、例えば１２００℃、７時間程度アニールすることに
より、ＰＮＰトランジスタのＰ型コレクタ領域８が形成
される。これにより、図１５に示すような構造となる。
Ｎ型埋め込み層４およびＰ型埋め込み層５の上層に、例
えば比抵抗１０Ω・ｃｍ、膜厚１５μｍのＮ型エピタキ
シャル層６を成長させる。Ｎ型エピタキシャル層６のＮ
ＰＮ型トランジスタ部分はＮ型コレクタ領域７となり、
Ｎ型エピタキシャル層６のＰＮＰトランジスタ部分は続
く工程により、Ｐ型コレクタ領域８となる。Ｎ型エピタ
キシャル層６上層に、熱酸化法により膜厚５０ｎｍ程度
の酸化膜９を形成する。公知のフォトリソグラフィ技術
によりＰＮＰトランジスタ部分に開口が設けられたフォ
トレジストをマスクとしてＰ型不純物、例えば、ホウ素
（Ｂ）をイオンエネルギー３００ｋｅＶ、導入量８×１
０12／ｃｍ2でイオン注入する。不活性ガス雰囲気中
で、例えば１２００℃、７時間程度アニールすることに
より、ＰＮＰトランジスタのＰ型コレクタ領域８が形成
される。これにより、図１５に示すような構造となる。
【０００８】次に、公知のフォトリソグラフィ技術によ
り、ＮＰＮトランジスタのベース領域上層に開口が設け
られたフォトレジストをマスクとしてＰ型不純物、例え
ば、ホウ素（Ｂ）をイオンエネルギー４０ｋｅＶ、導入
量１×１０14／ｃｍ2でイオン注入する。フォトレジス
トを除去した後、公知のフォトリソグラフィ技術によ
り、ＰＮＰトランジスタのベース領域上層に開口が設け
られたフォトレジストをマスクとしてＮ型不純物、例え
ば、リン（Ｐ）をイオンエネルギー６０ｋｅＶ、導入量
１×１０14／ｃｍ2でイオン注入する。フォトレジスト
除去後、不活性ガス雰囲気中で、例えば９００℃で３０
分程度アニールすることにより、不純物が熱拡散されて
ＮＰＮトランジスタのＰ型ベース領域１０およびＰＮＰ
トランジスタのＮ型ベース領域１１がそれぞれ形成され
る。
り、ＮＰＮトランジスタのベース領域上層に開口が設け
られたフォトレジストをマスクとしてＰ型不純物、例え
ば、ホウ素（Ｂ）をイオンエネルギー４０ｋｅＶ、導入
量１×１０14／ｃｍ2でイオン注入する。フォトレジス
トを除去した後、公知のフォトリソグラフィ技術によ
り、ＰＮＰトランジスタのベース領域上層に開口が設け
られたフォトレジストをマスクとしてＮ型不純物、例え
ば、リン（Ｐ）をイオンエネルギー６０ｋｅＶ、導入量
１×１０14／ｃｍ2でイオン注入する。フォトレジスト
除去後、不活性ガス雰囲気中で、例えば９００℃で３０
分程度アニールすることにより、不純物が熱拡散されて
ＮＰＮトランジスタのＰ型ベース領域１０およびＰＮＰ
トランジスタのＮ型ベース領域１１がそれぞれ形成され
る。
【０００９】次に、公知のフォトリソグラフィ技術によ
り、ＮＰＮトランジスタのＮ型エミッタ領域およびＮ型
コレクタコンタクト上層に開口が設けられたフォトレジ
ストをマスクとしてＮ型不純物、例えば、ヒ素（Ａｓ）
をイオンエネルギー１１０ｋｅＶ、導入量５×１０15／
ｃｍ2でイオン注入する。その後、フォトレジストを除
去する。続いて、公知のフォトリソグラフィ技術によ
り、ＰＮＰトランジスタのＰ型エミッタ領域およびＰ型
コレクタコンタクト上層に開口が設けられたフォトレジ
ストをマスクとしてＰ型不純物、例えば、ホウ素（Ｂ）
をイオンエネルギー４０ｋｅＶ、導入量３×１０15／ｃ
ｍ2でイオン注入する。フォトレジストを除去後、不活
性ガス雰囲気中で、例えば１０００℃で３０分程度アニ
ールすることにより、不純物が熱拡散されてＮＰＮトラ
ンジスタのＮ型エミッタ領域１２およびＮ型コレクタコ
ンタクト１３、およびＰＮＰトランジスタのＰ型エミッ
タ領域１４およびＰ型コレクタコンタクト１５がそれぞ
れ形成される。これにより、図１６に示すような構造と
なる。
り、ＮＰＮトランジスタのＮ型エミッタ領域およびＮ型
コレクタコンタクト上層に開口が設けられたフォトレジ
ストをマスクとしてＮ型不純物、例えば、ヒ素（Ａｓ）
をイオンエネルギー１１０ｋｅＶ、導入量５×１０15／
ｃｍ2でイオン注入する。その後、フォトレジストを除
去する。続いて、公知のフォトリソグラフィ技術によ
り、ＰＮＰトランジスタのＰ型エミッタ領域およびＰ型
コレクタコンタクト上層に開口が設けられたフォトレジ
ストをマスクとしてＰ型不純物、例えば、ホウ素（Ｂ）
をイオンエネルギー４０ｋｅＶ、導入量３×１０15／ｃ
ｍ2でイオン注入する。フォトレジストを除去後、不活
性ガス雰囲気中で、例えば１０００℃で３０分程度アニ
ールすることにより、不純物が熱拡散されてＮＰＮトラ
ンジスタのＮ型エミッタ領域１２およびＮ型コレクタコ
ンタクト１３、およびＰＮＰトランジスタのＰ型エミッ
タ領域１４およびＰ型コレクタコンタクト１５がそれぞ
れ形成される。これにより、図１６に示すような構造と
なる。
【００１０】その後、ＮＰＮトランジスタ部分の酸化膜
９、Ｎ型コレクタ層７およびＮ型埋め込み層４を、埋め
込み酸化膜２に達するまでエッチングすることにより、
素子分離用のトレンチ１６を形成する。同時に、ＰＮＰ
トランジスタ部分の酸化膜９、Ｐ型コレクタ層８および
Ｐ型埋め込み層５を、埋め込み酸化膜２に達するまでエ
ッチングすることにより、素子分離用のトレンチ１６を
形成する。トレンチ１６の形成は、ＮＰＮトランジスタ
およびＰＮＰトランジスタのコレクトコンタクト１３、
１５の側面が、それぞれトレンチ１６内に露出するよう
にして行う。これにより、図１７に示すような構造とな
る。
９、Ｎ型コレクタ層７およびＮ型埋め込み層４を、埋め
込み酸化膜２に達するまでエッチングすることにより、
素子分離用のトレンチ１６を形成する。同時に、ＰＮＰ
トランジスタ部分の酸化膜９、Ｐ型コレクタ層８および
Ｐ型埋め込み層５を、埋め込み酸化膜２に達するまでエ
ッチングすることにより、素子分離用のトレンチ１６を
形成する。トレンチ１６の形成は、ＮＰＮトランジスタ
およびＰＮＰトランジスタのコレクトコンタクト１３、
１５の側面が、それぞれトレンチ１６内に露出するよう
にして行う。これにより、図１７に示すような構造とな
る。
【００１１】次に、例えば熱酸化法によりトレンチ１６
の内壁に、膜厚５００ｎｍ程度の酸化膜１７を形成す
る。さらに、ＮＰＮトランジスタおよびＰＮＰトランジ
スタのコレクトコンタクト１３、１５に接する部分の酸
化膜１７をエッチングにより除去する。これにより、図
１８に示すような構造となる。そして、酸化膜１７が形
成されたトレンチ１６に、例えばＣＶＤ法により、ポリ
シリコン１８を埋め込みながら堆積させる。その後、ト
レンチから表出したポリシリコン１８を、例えばリアク
ティブイオンエッチング（ＲＩＥ）によりエッチバック
して、表面を平坦化する。これにより、図１９に示すよ
うな構造となる。
の内壁に、膜厚５００ｎｍ程度の酸化膜１７を形成す
る。さらに、ＮＰＮトランジスタおよびＰＮＰトランジ
スタのコレクトコンタクト１３、１５に接する部分の酸
化膜１７をエッチングにより除去する。これにより、図
１８に示すような構造となる。そして、酸化膜１７が形
成されたトレンチ１６に、例えばＣＶＤ法により、ポリ
シリコン１８を埋め込みながら堆積させる。その後、ト
レンチから表出したポリシリコン１８を、例えばリアク
ティブイオンエッチング（ＲＩＥ）によりエッチバック
して、表面を平坦化する。これにより、図１９に示すよ
うな構造となる。
【００１２】ＮＰＮトランジスタのＮ型コレクタコンタ
クト１３に接するトレンチ１６に埋設されたポリシリコ
ン１８にＮ型不純物を導入する。公知のフォトリングラ
フィ技術を用いて、上記のトレンチのみを開口するフォ
トレジストを形成し、フォトレジストをマスクとしてＮ
型不純物、例えばリン（Ｐ）をイオンエネルギー１８０
ｋｅＶ、導入量５×１０15／ｃｍ2でイオン注入する。
次に、ＰＮＰトランジスタのＰ型コレクタコンタクト１
５に接するトレンチ１６に埋設されたポリシリコン１８
にＰ型不純物を導入する。公知のフォトリングラフィ技
術を用いて、上記のトレンチのみを開口するフォトレジ
ストを形成し、フォトレジストをマスクとしてＰ型不純
物、例えばホウ素（Ｂ）をイオンエネルギー１８０ｋｅ
Ｖ、導入量５×１０15／ｃｍ2でイオン注入する。
クト１３に接するトレンチ１６に埋設されたポリシリコ
ン１８にＮ型不純物を導入する。公知のフォトリングラ
フィ技術を用いて、上記のトレンチのみを開口するフォ
トレジストを形成し、フォトレジストをマスクとしてＮ
型不純物、例えばリン（Ｐ）をイオンエネルギー１８０
ｋｅＶ、導入量５×１０15／ｃｍ2でイオン注入する。
次に、ＰＮＰトランジスタのＰ型コレクタコンタクト１
５に接するトレンチ１６に埋設されたポリシリコン１８
にＰ型不純物を導入する。公知のフォトリングラフィ技
術を用いて、上記のトレンチのみを開口するフォトレジ
ストを形成し、フォトレジストをマスクとしてＰ型不純
物、例えばホウ素（Ｂ）をイオンエネルギー１８０ｋｅ
Ｖ、導入量５×１０15／ｃｍ2でイオン注入する。
【００１３】続いて、不活性ガス雰囲気中で、例えば１
０００℃で３０分程度アニールすることにより、ＮＰＮ
トランジスタのトレンチからリン（Ｐ）が熱拡散され
て、Ｎ型埋め込み層４とＮ型コレクトコンタクト１３を
接続するＮ型拡散層１８ｎが形成される。同時に、ＰＮ
Ｐトランジスタのトレンチからホウ素（Ｂ）が熱拡散さ
れて、Ｐ型埋め込み層５とＰ型コレクトコンタクト１５
を接続するＰ型拡散層１８ｐが形成される。ポリシリコ
ン中の不純物の拡散速度は、単結晶シリコン中の不純物
拡散速度に比較して数１０倍大きいため、トレンチ内の
ポリシリコンからコレクタ領域の単結晶シリコン（エピ
タキシャル層）へ短時間で不純物が拡散する。コレクタ
領域に移動した不純物は、単結晶シリコン中の不純物拡
散速度が律速となり、トレンチとの界面に層状に蓄層さ
れるため、Ｎ型拡散層１８ｎおよびＰ型拡散層１８ｐ
（コレクタウォール）が形成される。これにより、図２
０に示すような構造となる。
０００℃で３０分程度アニールすることにより、ＮＰＮ
トランジスタのトレンチからリン（Ｐ）が熱拡散され
て、Ｎ型埋め込み層４とＮ型コレクトコンタクト１３を
接続するＮ型拡散層１８ｎが形成される。同時に、ＰＮ
Ｐトランジスタのトレンチからホウ素（Ｂ）が熱拡散さ
れて、Ｐ型埋め込み層５とＰ型コレクトコンタクト１５
を接続するＰ型拡散層１８ｐが形成される。ポリシリコ
ン中の不純物の拡散速度は、単結晶シリコン中の不純物
拡散速度に比較して数１０倍大きいため、トレンチ内の
ポリシリコンからコレクタ領域の単結晶シリコン（エピ
タキシャル層）へ短時間で不純物が拡散する。コレクタ
領域に移動した不純物は、単結晶シリコン中の不純物拡
散速度が律速となり、トレンチとの界面に層状に蓄層さ
れるため、Ｎ型拡散層１８ｎおよびＰ型拡散層１８ｐ
（コレクタウォール）が形成される。これにより、図２
０に示すような構造となる。
【００１４】次に、例えばＣＶＤ法により全面に酸化膜
１９を堆積させる。さらに、全面にフォトレジストを堆
積させ、公知のフォトリソグラフィ技術により電極形成
部分のフォトレジストに開口を設ける。フォトレジスト
をマスクとして、例えばＲＩＥを行い、酸化膜１９およ
び酸化膜９の電極形成部分に開口を設ける。そして、電
極形成部分に開口が設けられた酸化膜１９の全面に、例
えばスパッタリング法によりアルミニウム２０を堆積さ
せる。その後、全面にフォトレジストを堆積させ、公知
のフォトリソグラフィ技術により電極部分以外のフォト
レジストを除去する。フォトレジストをマスクとして、
例えばＲＩＥ法によりアルミニウム２０をパターニング
する。電極形成後、フォトレジストを除去することによ
り、図１３に断面を示すような半導体装置が得られる。
１９を堆積させる。さらに、全面にフォトレジストを堆
積させ、公知のフォトリソグラフィ技術により電極形成
部分のフォトレジストに開口を設ける。フォトレジスト
をマスクとして、例えばＲＩＥを行い、酸化膜１９およ
び酸化膜９の電極形成部分に開口を設ける。そして、電
極形成部分に開口が設けられた酸化膜１９の全面に、例
えばスパッタリング法によりアルミニウム２０を堆積さ
せる。その後、全面にフォトレジストを堆積させ、公知
のフォトリソグラフィ技術により電極部分以外のフォト
レジストを除去する。フォトレジストをマスクとして、
例えばＲＩＥ法によりアルミニウム２０をパターニング
する。電極形成後、フォトレジストを除去することによ
り、図１３に断面を示すような半導体装置が得られる。
【００１５】上記の構造の半導体装置においては、誘電
体分離技術を用いて、隣接するＮＰＮトランジスタとＰ
ＮＰトランジスタの間の電気的な絶縁分離を行ってい
る。これにより、集積密度を高くすることができ、ま
た、各トランジスタのＰＮ接合の寄生容量も低減できる
ため、高速化に有利となる。また、上記の構造の半導体
装置においては、コレクタ領域７，８の不純物濃度を低
くすることによりベース−コレクタ間耐圧を確保してい
るが、コレクタ領域７，８全体を低不純物濃度とする
と、コレクタの直列抵抗が大きくなり特性が低下する。
そのため、図１３に示されるように、低不純物濃度のコ
レクタ領域７，８側面に、高不純物濃度の埋め込み層
４、５とコレクタコンタクト１３、１５とをそれぞれ接
続するコレクタウォール（Ｎ型拡散層１８ｎ、Ｐ型拡散
層１８ｐ）を形成する。これにより、バイポーラトラン
ジスタの利点である高速化を生かしながら、バイポーラ
トランジスタの高耐圧化が実現されている。
体分離技術を用いて、隣接するＮＰＮトランジスタとＰ
ＮＰトランジスタの間の電気的な絶縁分離を行ってい
る。これにより、集積密度を高くすることができ、ま
た、各トランジスタのＰＮ接合の寄生容量も低減できる
ため、高速化に有利となる。また、上記の構造の半導体
装置においては、コレクタ領域７，８の不純物濃度を低
くすることによりベース−コレクタ間耐圧を確保してい
るが、コレクタ領域７，８全体を低不純物濃度とする
と、コレクタの直列抵抗が大きくなり特性が低下する。
そのため、図１３に示されるように、低不純物濃度のコ
レクタ領域７，８側面に、高不純物濃度の埋め込み層
４、５とコレクタコンタクト１３、１５とをそれぞれ接
続するコレクタウォール（Ｎ型拡散層１８ｎ、Ｐ型拡散
層１８ｐ）を形成する。これにより、バイポーラトラン
ジスタの利点である高速化を生かしながら、バイポーラ
トランジスタの高耐圧化が実現されている。
【００１６】
【発明が解決しようとする課題】従来の半導体集積回路
装置においては、高耐圧化を実現するために低不純物濃
度のコレクタ領域７、８、すなわちＮ型エピタキシャル
層６を厚く形成する必要がある。この場合、上記したよ
うに、Ｎ型エピタキシャル層６表層から不純物を拡散さ
せるために、高温長時間の熱処理が必要でありコレクタ
領域を厚膜化することにはプロセス上限界がある。その
ため、単層エピタキシャル層で形成されたコレクタ領域
の膜厚では、高耐圧化にも限界があり、必要とされる耐
圧が得られないという課題があった。
装置においては、高耐圧化を実現するために低不純物濃
度のコレクタ領域７、８、すなわちＮ型エピタキシャル
層６を厚く形成する必要がある。この場合、上記したよ
うに、Ｎ型エピタキシャル層６表層から不純物を拡散さ
せるために、高温長時間の熱処理が必要でありコレクタ
領域を厚膜化することにはプロセス上限界がある。その
ため、単層エピタキシャル層で形成されたコレクタ領域
の膜厚では、高耐圧化にも限界があり、必要とされる耐
圧が得られないという課題があった。
【００１７】また、従来の半導体集積回路装置の製造方
法においては、１チップ上に隣接して形成されるＮＰＮ
トランジスタと縦型ＰＮＰトランジスタとの誘電体分離
型の相補型トランジスタを実現するためにトレンチを用
いて双方のトランジスタを電気的に絶縁分離していた。
しかし、トレンチでは、エッチングする深さにも限界が
あり、また、エッチングの精度にも難点があるため、高
耐圧化を実現するためのエピタキシャル層の厚膜化に伴
う素子間分離のためのエッチングが困難となる課題があ
った。
法においては、１チップ上に隣接して形成されるＮＰＮ
トランジスタと縦型ＰＮＰトランジスタとの誘電体分離
型の相補型トランジスタを実現するためにトレンチを用
いて双方のトランジスタを電気的に絶縁分離していた。
しかし、トレンチでは、エッチングする深さにも限界が
あり、また、エッチングの精度にも難点があるため、高
耐圧化を実現するためのエピタキシャル層の厚膜化に伴
う素子間分離のためのエッチングが困難となる課題があ
った。
【００１８】また、高耐圧化を実現するために低不純物
濃度のコレクタ領域７、８、すなわちＮ型エピタキシャ
ル層６を厚く形成する場合、ＰＮＰトランジスタの低不
純物濃度のコレクタ領域８の形成にあたり、イオン注入
された不純物を高温長時間の熱処理が必要となり、Ｎ型
エピタキシャル層を厚膜化するにはプロセス上限界があ
り、コストも高くなる。更に、不純物の拡散深さを深く
するため、高エネルギー、高導入量のイオン注入を行う
と、シリコン基板の結晶欠陥が顕著になるという課題が
あった。
濃度のコレクタ領域７、８、すなわちＮ型エピタキシャ
ル層６を厚く形成する場合、ＰＮＰトランジスタの低不
純物濃度のコレクタ領域８の形成にあたり、イオン注入
された不純物を高温長時間の熱処理が必要となり、Ｎ型
エピタキシャル層を厚膜化するにはプロセス上限界があ
り、コストも高くなる。更に、不純物の拡散深さを深く
するため、高エネルギー、高導入量のイオン注入を行う
と、シリコン基板の結晶欠陥が顕著になるという課題が
あった。
【００１９】
【課題を解決するための手段】本発明は、上記した従来
の課題に鑑みてなされたもので、本発明の半導体集積回
路装置の製造方法は、一導電型の半導体基板を準備する
工程と、前記基板上に複数層の逆導電型のエピタキシャ
ル層を形成し、前記基板および前記エピタキシャル層に
形成した一導電型および逆導電型の埋め込み層を拡散し
て連結し、第１および第２の島領域および該第１および
第２の島領域の周囲に高濃度不純物拡散層からなる第１
の埋め込み層および第２の埋め込み層を形成する工程
と、前記第１および第２の島領域の両端部を前記第１お
よび第２の埋め込み層を残しＶ溝型にエッチングする工
程と、前記第１および第２の埋め込み層の表面に酸化膜
を形成し、該酸化膜上に多結晶半導体層を形成する工程
と、前記多結晶半導体層上に酸化膜を形成し、該酸化膜
を介して支持基板を貼り合わせる工程と、前記支持基板
を底面とし前記半導体基板を前記第１および第２の島領
域が露出するまで研磨する工程とを有することを特徴と
する。
の課題に鑑みてなされたもので、本発明の半導体集積回
路装置の製造方法は、一導電型の半導体基板を準備する
工程と、前記基板上に複数層の逆導電型のエピタキシャ
ル層を形成し、前記基板および前記エピタキシャル層に
形成した一導電型および逆導電型の埋め込み層を拡散し
て連結し、第１および第２の島領域および該第１および
第２の島領域の周囲に高濃度不純物拡散層からなる第１
の埋め込み層および第２の埋め込み層を形成する工程
と、前記第１および第２の島領域の両端部を前記第１お
よび第２の埋め込み層を残しＶ溝型にエッチングする工
程と、前記第１および第２の埋め込み層の表面に酸化膜
を形成し、該酸化膜上に多結晶半導体層を形成する工程
と、前記多結晶半導体層上に酸化膜を形成し、該酸化膜
を介して支持基板を貼り合わせる工程と、前記支持基板
を底面とし前記半導体基板を前記第１および第２の島領
域が露出するまで研磨する工程とを有することを特徴と
する。
【００２０】本発明の半導体集積回路装置の製造方法で
は、好適には、前記第１および第２の島領域をエッチン
グする工程は、前記第１および第２の島領域を形成する
低濃度不純物拡散層からなる前記埋め込み層と前記エピ
タキシャル層との境界面を完全に除去し、かつ、膜厚化
された前記第１および第２の島領域の底部まで完全にエ
ッチングし、誘電体分離型の相補型バイポーラトランジ
スタを実現するために、Ｖ溝型にエッチングする工程で
あることを特徴とする。
は、好適には、前記第１および第２の島領域をエッチン
グする工程は、前記第１および第２の島領域を形成する
低濃度不純物拡散層からなる前記埋め込み層と前記エピ
タキシャル層との境界面を完全に除去し、かつ、膜厚化
された前記第１および第２の島領域の底部まで完全にエ
ッチングし、誘電体分離型の相補型バイポーラトランジ
スタを実現するために、Ｖ溝型にエッチングする工程で
あることを特徴とする。
【００２１】本発明の半導体集積回路装置の製造方法で
は、好適には、コレクタ領域の周囲に形成される高濃度
不純物拡散層からなる埋め込み層が、コレクタ領域を形
成する埋め込み層と同時に、かつ、Ｖ溝型エッチングの
傾斜ラインに沿って形成される。そのことにより、前記
第１および第２の島領域を素子間分離するＶ溝型エッチ
ング工程により同時に高濃度埋め込み層も形成され、半
導体集積回路装置の製造工程を短縮することができる。
は、好適には、コレクタ領域の周囲に形成される高濃度
不純物拡散層からなる埋め込み層が、コレクタ領域を形
成する埋め込み層と同時に、かつ、Ｖ溝型エッチングの
傾斜ラインに沿って形成される。そのことにより、前記
第１および第２の島領域を素子間分離するＶ溝型エッチ
ング工程により同時に高濃度埋め込み層も形成され、半
導体集積回路装置の製造工程を短縮することができる。
【００２２】本発明の半導体集積回路装置の製造方法で
は、好適には、基板表面にイオン注入を行ってコレクタ
取り出し拡散層を形成する場合に比較して、エピタキシ
ャル層表面にイオン注入を行うため、明らかに基板にお
ける結晶欠陥の発生を低減させることができる。
は、好適には、基板表面にイオン注入を行ってコレクタ
取り出し拡散層を形成する場合に比較して、エピタキシ
ャル層表面にイオン注入を行うため、明らかに基板にお
ける結晶欠陥の発生を低減させることができる。
【００２３】
【発明の実施の形態】以下に本発明の半導体集積回路装
置およびその製造方法の実施の形態について図面を参照
しながら詳細に説明する。
置およびその製造方法の実施の形態について図面を参照
しながら詳細に説明する。
【００２４】図１は、高耐圧ＮＰＮトランジスタ２１お
よび高耐圧縦型ＰＮＰトランジスタ２２が多結晶シリコ
ン５９を介して、誘電体分離型の相補型バイポーラトラ
ンジスタとして形成されたＩＣの断面図である。
よび高耐圧縦型ＰＮＰトランジスタ２２が多結晶シリコ
ン５９を介して、誘電体分離型の相補型バイポーラトラ
ンジスタとして形成されたＩＣの断面図である。
【００２５】本発明の半導体集積回路装置は、シリコン
酸化膜６０が被覆した支持基板６１上には多結晶シリコ
ン５９が形成されている。ここで、支持基板６１は、シ
リコン酸化膜６０を介して１１００℃〜１２００℃で２
時間程度の熱処理を加えることで多結晶シリコン５９と
貼り合わせられている。そして、多結晶シリコン５９を
介して誘電体分離型の相補型のバイポーラトランジスタ
が形成される。
酸化膜６０が被覆した支持基板６１上には多結晶シリコ
ン５９が形成されている。ここで、支持基板６１は、シ
リコン酸化膜６０を介して１１００℃〜１２００℃で２
時間程度の熱処理を加えることで多結晶シリコン５９と
貼り合わせられている。そして、多結晶シリコン５９を
介して誘電体分離型の相補型のバイポーラトランジスタ
が形成される。
【００２６】高耐圧ＮＰＮトランジスタ２１では、コレ
クタ領域５４を囲むようにシリコン酸化膜５８およびＮ
+型の埋め込み層５５が形成さている。そして、コレク
タ領域５４にはＮ+型の拡散領域６４がコレクタ導出領
域として、Ｐ型の拡散領域６２がベース領域としておよ
びＮ+型の拡散領域４９がエミッタ領域として形成され
る。このとき、コレクタ導出領域６４がＮ+型の埋め込
み層５５と連結して形成されることでＮ+型の高濃度層
を形成し、高耐圧ＮＰＮトランジスタ２１のコレクタ抵
抗を低減した構造を有する。
クタ領域５４を囲むようにシリコン酸化膜５８およびＮ
+型の埋め込み層５５が形成さている。そして、コレク
タ領域５４にはＮ+型の拡散領域６４がコレクタ導出領
域として、Ｐ型の拡散領域６２がベース領域としておよ
びＮ+型の拡散領域４９がエミッタ領域として形成され
る。このとき、コレクタ導出領域６４がＮ+型の埋め込
み層５５と連結して形成されることでＮ+型の高濃度層
を形成し、高耐圧ＮＰＮトランジスタ２１のコレクタ抵
抗を低減した構造を有する。
【００２７】高耐圧縦型ＰＮＰトランジスタ２２では、
コレクタ領域５６を囲むようにシリコン酸化膜５８およ
びＰ+型の埋め込み層５７が形成さている。そして、コ
レクタ領域５６にはＰ+型の拡散領域６５がコレクタ導
出領域として、Ｎ+型のウェル領域６３がベース領域と
しておよびＰ+型の拡散領域６７がエミッタ領域として
形成される。このとき、コレクタ導出領域６５がＰ+型
の埋め込み層５７と連結して形成されることでＰ+型の
高濃度層を形成し、高耐圧ＰＮＰトランジスタ２２のコ
レクタ抵抗を低減した構造を有する。
コレクタ領域５６を囲むようにシリコン酸化膜５８およ
びＰ+型の埋め込み層５７が形成さている。そして、コ
レクタ領域５６にはＰ+型の拡散領域６５がコレクタ導
出領域として、Ｎ+型のウェル領域６３がベース領域と
しておよびＰ+型の拡散領域６７がエミッタ領域として
形成される。このとき、コレクタ導出領域６５がＰ+型
の埋め込み層５７と連結して形成されることでＰ+型の
高濃度層を形成し、高耐圧ＰＮＰトランジスタ２２のコ
レクタ抵抗を低減した構造を有する。
【００２８】ここで、図には示さなかったが、他の周辺
回路とを一体化してモノリシックに形成する場合は、こ
れらの素子上にＡｌによる電極配線、ポリイミド系絶縁
膜による層間絶縁膜、ポリイミド系のジャケット・コー
ト等が形成される。
回路とを一体化してモノリシックに形成する場合は、こ
れらの素子上にＡｌによる電極配線、ポリイミド系絶縁
膜による層間絶縁膜、ポリイミド系のジャケット・コー
ト等が形成される。
【００２９】上記した本発明の半導体集積回路装置で
は、Ｎ-型およびＰ-型のコレクタ領域５４、５６の周囲
にＮ+型およびＰ+型の埋め込み層５５、５７を形成し、
コレクタ導出領域６４、６５と連結させる。このこと
で、Ｎ+型およびＰ+型の高濃度層を形成しコレクタ抵抗
を低減させ、コレクタ領域５４、５６の厚層化を実現す
ることができ、その結果、高耐圧の相補型バイポーラト
ランジスタを形成することができる。
は、Ｎ-型およびＰ-型のコレクタ領域５４、５６の周囲
にＮ+型およびＰ+型の埋め込み層５５、５７を形成し、
コレクタ導出領域６４、６５と連結させる。このこと
で、Ｎ+型およびＰ+型の高濃度層を形成しコレクタ抵抗
を低減させ、コレクタ領域５４、５６の厚層化を実現す
ることができ、その結果、高耐圧の相補型バイポーラト
ランジスタを形成することができる。
【００３０】具体的には、図１３に本発明の半導体集積
回路装置の誘電体分離型の相補型トランジスタにおける
コレクタ領域膜厚と耐圧との関係を示した。この特性図
が示すように、コレクタ領域の膜厚が９０μｍではコレ
クターエミッタ間耐圧Ｖceoは３００Ｖを得ることがで
き、高耐圧の相補型バイポーラトランジスタを形成する
ことができる。また、コレクターエミッタ間耐圧Ｖceo
を２５０Ｖ以上得るためにはコレクタ領域の膜厚は６０
μｍ程度以上必要とされ、トレンチを用いた製造方法で
の限界を遙かに超えた膜厚となる。
回路装置の誘電体分離型の相補型トランジスタにおける
コレクタ領域膜厚と耐圧との関係を示した。この特性図
が示すように、コレクタ領域の膜厚が９０μｍではコレ
クターエミッタ間耐圧Ｖceoは３００Ｖを得ることがで
き、高耐圧の相補型バイポーラトランジスタを形成する
ことができる。また、コレクターエミッタ間耐圧Ｖceo
を２５０Ｖ以上得るためにはコレクタ領域の膜厚は６０
μｍ程度以上必要とされ、トレンチを用いた製造方法で
の限界を遙かに超えた膜厚となる。
【００３１】更に、本発明の半導体集積回路装置は、上
記したように、ＮＰＮトランジスタ２１とＰＮＰトラン
ジスタ２２とが、多結晶シリコン５９を介して確実に誘
電体分離されるため、互いのトランジスタ２１、２２に
よる影響および寄生トランジスタの発生を抑制すること
ができ、より高周波に適した半導体集積回路装置とな
る。
記したように、ＮＰＮトランジスタ２１とＰＮＰトラン
ジスタ２２とが、多結晶シリコン５９を介して確実に誘
電体分離されるため、互いのトランジスタ２１、２２に
よる影響および寄生トランジスタの発生を抑制すること
ができ、より高周波に適した半導体集積回路装置とな
る。
【００３２】更に、結晶軸（１００）のＰ型の単結晶シ
リコン基板２３は、比抵抗５０Ω・ｃｍの基板を使用
し、この基板２３上にエピタキシャル層を積層しトラン
ジスタ形成領域を形成する。このとき、比抵抗の小さい
基板２３を用いたことで、空乏層の広がりが大きくなり
この幅をもって高耐圧に耐えることができる。
リコン基板２３は、比抵抗５０Ω・ｃｍの基板を使用
し、この基板２３上にエピタキシャル層を積層しトラン
ジスタ形成領域を形成する。このとき、比抵抗の小さい
基板２３を用いたことで、空乏層の広がりが大きくなり
この幅をもって高耐圧に耐えることができる。
【００３３】次に、図１に示した本発明の半導体集積回
路装置の製造方法について、図２〜図１１を参照にして
説明する。
路装置の製造方法について、図２〜図１１を参照にして
説明する。
【００３４】先ず、図２に示すように、厚さ６５０μｍ
程度のＰ型の単結晶シリコン基板２３を準備し、この基
板２３の表面を熱酸化して酸化膜を形成し、酸化膜をホ
トエッチングして選択マスクとする。そして、基板２３
表面にＮ-型の第１埋め込み層２４、Ｎ+型の第１埋め込
み層２５、２６を形成するリン（Ｐ）およびＰ-型の第
１埋め込み層２７、Ｐ+型の第１埋め込み層２８、２９
を形成するボロン（Ｂ）をイオン注入し、拡散する。
程度のＰ型の単結晶シリコン基板２３を準備し、この基
板２３の表面を熱酸化して酸化膜を形成し、酸化膜をホ
トエッチングして選択マスクとする。そして、基板２３
表面にＮ-型の第１埋め込み層２４、Ｎ+型の第１埋め込
み層２５、２６を形成するリン（Ｐ）およびＰ-型の第
１埋め込み層２７、Ｐ+型の第１埋め込み層２８、２９
を形成するボロン（Ｂ）をイオン注入し、拡散する。
【００３５】次に、図３に示すように、選択マスクとし
て用いた酸化膜を全て除去した後、基板２３をエピタキ
シャル成長装置のサセプタ上に配置し、ランプ加熱によ
って基板２３に１１４０℃程度の高温を与えると共に反
応管内にＳｉＨ2Ｃｌ2ガスとＨ2ガスを導入することに
より、ＮまたはＮ-の第１エピタキシャル層３０を１８
〜２２μｍ成長させる。そして、第１エピタキシャル層
３０の表面を熱酸化して酸化膜を形成し、酸化膜をホト
エッチングしてそれぞれの選択マスクとする。そして、
第１エピタキシャル層３０表面にＮ-型の第２埋め込み
層３１、Ｎ+型の第２埋め込み層３２、３３を形成する
リン（Ｐ）およびＰ-型の第２埋め込み層３４、Ｐ+型の
第２埋め込み層３５、３６を形成するボロン（Ｂ）をイ
オン注入し、拡散する。
て用いた酸化膜を全て除去した後、基板２３をエピタキ
シャル成長装置のサセプタ上に配置し、ランプ加熱によ
って基板２３に１１４０℃程度の高温を与えると共に反
応管内にＳｉＨ2Ｃｌ2ガスとＨ2ガスを導入することに
より、ＮまたはＮ-の第１エピタキシャル層３０を１８
〜２２μｍ成長させる。そして、第１エピタキシャル層
３０の表面を熱酸化して酸化膜を形成し、酸化膜をホト
エッチングしてそれぞれの選択マスクとする。そして、
第１エピタキシャル層３０表面にＮ-型の第２埋め込み
層３１、Ｎ+型の第２埋め込み層３２、３３を形成する
リン（Ｐ）およびＰ-型の第２埋め込み層３４、Ｐ+型の
第２埋め込み層３５、３６を形成するボロン（Ｂ）をイ
オン注入し、拡散する。
【００３６】次に、図４に示すように、選択マスクとし
て用いた酸化膜を全て除去した後、基板２３をエピタキ
シャル成長装置のサセプタ上に配置し、ランプ加熱によ
って１１４０℃程度の高温を与えると共に反応管内にＳ
ｉＨ2Ｃｌ2ガスとＨ2ガスを導入することにより、Ｎま
たはＮ-の第２エピタキシャル層３７を１８〜２２μｍ
成長させる。そして、第２エピタキシャル層３７の表面
を熱酸化して酸化膜を形成し、酸化膜をホトエッチング
してそれぞれの選択マスクとする。そして、第２エピタ
キシャル層３７表面にＮ-型の第３埋め込み層３８、Ｎ+
型の第３埋め込み層３９、４０を形成するリン（Ｐ）お
よびＰ-型の第３埋め込み層４１、Ｐ+型の第２埋め込み
層４２、４３を形成するボロン（Ｂ）をイオン注入し、
拡散する。
て用いた酸化膜を全て除去した後、基板２３をエピタキ
シャル成長装置のサセプタ上に配置し、ランプ加熱によ
って１１４０℃程度の高温を与えると共に反応管内にＳ
ｉＨ2Ｃｌ2ガスとＨ2ガスを導入することにより、Ｎま
たはＮ-の第２エピタキシャル層３７を１８〜２２μｍ
成長させる。そして、第２エピタキシャル層３７の表面
を熱酸化して酸化膜を形成し、酸化膜をホトエッチング
してそれぞれの選択マスクとする。そして、第２エピタ
キシャル層３７表面にＮ-型の第３埋め込み層３８、Ｎ+
型の第３埋め込み層３９、４０を形成するリン（Ｐ）お
よびＰ-型の第３埋め込み層４１、Ｐ+型の第２埋め込み
層４２、４３を形成するボロン（Ｂ）をイオン注入し、
拡散する。
【００３７】このとき、同時に、Ｎ-型の第１および第
２の埋め込み層２４、３１、Ｎ+型の第１および第２の
埋め込み層２５、２６、３２、３３、Ｐ-型の第１およ
び第２の埋め込み層２７、３４およびＰ+型の第１およ
び第２の埋め込み層２８、２９、３５、３６を拡散さ
せ、連結させる。
２の埋め込み層２４、３１、Ｎ+型の第１および第２の
埋め込み層２５、２６、３２、３３、Ｐ-型の第１およ
び第２の埋め込み層２７、３４およびＰ+型の第１およ
び第２の埋め込み層２８、２９、３５、３６を拡散さ
せ、連結させる。
【００３８】次に、図５に示すように、選択マスクとし
て用いた酸化膜を全て除去した後、基板２３をエピタキ
シャル成長装置のサセプタ上に配置し、ランプ加熱によ
って１１４０℃程度の高温を与えると共に反応管内にＳ
ｉＨ2Ｃｌ2ガスとＨ2ガスを導入することにより、Ｎま
たはＮ-の第３エピタキシャル層４４を１８〜２２μｍ
成長させる。そして、第３エピタキシャル層４４の表面
を熱酸化して酸化膜を形成し、酸化膜をホトエッチング
してそれぞれの選択マスクとする。そして、第３エピタ
キシャル層４４表面にＮ-型の第４埋め込み層４５、Ｎ+
型の第４埋め込み層４６、４７を形成するリン（Ｐ）お
よびＰ-型の第４埋め込み層４８、Ｐ+型の第２埋め込み
層４９、５０を形成するボロン（Ｂ）をイオン注入し、
拡散する。
て用いた酸化膜を全て除去した後、基板２３をエピタキ
シャル成長装置のサセプタ上に配置し、ランプ加熱によ
って１１４０℃程度の高温を与えると共に反応管内にＳ
ｉＨ2Ｃｌ2ガスとＨ2ガスを導入することにより、Ｎま
たはＮ-の第３エピタキシャル層４４を１８〜２２μｍ
成長させる。そして、第３エピタキシャル層４４の表面
を熱酸化して酸化膜を形成し、酸化膜をホトエッチング
してそれぞれの選択マスクとする。そして、第３エピタ
キシャル層４４表面にＮ-型の第４埋め込み層４５、Ｎ+
型の第４埋め込み層４６、４７を形成するリン（Ｐ）お
よびＰ-型の第４埋め込み層４８、Ｐ+型の第２埋め込み
層４９、５０を形成するボロン（Ｂ）をイオン注入し、
拡散する。
【００３９】このとき、同時に、Ｎ-型の第２および第
３の埋め込み層３１、３８、Ｎ+型の第２および第３の
埋め込み層３２、３３、３９、４０、Ｐ-型の第２およ
び第３の埋め込み層３４、４１およびＰ+型の第２およ
び第３の埋め込み層３５、３６、４２、４３を拡散さ
せ、連結させる。
３の埋め込み層３１、３８、Ｎ+型の第２および第３の
埋め込み層３２、３３、３９、４０、Ｐ-型の第２およ
び第３の埋め込み層３４、４１およびＰ+型の第２およ
び第３の埋め込み層３５、３６、４２、４３を拡散さ
せ、連結させる。
【００４０】次に、図６に示すように、選択マスクとし
て用いた酸化膜を全て除去した後、基板２３をエピタキ
シャル成長装置のサセプタ上に配置し、ランプ加熱によ
って１１４０℃程度の高温を与えると共に反応管内にＳ
ｉＨ2Ｃｌ2ガスとＨ2ガスを導入することにより、Ｎま
たはＮ-の第４エピタキシャル層５１を１８〜２２μｍ
成長させる。そして、第４エピタキシャル層５１表面に
Ｎ+型の第５埋め込み層５２を形成するリン（Ｐ）およ
びＰ+型の第５埋め込み層５３を形成するボロン（Ｂ）
をイオン注入し、拡散する。
て用いた酸化膜を全て除去した後、基板２３をエピタキ
シャル成長装置のサセプタ上に配置し、ランプ加熱によ
って１１４０℃程度の高温を与えると共に反応管内にＳ
ｉＨ2Ｃｌ2ガスとＨ2ガスを導入することにより、Ｎま
たはＮ-の第４エピタキシャル層５１を１８〜２２μｍ
成長させる。そして、第４エピタキシャル層５１表面に
Ｎ+型の第５埋め込み層５２を形成するリン（Ｐ）およ
びＰ+型の第５埋め込み層５３を形成するボロン（Ｂ）
をイオン注入し、拡散する。
【００４１】このとき、Ｎ+型の第５埋め込み層５２お
よびＰ+型の第５埋め込み層５３の幅は、第３エピタキ
シャル層４４に形成されたＮ-型の第４埋め込み層４
５、Ｎ+型の第３埋め込み層４６、４７およびＰ-型の第
４埋め込み層４８、Ｐ+型の第２埋め込み層４９、５０
の幅とほぼ同等に形成される。そして、およそ１２５０
℃の高温で１６時間程度での拡散工程により各々の埋め
込み層を連結させた結果、図示したように、ＮＰＮトラ
ンジスタ２１のＮ-型のコレクタ領域５４、Ｎ+型の埋め
込み層５５およびＰＮＰトランジスタ２２のＰ-型のコ
レクタ領域５６、Ｐ+型の埋め込み層５７が形成される
領域となる。
よびＰ+型の第５埋め込み層５３の幅は、第３エピタキ
シャル層４４に形成されたＮ-型の第４埋め込み層４
５、Ｎ+型の第３埋め込み層４６、４７およびＰ-型の第
４埋め込み層４８、Ｐ+型の第２埋め込み層４９、５０
の幅とほぼ同等に形成される。そして、およそ１２５０
℃の高温で１６時間程度での拡散工程により各々の埋め
込み層を連結させた結果、図示したように、ＮＰＮトラ
ンジスタ２１のＮ-型のコレクタ領域５４、Ｎ+型の埋め
込み層５５およびＰＮＰトランジスタ２２のＰ-型のコ
レクタ領域５６、Ｐ+型の埋め込み層５７が形成される
領域となる。
【００４２】ここで、Ｎ型の不純物としてリン（Ｐ）、
Ｐ型の不純物としてボロン（Ｂ）を使用したのは、拡散
速度の速い不純物を用いることで短い熱処理時間で、埋
め込み層の連結を確実にするためである。
Ｐ型の不純物としてボロン（Ｂ）を使用したのは、拡散
速度の速い不純物を用いることで短い熱処理時間で、埋
め込み層の連結を確実にするためである。
【００４３】次に、図７に示すように、第４エピタキシ
ャル層５１の表面を熱酸化して酸化膜を形成し、酸化膜
をホトエッチングして選択マスクとする。このとき、１
チップに近接して形成されるＮＰＮトランジスタ２１と
ＰＮＰトランジスタ２２との干渉による影響を低減する
ために、また、寄生トランジスタの発生を抑制するため
に、ＮＰＮトランジスタ２１が形成されるＮ-型のコレ
クタ領域５４とＰＮＰトランジスタ２２が形成されるＰ
-型のコレクタ領域５６との素子間分離を実現する必要
がある。そして、第１エピタキシャル層３０、第２エピ
タキシャル層３７、第３エピタキシャル層４４、第４エ
ピタキシャル層５１および基板２３のＮ -型の第１埋め
込み層２４、Ｎ+型の第１埋め込み層２５、２６、Ｐ-型
の第１埋め込み層２７およびＰ+型の第１埋め込み層２
８、２９が拡散している部分より深くエッチングするこ
とにより、素子間分離用のＶ型の溝が形成される。
ャル層５１の表面を熱酸化して酸化膜を形成し、酸化膜
をホトエッチングして選択マスクとする。このとき、１
チップに近接して形成されるＮＰＮトランジスタ２１と
ＰＮＰトランジスタ２２との干渉による影響を低減する
ために、また、寄生トランジスタの発生を抑制するため
に、ＮＰＮトランジスタ２１が形成されるＮ-型のコレ
クタ領域５４とＰＮＰトランジスタ２２が形成されるＰ
-型のコレクタ領域５６との素子間分離を実現する必要
がある。そして、第１エピタキシャル層３０、第２エピ
タキシャル層３７、第３エピタキシャル層４４、第４エ
ピタキシャル層５１および基板２３のＮ -型の第１埋め
込み層２４、Ｎ+型の第１埋め込み層２５、２６、Ｐ-型
の第１埋め込み層２７およびＰ+型の第１埋め込み層２
８、２９が拡散している部分より深くエッチングするこ
とにより、素子間分離用のＶ型の溝が形成される。
【００４４】次に、図８に示すように、シリコン酸化膜
５８上に多結晶シリコン５９を１２４０℃程度の高温中
で１時間程度で１５０μｍ程度になるよう堆積させる。
その後、多結晶シリコン４２は、膜厚の薄いところでも
３０μｍ程度になるように研磨により平坦化され、酸化
膜６０が被覆されたウェハを支持基板６１として貼り合
わせ１１００℃〜１２００℃で２時間程度の熱処理を加
えることで支持基板６１は確実に貼り合わされる。ここ
で、支持基板６１は次工程における研磨工程に耐える事
ができる材料であれば良く、特に導電性の材料で無くて
も良い。
５８上に多結晶シリコン５９を１２４０℃程度の高温中
で１時間程度で１５０μｍ程度になるよう堆積させる。
その後、多結晶シリコン４２は、膜厚の薄いところでも
３０μｍ程度になるように研磨により平坦化され、酸化
膜６０が被覆されたウェハを支持基板６１として貼り合
わせ１１００℃〜１２００℃で２時間程度の熱処理を加
えることで支持基板６１は確実に貼り合わされる。ここ
で、支持基板６１は次工程における研磨工程に耐える事
ができる材料であれば良く、特に導電性の材料で無くて
も良い。
【００４５】次に、図９に示すように、表裏をひっくり
返し単結晶シリコン基板２３が表面に支持基板６１が底
面になるようにする。そして、シリコン基板２３の表面
からＮ-型のコレクタ領域５４およびＰ-型のコレクタ領
域５６が露出するまで５８０μｍ程度シリコン基板２３
を研磨する。このとき、Ｎ-型のコレクタ領域５４、Ｐ-
型のコレクタ領域５６は、多結晶シリコン５９を介して
誘電体分離された構造となる。また、この工程によりＮ
-型のコレクタ領域５４およびＰ-型のコレクタ領域５６
は、６０〜８０μｍ程度の膜厚に形成される。
返し単結晶シリコン基板２３が表面に支持基板６１が底
面になるようにする。そして、シリコン基板２３の表面
からＮ-型のコレクタ領域５４およびＰ-型のコレクタ領
域５６が露出するまで５８０μｍ程度シリコン基板２３
を研磨する。このとき、Ｎ-型のコレクタ領域５４、Ｐ-
型のコレクタ領域５６は、多結晶シリコン５９を介して
誘電体分離された構造となる。また、この工程によりＮ
-型のコレクタ領域５４およびＰ-型のコレクタ領域５６
は、６０〜８０μｍ程度の膜厚に形成される。
【００４６】次に、図１０に示すように、Ｎ-型のコレ
クタ領域５４にＰ型の拡散領域６２をベース領域として
形成し、また、Ｐ-型のコレクタ領域５６にイオン注入
によりＮ+型のウェル領域６３をベース領域として形成
する。
クタ領域５４にＰ型の拡散領域６２をベース領域として
形成し、また、Ｐ-型のコレクタ領域５６にイオン注入
によりＮ+型のウェル領域６３をベース領域として形成
する。
【００４７】次に、図１１に示したように、Ｎ-型のコ
レクタ領域５４およびＰ-型のコレクタ領域５６の表面
を熱酸化して酸化膜を形成し、酸化膜をホトエッチング
して選択マスクとする。そして、Ｎ-型のコレクタ領域
５４にＮ+型の拡散領域６４をコレクタ導出領域として
形成するヒ素（Ａｓ）およびＰ+型の拡散領域６５をコ
レクタ導出領域として形成するボロン（Ｂ）をイオン注
入し、拡散する。そして、同時に、Ｐ型の拡散領域６２
にＮ+型拡散領域６６をエッミタ領域として形成するこ
とで、ＮＰＮトランジスタ２１が形成される。また、Ｎ
+型のウェル領域６３にＰ+型拡散領域６７をエッミタ領
域として形成することで、ＰＮＰトランジスタ２２が形
成される。
レクタ領域５４およびＰ-型のコレクタ領域５６の表面
を熱酸化して酸化膜を形成し、酸化膜をホトエッチング
して選択マスクとする。そして、Ｎ-型のコレクタ領域
５４にＮ+型の拡散領域６４をコレクタ導出領域として
形成するヒ素（Ａｓ）およびＰ+型の拡散領域６５をコ
レクタ導出領域として形成するボロン（Ｂ）をイオン注
入し、拡散する。そして、同時に、Ｐ型の拡散領域６２
にＮ+型拡散領域６６をエッミタ領域として形成するこ
とで、ＮＰＮトランジスタ２１が形成される。また、Ｎ
+型のウェル領域６３にＰ+型拡散領域６７をエッミタ領
域として形成することで、ＰＮＰトランジスタ２２が形
成される。
【００４８】この工程において、Ｎ+型の埋め込み層５
５およびＰ+型の埋め込み層５７は、Ｖ溝型エッチング
の傾斜に沿って表面まで形成されているので、Ｎ+型の
コレクタ導出領域６４およびＰ+型のコレクタ導出領域
６５は、短い拡散時間でＮ+型の埋め込み層５５および
Ｐ+型の埋め込み層５７と連結することができる。ま
た、Ｎ+型のコレクタ導出領域６４およびＰ+型のコレク
タ導出領域６５のマスクずれがあったとしても、Ｎ+型
の埋め込み層５５およびＰ+型の埋め込み層５７は、Ｖ
溝型エッチングの傾斜に沿って表面まで形成されている
ので、拡散時間の調整で容易に両者を連結させることが
できる。このことにより、Ｎ+型のコレクタ導出領域６
４およびＰ+型のコレクタ導出領域６５は、それぞれＮ+
型の埋め込み層５５およびＰ+型の埋め込み層５７と連
結し、コレクタ抵抗が低減された構造となる。
５およびＰ+型の埋め込み層５７は、Ｖ溝型エッチング
の傾斜に沿って表面まで形成されているので、Ｎ+型の
コレクタ導出領域６４およびＰ+型のコレクタ導出領域
６５は、短い拡散時間でＮ+型の埋め込み層５５および
Ｐ+型の埋め込み層５７と連結することができる。ま
た、Ｎ+型のコレクタ導出領域６４およびＰ+型のコレク
タ導出領域６５のマスクずれがあったとしても、Ｎ+型
の埋め込み層５５およびＰ+型の埋め込み層５７は、Ｖ
溝型エッチングの傾斜に沿って表面まで形成されている
ので、拡散時間の調整で容易に両者を連結させることが
できる。このことにより、Ｎ+型のコレクタ導出領域６
４およびＰ+型のコレクタ導出領域６５は、それぞれＮ+
型の埋め込み層５５およびＰ+型の埋め込み層５７と連
結し、コレクタ抵抗が低減された構造となる。
【００４９】その後、全面に酸化膜が堆積され、電極形
成部に開口が設けられた酸化上からアルミニウムが堆積
し電極６８を形成する。これにより、図１に示すような
半導体集積回路装置の構造となる。
成部に開口が設けられた酸化上からアルミニウムが堆積
し電極６８を形成する。これにより、図１に示すような
半導体集積回路装置の構造となる。
【００５０】以上に述べた実施については、エピタキシ
ャル層が４層積層された構造について説明したが、使用
目的に応じて積層されるエピタキシャル層の段数が変わ
っても、上記した半導体集積回路装置と同様な効果を得
ることができる。
ャル層が４層積層された構造について説明したが、使用
目的に応じて積層されるエピタキシャル層の段数が変わ
っても、上記した半導体集積回路装置と同様な効果を得
ることができる。
【００５１】また、上記した実施例では、コレクタ領域
および高濃度埋め込み層を形成する際に用いる埋め込み
層用のマスクは、エピタキシャル層を積層するごとに埋
め込み層の幅を狭めて形成するため、マスクも１層ごと
に変えていたが、全てのエピタキシャル層に同じマスク
を用いて埋め込み層を形成することもできる。このとき
は、１枚のマスクで済むためより経済的な製造方法であ
る。
および高濃度埋め込み層を形成する際に用いる埋め込み
層用のマスクは、エピタキシャル層を積層するごとに埋
め込み層の幅を狭めて形成するため、マスクも１層ごと
に変えていたが、全てのエピタキシャル層に同じマスク
を用いて埋め込み層を形成することもできる。このとき
は、１枚のマスクで済むためより経済的な製造方法であ
る。
【００５２】
【発明の効果】本発明によれば、半導体集積回路装置に
おいて、低濃度層のコレクタ領域の周囲に高濃度層の埋
め込み層を形成し、高濃度コレクタ導出領域と連結させ
ることで、高濃度層領域を形成しコレクタ抵抗を低減さ
せることができ、コレクタ領域の厚膜化を実現すること
ができ、高耐圧に富んだ半導体集積回路装置が実現でき
る。
おいて、低濃度層のコレクタ領域の周囲に高濃度層の埋
め込み層を形成し、高濃度コレクタ導出領域と連結させ
ることで、高濃度層領域を形成しコレクタ抵抗を低減さ
せることができ、コレクタ領域の厚膜化を実現すること
ができ、高耐圧に富んだ半導体集積回路装置が実現でき
る。
【００５３】また、本発明の半導体集積回路装置の製造
方法によれば、コレクタ領域を形成する工程において、
エピタキシャル層を多層積層することで形成するため、
コレクタ領域の厚層化が実現することができ、高耐圧に
富んだ半導体集積回路装置の製造方法が実現できる。
方法によれば、コレクタ領域を形成する工程において、
エピタキシャル層を多層積層することで形成するため、
コレクタ領域の厚層化が実現することができ、高耐圧に
富んだ半導体集積回路装置の製造方法が実現できる。
【００５４】更に、本発明の半導体集積回路装置の製造
方法によれば、コレクタ領域をエッチングする工程にお
いて、Ｖ溝型にエッチングすることで深部まで精度よく
エッチングすることができ、多結晶シリコンにより確実
に誘電体分離がされることで、互いのトランジスタの影
響を低減することができる半導体集積回路装置の製造方
法が実現できる。
方法によれば、コレクタ領域をエッチングする工程にお
いて、Ｖ溝型にエッチングすることで深部まで精度よく
エッチングすることができ、多結晶シリコンにより確実
に誘電体分離がされることで、互いのトランジスタの影
響を低減することができる半導体集積回路装置の製造方
法が実現できる。
【００５５】更に、本発明の半導体集積回路装置の製造
方法によれば、コレクタ領域の周囲にコレクタ取り出し
領域を形成する工程において、コレクタ領域を形成する
埋め込み層とコレクタ取り出し領域を形成する埋め込み
層とを同じ工程で形成することで、Ｖ溝型にエッチング
することによりコレクタ領域とコレクタ取り出し領域と
を１度に形成することができ、極めて量産性に富んだ半
導体集積回路装置の製造方法が実現できる。
方法によれば、コレクタ領域の周囲にコレクタ取り出し
領域を形成する工程において、コレクタ領域を形成する
埋め込み層とコレクタ取り出し領域を形成する埋め込み
層とを同じ工程で形成することで、Ｖ溝型にエッチング
することによりコレクタ領域とコレクタ取り出し領域と
を１度に形成することができ、極めて量産性に富んだ半
導体集積回路装置の製造方法が実現できる。
【００５６】更に、本発明の半導体集積回路装置の製造
方法によれば、相補型のトランジスタのコレクタ導出領
域の形成する工程において、Ｖ溝型にエッチングするこ
とで高濃度埋め込み層が傾斜をもって形成されるので、
コレクタ導出領域をほとんど拡散せずに、該高濃度埋め
込み層と連結させることができ、また、エミッタ領域と
同工程で形成することができ、極めて量産性に富んだ半
導体集積回路装置の製造方法が実現できる。
方法によれば、相補型のトランジスタのコレクタ導出領
域の形成する工程において、Ｖ溝型にエッチングするこ
とで高濃度埋め込み層が傾斜をもって形成されるので、
コレクタ導出領域をほとんど拡散せずに、該高濃度埋め
込み層と連結させることができ、また、エミッタ領域と
同工程で形成することができ、極めて量産性に富んだ半
導体集積回路装置の製造方法が実現できる。
【図１】本発明の半導体集積回路装置を説明する断面図
である。
である。
【図２】本発明の半導体集積回路装置の製造方法を説明
する断図面である。
する断図面である。
【図３】本発明の半導体集積回路装置の製造方法を説明
する断図面である。
する断図面である。
【図４】本発明の半導体集積回路装置の製造方法を説明
する断図面である。
する断図面である。
【図５】本発明の半導体集積回路装置の製造方法を説明
する断図面である。
する断図面である。
【図６】本発明の半導体集積回路装置の製造方法を説明
する断図面である。
する断図面である。
【図７】本発明の半導体集積回路装置の製造方法を説明
する断図面である。
する断図面である。
【図８】本発明の半導体集積回路装置の製造方法を説明
する断図面である。
する断図面である。
【図９】本発明の半導体集積回路装置の製造方法を説明
する断図面である。
する断図面である。
【図１０】本発明の半導体集積回路装置の製造方法を説
明する断図面である。
明する断図面である。
【図１１】本発明の半導体集積回路装置の製造方法を説
明する断図面である。
明する断図面である。
【図１２】本発明の半導体集積回路装置の誘電体分離型
の相補型トランジスタにおけるコレクタ領域厚と耐圧と
の関係を示す特性図である。
の相補型トランジスタにおけるコレクタ領域厚と耐圧と
の関係を示す特性図である。
【図１３】従来の半導体集積回路装置を説明する断面図
である。
である。
【図１４】従来の半導体集積回路装置の製造方法を説明
する断図面である。
する断図面である。
【図１５】従来の半導体集積回路装置の製造方法を説明
する断図面である。
する断図面である。
【図１６】従来の半導体集積回路装置の製造方法を説明
する断図面である。
する断図面である。
【図１７】従来の半導体集積回路装置の製造方法を説明
する断図面である。
する断図面である。
【図１８】従来の半導体集積回路装置の製造方法を説明
する断図面である。
する断図面である。
【図１９】従来の半導体集積回路装置の製造方法を説明
する断図面である。
する断図面である。
【図２０】従来の半導体集積回路装置の製造方法を説明
する断図面である。
する断図面である。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 27/12 Ｈ０１Ｌ 29/72 21/331 29/73 (72)発明者 大川 重明 大阪府守口市京阪本通２丁目５番５号 三 洋電機株式会社内 (72)発明者 畑 博嗣 大阪府守口市京阪本通２丁目５番５号 三 洋電機株式会社内 (72)発明者 藤沼 近雄 大阪府守口市京阪本通２丁目５番５号 三 洋電機株式会社内 Ｆターム(参考） 5F003 AP06 AZ01 AZ03 BA25 BA27 BC05 BC07 BC08 BC90 BG03 BJ01 BJ03 BP08 BP31 BP93 5F032 AA09 AA35 AA44 AA47 AA77 AA84 BA01 BA06 CA18 DA23 DA33 DA71 DA78 5F082 AA02 BA05 BA06 BA11 BA12 BA21 BA23 BA47 BC04 EA07 EA08 EA22 EA24
Claims (5)
- 【請求項１】 一導電型の半導体基板を準備する工程
と、 前記基板上に複数層の逆導電型のエピタキシャル層を形
成し、前記基板および前記エピタキシャル層に形成した
一導電型および逆導電型の埋め込み層を拡散して連結
し、第１および第２の島領域および該第１および第２の
島領域の周囲に高濃度不純物拡散層からなる第１および
第２の埋め込み層を形成する工程と、 前記第１および第２の島領域の両端部を前記第１および
第２の埋め込み層を残しＶ溝型にエッチングする工程
と、 前記第１および第２の埋め込み層の表面に酸化膜を形成
し、該酸化膜上に多結晶半導体層を形成する工程と、 前記多結晶半導体層上に酸化膜を形成し、該酸化膜を介
して支持基板を貼り合わせる工程と、 前記支持基板を底面とし前記半導体基板を前記第１およ
び第２の島領域が露出するまで研磨する工程とを有する
ことを特徴とする半導体集積回路装置の製造方法。 - 【請求項２】 高濃度不純物拡散層からなる前記第１お
よび第２の埋め込み層は、前記Ｖ溝型エッチングの傾斜
ラインに沿って形成されることを特徴とする半導体集積
回路装置の製造方法。 - 【請求項３】 前記第１および第２の島領域と前記第１
および第２の埋め込み層とを同じ工程で形成することを
特徴とする請求項１記載の半導体集積回路装置の製造方
法。 - 【請求項４】 前記第１および第２の島領域の最上部を
形成する埋め込み層は、高濃度不純物拡散層からなるこ
とを特徴とする請求項１記載の半導体集積回路装置の製
造方法。 - 【請求項５】 露出した前記第１の島領域および第２の
島領域に導電タイプの異なるトランジスタを形成するこ
とを特徴とする請求項１記載の半導体集積回路装置の製
造方法。
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