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Die
vorliegende Erfindung betrifft eine integrierte Halbleiterschaltung
und ein Verfahren zur Herstellung derselben, welche durch Vorsehen
eines verdickten Kollektorbereichs eine hohe Spannungsfestigkeit
in einem dielektrisch isolierten, komplementären bipolaren Transistor realisieren.
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In
den letzten Jahren wurden eine hohe Spannungsfestigkeit und eine
hochgradige Integration von Transistoren, die in einem Audioverstärker, einem
Anzeigetreiber usw. verwendet werden, gefordert. Ein hoher Grad
an Integration und eine hohe Geschwindigkeit einer integrierten
Schaltung mit einer hohen Spannungsfestigkeit (oder Hochspannung)
wird vorzugsweise durch die dielektrische Isolationstechnik realisiert,
um zu verhindern, dass ein parasitärer Transistor gebildet wird
und eine Chipgröße aufgrund
der Bauteilisolierung vergrößert wird.
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13 zeigt
eine Schnittansicht einer herkömmlichen
typischen integrierten Halbleiterschaltung (z. B. japanische Patentveröffentlichung
Nr. 11-354535). Bezugnehmend auf 14 bis 20 wird
nun ein Verfahren zum Herstellen der in 13 gezeigten
integrierten Halbleiterschaltung erläutert.
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14 zeigt
einen Bereich, in dem ein vertikaler Hochspannungs-NPN-Transistor
ausgebildet werden soll, und einen weiteren Bereich, in dem ein vertikaler
Hochspannungs-PNP-Transistor
ausgebildet werden soll. Zuerst wird eine verdeckte bzw. eingebettete
Oxidschicht 2 mit einer Dicke von ca. 2 μm auf der
Oberfläche
eines N-Typ-Substrats 3 aus Si durch thermische Oxidation
ausgebildet. Das N-Typ-Substrat wird bei Raumtemperatur durch die eingebettete
Oxidschicht 2 an einem Stützsubstrat 1 gebondet.
Das N-Typ-Substrat 3 verändert sich durch den nachfolgenden
Schritt zu einer N+-Typ-Einbettungsschicht 4 und einer
P+-Typ-Einbettungsschicht 5, welche
aktive Schichten sind. Das N-Typ-Substrat 3 kann ein Siliziumsubstrat
mit z. B. einem Leitungswiderstand von ca. 10 Ω·cm sein. Danach wird das
Substrat 3 in einer Sauerstoffatmosphäre z. B. für ca. 2 Stunden bei 1000 °C getempert, um
die Verbindungsfestigkeit zwischen der eingebetteten Oxidschicht 2 und
dem Stützsubstrat 1 zu
erhöhen.
Weiterhin wird die Dicke des N-Typ-Substrats 3 z. B. durch
mechanisches Polieren oder chemisch-mechanisches Polieren (CMP)
auf eine vorgeschriebene Dicke, z. B. 2 μm, verringert.
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Als
nächstes
wird eine Ionenimplantation durchgeführt, um eine N+-Einbettungsschicht 4 zu
bilden. Insbesondere werden durch bekannte Photolithographie, die
als eine Maske ein Photoresist (nicht gezeigt) mit einer Öffnung an
einem NPN-Transistorabschnitt
verwendet, N-Typ-Fremdatome aus z. B. Arsen (As) bei einer Beschleunigungsspannung
von 50 keV und einer Dosis von 3 × 1015/cm2 ionenimplantiert. Danach wird das Photoresist
entfernt. Eine weitere Ionenimplantation wird durchgeführt, um
eine P+-Typ-Einbettungsschicht 5 zu
bilden. Insbesondere werden durch bekannte Photolithographie, die
als eine Maske ein Photoresist (nicht gezeigt) mit einer Öffnung an
einem PNP-Transistorabschnitt verwendet, P-Typ-Fremdatome aus z.
B. Bor (B) bei einer Beschleunigungsspannung von 50 keV und einer
Dosis von 3 × 1015/cm2 ionenimplantiert.
Danach wird das Photoresist entfernt.
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Nachfolgend
wird das Substrat in einer Wasserdampfatmosphäre z. B. für ca. eine Stunde bei 1100 °C getempert,
so dass das im vorherigen Schritt in den NPN-Transistorabschnitt
eingebrachte Arsen und das in den PNP-Transistorabschnitt eingebrachte
Bor jeweils thermisch diffundiert werden, wodurch die N+-Typ-Einbettungsschicht 4 und
die P+-Typ- Einbettungsschicht 5 gebildet
werden. In diesem Temperschritt wird eine Oxidschicht (nicht gezeigt)
auf der Oberfläche
der aktiven Schicht ausgebildet. Somit wird diese Oxidschicht durch
leichtes Ätzen
unter Verwendung z. B. einer Hydrofluorsäurelösung entfernt, was zu einem
Aufbau führt,
wie er in 14 gezeigt ist.
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Als
nächstes
wird, wie in 15 gezeigt, eine N-Typ-Epitaxieschicht 6 mit
einem Leitungswiderstand von ca. 10 Ω·cm und einer Schichtdicke
von 15 μm
auf die N+-Typ-Einbettungsschicht 4 und die P+-Typ-Einbettungsschicht 5, welche
die aktiven Schichten sind, aufgebracht. Der NPN-Transistorabschnitt der N-Typ-Epitaxieschicht 6 stellt
einen N-Typ-Kollektorbereich 7 dar, während der PNP-Transistorabschnitt
der N-Typ-Epitaxieschicht 6 sich durch den nachfolgenden
Schritt zu einem P-Typ-Kollektorbereich 8 verändert. Insbesondere wird
eine Oxidschicht 9 mit einer Dicke von 50 nm durch thermische
Oxidation ausgebildet. Durch bekannte Photolithographie, die als
eine Maske ein Photoresist mit einer Öffnung an einem PNP-Transistorabschnitt
verwendet, werden P-Typ-Fremdatome aus z. B. Bor (B) bei einer Beschleunigungsspannung von
300 keV und einer Dosis von 8 × 1012/cm2 ionenimplantiert.
Das Substrat wird in einer Edelgasatmosphäre für z. B. 7 (sieben) Stunden
bei 1200 °C
getempert, um den P-Typ-Kollektorbereich 8 des PNP-Transistors
auszubilden, was zu einem Aufbau führt, wie er in 15 gezeigt
ist.
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Durch
bekannte Photolithographie, die als eine Maske ein Photoresist mit
einer Öffnung
auf einem Basisbereich des NPN-Transistors
verwendet, werden P-Typ-Fremdatome aus z. B. Bor (B) bei einer Beschleunigungsspannung
von 40 keV und einer Dosis von 1 × 1014/cm2 ionenimplantiert. Nachdem das Photoresist
entfernt wurde, werden durch bekannte Photolithographie, die als
eine Maske ein Photoresist mit einer Öffnung auf einem Basisbereich des
PNP-Transistors verwendet, N-Typ-Fremdatome aus z. B. Phosphor (P)
bei einer Beschleunigungsspannung von 60 keV und einer Dosis von
1 × 1014/cm2 ionenimplantiert.
Nachdem das Photoresist entfernt wurde, wird das Substrat in einer
Edelgasatmosphäre
für z.
B. 30 Minuten bei 900 °C
getempert. Dadurch werden die Fremdatome thermisch diffundiert,
um einen P-Typ-Basisbereich 10 des NPN-Transistors bzw.
einen N-Typ-Basisbereich 11 des
NPN-Transistors zu bilden.
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Als
nächstes
werden durch bekannte Photolithographie, die als eine Maske ein
Photoresist mit Öffnungen
auf einem N-Typ-Emitterbereich
und einem N-Typ-Kollektorkontakt des NPN-Transistors verwendet, N-Typ-Fremdatome
aus z. B. Arsen (As) bei einer Beschleunigungsspannung von 110 keV und
einer Dosis von 5 × 1015/cm2 ionenimplantiert. Danach
wird das Photoresist entfernt. Nachfolgend werden durch bekannte
Photolithographie, die als eine Maske ein Photoresist mit Öffnungen
auf einem P-Typ-Emitterbereich
und einem P-Typ-Kollektorkontakt des PNP-Transistors verwendet, P-Typ-Fremdatome
aus z. B. Bor (B) bei einer Beschleunigungsspannung von 40 keV und
einer Dosis von 3 × 1015/cm2 ionenimplantiert.
Nachdem das Photoresist entfernt wurde, wird das Substrat in einer
Edelgasatmosphäre
für z.
B. 30 Minuten bei 1000 °C
getempert. Dadurch werden die Fremdatome thermisch diffundiert,
um einen N+-Typ-Emitterbereich 12 und einen
N+-Typ-Kollektorkontakt 13 des
NPN-Transistors bzw.
einen P+-Typ-Emitterbereich 14 und
einen P+-Typ-Kollektorkontakt 15 des
PNP-Transistors zu bilden. Somit entsteht der in 16 gezeigte
Aufbau.
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Danach
werden die Oxidschicht 9, die N-Typ-Kollektorschicht und
die N+-Typ-Einbettungsschicht 4 des
NPN-Transistorabschnitts
geätzt,
um die eingebettete Oxidschicht 2 zu erreichen, wodurch ein
Graben 16 für
die Bauteilisolierung ausgebildet wird. Gleichzeitig werden die
Oxidschicht 9, die P-Typ-Kollektorschicht 8 und
die P-Typ-Einbettungsschicht 5 des PNP-Transistorabschnitts
geätzt,
um die eingebettete Oxidschicht 2 zu erreichen, wodurch ein
Graben 16 zur Bauteilisolierung ausgebildet wird. Die Gräben 16 werden
so gebildet, dass die Seiten der Kollektorkontakte 13 und 15 jeweils
innerhalb der Gräben 16 freigelegt
sind. Somit entsteht der in 17 gezeigte
Aufbau.
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Als
nächstes
wird z. B. durch thermische Oxidation eine Oxidschicht 17 mit
einer Dicke von ca. 500 nm auf der Innenwand des Grabens 16 ausgebildet.
Weiterhin wird die Oxidschicht 17, die auf den Kollektorkontakten 13 und 15 des
NPN-Transistors und des PNP-Transistors anliegt, durch Ätzen entfernt.
Somit entsteht der in 18 gezeigte Aufbau. Durch z.
B. chemische Dampfabscheidung (CVD) wird Poly-Si 18 abgeschieden,
um innerhalb des Grabens 16 mit der Oxidschicht 17 eingebracht
zu werden. Danach wird das Poly-Si 18, das übergelaufen ist,
durch reaktives Ionenätzen
(RIE) zurückgeätzt, um
die Substratoberfläche
einzuebnen. Somit ergibt sich der in 19 gezeigte
Aufbau.
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N-Typ-Fremdatome
werden in das Poly-Si 18, das in dem Graben 16,
der auf dem N+-Typ-Kollektorkontakt 13 des NPN-Transistors
anliegt, eingebracht ist, eingeleitet. Insbesondere werden durch bekannte
Photolithographie, die als eine Maske ein Photoresist mit einer Öffnung an
dem Graben verwendet, N-Typ-Fremdatome
aus z. B. Phosphor (P) bei einer Beschleunigungsspannung von 180
keV und einer Dosis von 5 × 1015/cm2 ionenimplantiert. Weiterhin
werden P-Typ-Fremdatome in das Poly-Si 18, das in dem Graben 16,
der auf dem P+-Typ-Kollektorkontakt 15 des PNP-Transistors
anliegt, eingebracht ist, eingeleitet. Insbesondere werden durch bekannte
Photolithographie, die als eine Maske ein Photoresist mit einer Öffnung an
dem Graben verwendet, P-Typ-Fremdatome aus z. B. Bor (B) bei einer
Beschleunigungsspannung von 180 keV und einer Dosis von 5 × 1015/cm2 ionenimplantiert.
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Nachfolgend
wird das Substrat in einer Edelgasatmosphäre für z. B. 30 Minuten bei 1000 °C getempert.
Dadurch wird der Phosphor (P) thermisch aus dem Graben des NPN-Transistors
diffundiert, wodurch eine N+-Typ-Diffusionsschicht 18n gebildet wird,
welche die N+-Typ-Einbettungsschicht 4 und den
N+-Typ-Kollektorkontakt 13 verbindet.
Gleichzeitig wird Bor (B) thermisch aus dem Graben des PNP-Transistors
diffundiert, wodurch eine P+-Typ-Diffusionsschicht 18p gebildet
wird, welche die P+-Typ-Einbettungsschicht 5 und
den P+-Typ-Kollektorkontakt 15 verbindet.
Da die Diffusionsgeschwindigkeit der Fremdatome in Poly-Si mehrere zehn
Mal so hoch ist, wie die in Monokristall-Si, werden die Fremdatome
insbesondere in kurzer Zeit vom Poly-Si innerhalb des Grabens in
das Monokristall-Si (Epitaxieschicht) des Kollektorbereichs diffundiert. Die
Fremdatome, die sich in den Kollektorbereich bewegt haben, werden
mit der gleichen Geschwindigkeit wie die im Monokristall-Si diffundiert
und sammeln sich in einer Schicht an der Schnittstelle zwischen
dem Graben und dem Kollektorbereich, wodurch eine N+-Typ-Diffusionsschicht 18n und
eine P+-Typ-Diffusionsschicht 18p (Kollektorwände) gebildet
werden. Somit ergibt sich der in 20 gezeigte Aufbau.
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Als
nächstes
wird durch z. B. CVD eine Oxidschicht 19 auf der gesamten
Oberfläche
des Substrats abgeschieden. Ferner wird Photoresist auf der gesamten
Oberfläche
abgeschieden, und durch bekannte Photolithographie werden Öffnungen
an den Positionen hergestellt, an denen Elektroden ausgebildet werden
sollen. Unter Verwendung des Photoresists als eine Maske werden
durch z. B. RIE die Öffnungen
in der Oxidschicht 19 und deren Bereichen, an denen die
Elektroden ausgebildet werden sollen, hergestellt. Durch z. B. Sputtern
wird Aluminium (Al) 20 auf der gesamten Oberfläche der Oxidschicht 19 abgeschieden,
wobei sich die Öffnungen
an den Bereichen befinden, an denen die Elektroden ausgebildet werden
sollen.
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Danach
wird Photoresist auf der gesamten Oberfläche abgeschieden, und durch
bekannte Photolithographie wird das Photoresist an den anderen Bereichen
als den Bereichen, an denen die Elektroden ausgebildet werden sollen,
entfernt. Unter Verwendung des verbleibenden Photoresists als eine Maske
wird z. B. durch RIE das Aluminium 20 gemustert. Durch
Entfernen des Photoresists nach der Ausbildung der Elektroden ergibt
sich die Halbleitervorrichtung, deren Schnittansicht in 13 gezeigt ist.
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In
der Halbleitervorrichtung mit dem oben beschriebenen Aufbau sind
der NPN-Transistor und der PNP-Transistor, die angrenzend aneinander
liegen, durch die dielektrische Isolierungstechnik elektrisch isoliert.
Somit wird der Integrationsgrad verbessert und die parasitäre Kapazität des PN-Übergangs
in jedem Transistor kann verringert werden. Dies trägt zum Hochgeschwindigkeitsbetrieb
der Vorrichtung bei. Ferner wird in der Halbleitervorrichtung mit
dem oben beschriebenen Aufbau die Basis-Kollektorspannungsfestigkeit
sichergestellt, indem die Fremdatomkonzentration in dem Kollektorbereich 7, 8 verringert
wird. Jedoch erhöht
die Verringerung der Fremdatomkonzentration in den gesamten Kollektorbereichen 7, 8 den
Reihenwiderstand des Kollektors, wodurch sich dessen Kennlinie verschlechtert.
Um eine solche Unannehmlichkeit zu vermeiden, werden unter den leichtdotierten
Kollektorbereichen 7 und 8 die Kollektorwände (N+-Diffusionsschicht 18n, P+-Diffusionsschicht 18p)
ausgebildet, welche jeweils die hochdotierten Einbettungsschichten 4, 5 und
die Kollektorkontakte 13, 15 verbinden. Auf diese
Weise kann die hohe Spannungsfestigkeit des bipolaren Transistors
realisiert werden, während
der Hochgeschwindigkeitsbetrieb, der ein Vorteil des bipolaren Transistors
ist, genutzt wird.
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In
der herkömmlichen
integrierten Halbleiterschaltung müssen die leichtdotierten Kollektorbereiche 7 und 8,
d.h. die N-Typ- Epitaxieschicht 6,
dick ausgebildet sein, um eine hohe Spannungsfestigkeit zu realisieren.
In diesem Fall ist eine Wärmebehandlung
für einen
langen Zeitraum bei einer hohen Temperatur erforderlich, um Fremdatome
aus der Oberfläche
der N-Typ-Epitaxieschicht 6 zu diffundieren, so dass die
Herstellung der dicken Schicht der Kollektorbereiche eine Einschränkung bei
der Verarbeitung aufweist. Deshalb weist die Schichtdicke der Kollektorbereiche,
die auf einer einzelnen Epitaxieschicht ausgebildet sind, eine Beschränkung auf,
um die hohe Spannungsfestigkeit zu realisieren. Dementsprechend
konnte die herkömmliche
integrierte Halbleiterschaltung eine notwendige Spannungsfestigkeit nicht
bereitstellen.
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Beim
herkömmlichen
Verfahren zur Herstellung einer integrierten Halbleiterschaltung
wurde zur Realisierung eines dielektrisch isolierten komplementären Transistorpaars,
bestehend aus einem NPN-Transistor und einem vertikalen PNP-Transistor, die angrenzend
aneinander auf einem einzelnen Chip ausgebildet sind, ein Graben
genutzt, um beide Transistoren voneinander zu trennen. Jedoch wies der
Graben eine Einschränkung
in der Tiefe und eine Mangelhaftigkeit bei einer Ätzgenauigkeit
auf. Deshalb hatte das herkömmliche
Verfahren ein Problem, dass das Ätzen
für die
Bauteilisolierung, begleitet von der dicken Schicht der Epitaxieschicht
zum Realisieren der hohen Spannungsfestigkeit, schwierig ist.
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Wenn
die leichtdotierten Kollektorbereiche 7 und 8,
d.h. die N-Typ-Epitaxieschicht 6, dick gestaltet sind,
um die hohe Spannungsfestigkeit zu realisieren, muss der leichtdotierte
Kollektorbereich 8 des vertikalen PNP-Transistors in einer
solchen Weise ausgebildet sein, dass die ionenimplantierten Fremdatome über einen
langen Zeitraum bei einer hohen Temperatur wärmbehandelt werden. Deshalb
weist die Ausbildung der dicken Schicht der N-Typ-Epitaxieschicht
eine Einschränkung
bei der Verarbeitung auf und erhöht
die Herstellungskosten. Ferner führt die
Ionenimplantation bei einer hohen Beschleunigungsspannung und einer
hohen Dosis zum Zwecke der Vergrößerung der
Tiefe der Fremdatomdiffusion in nachteiliger Weise zu einem deutlichen
Kristalldefekt des Si-Substrats.
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Die
US 4 146 905 offenbart eine
Halbleitervorrichtung mit zwei ebenen, komplementären Transistorstrukturen.
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Die
EP 0 213 299 offenbart eine
Halbleitervorrichtung mit einem Bauteilisolationsbereich.
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Die
JP 56131942 offenbart einen
Bauteilisolationsbereich und aktive Bereiche mit einer Vielzahl von
Epi-Schichten und Diffusionsschichten.
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Die
Erfindung wird im Hinblick auf das oben erwähnte, herkömmliche Problem ausgeführt. Gemäß der Erfindung
wird ein Verfahren zur Herstellung einer integrierten Halbleiterschaltung
bereitgestellt, umfassend:
Herstellen eines Halbleitersubstrats
mit einem Leitfähigkeitstyp;
Vorsehen
einer Vielzahl von Epitaxieschichten mit entgegengesetzten Leitfähigkeitstypen
auf dem Substrat, Ausbilden von ersten Inselbereichen, in denen eine
Vielzahl von diffundierten Schichten eines Leitfähigkeitstyps miteinander verbunden
sind und die diffundierten Schichten, die hochdotierte Fremdatome
des einen Leitfähigkeitstyps
aufweisen, um die diffunderten Schichten, die niedrig dotierte Fremdatome
des einen Leitfähigkeitstyps
aufweisen, vorgesehen sind; und Ausbilden von zweiten Inselbereichen, in
denen eine Vielzahl von diffundierten Schichten des entgegengesetzten
Leitfähigkeitstyps
miteinander verbunden sind und die diffundierten Schichten, die
hochdotierte Fremdatome des entgegengesetzten Leitfähigkeitstyps
aufweisen, um die diffundierten Schichten, die niedrig dotierte
Fremdatome des entgegengesetzten Leitfähigkeitstyps aufweisen, vorgesehen
sind, in dem Substrat und den Epitaxieschichten; und
Ätzen von
einer Oberflächenseite
der Epitaxieschichten, um so eine V-Nut um die ersten Inselbereiche und
die zweiten Inselbereiche auszubilden;
Vorsehen eines ersten
Oxids auf einer Oberfläche der
ersten und zweiten Inselbereiche, die durch die V-Nut freigelegt
sind;
Vorsehen einer Polykristall-Halbleiterschicht über der ersten
Oxidschicht, um die V-Nut zu füllen;
Ausbilden
einer zweiten Oxidschicht auf der Polykristall-Halbleiterschicht und Bonden eines Stützsubstrats
durch die zweite Oxidschicht; und
Polieren des Halbleitersubstrats,
wobei das Stützsubstrat
unten liegt, bis die ersten und zweiten Inselbereiche freigelegt
sind.
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Bei
dem Verfahren zur Herstellung der integrierten Halbleiterschaltung
gemäß der Erfindung
ist dieses dadurch gekennzeichnet, dass der Vorgang zum Ätzen der
ersten und zweiten Inselbereiche in geeigneter Weise ein Vorgang
zum Ätzen
in der V-Nut ist, um die Grenzfläche
zwischen der Einbettungsschicht, die aus einer diffundierten Schicht
mit einer niedrigen Konzentration an Fremdatomen, welche die ersten
und zweiten Inselbereiche bildet, besteht, und der Epitaxieschicht
vollständig
zu entfernen, um den Bodenbereich der ersten und zweiten Inselbereiche,
die in der Schicht dick ausgeformt sind, vollständig zu ätzen und um dielektrisch isolierte,
komplementäre
bipolare Transistoren zu realisieren.
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Bei
dem Verfahren zur Herstellung der integrierten Halbleiterschaltung
gemäß der Erfindung wird
die verdeckte bzw. eingebettete Schicht, umfassend eine diffundierte
Schicht mit einer hohen Konzentration an Fremdatomen, die am Umfang des
Kollektorbereichs ausgebildet ist, in geeigneter Weise zur gleichen
Zeit ausgebildet wie die verdeckte bzw. eingebettete Schicht, welche
den Kollektorbereich bildet, und entlang der geneigten Linien des V-Nut-Ätzens. Somit
wird auch die eingebettete Schicht mit hoher Konzentration zur gleichen
Zeit ausgebildet, durch den Vorgang des V-Nut-Ätzens der isolierenden Bauteile
zwischen den ersten und zweiten Inselbereichen, um so den Herstellungsvorgang
der integrierten Halbleiterschaltung zu verkürzen.
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Bei
dem Verfahren zur Herstellung der integrierten Halbleiterschaltung
gemäß der Erfindung kann
die Erzeugung eines Kristallfehlers im Substrat deutlich verringert
werden, im Vergleich zu einer Ausbildung eines Kollektors durch
Ausführen
der Diffusionsschicht-Ioneninjektion auf der Oberfläche des Substrats,
da die Ioneninjektion auf der Oberfläche der Epitaxieschicht ausgeführt wird.
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Die
Erfindung wird weiter beispielhaft unter Bezugnahme auf die beigefügten Zeichnungen
beschrieben, in denen:
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1 eine
Schnittansicht zur Erläuterung der
integrierten Halbleiterschaltung gemäß der Erfindung ist;
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2 eine
Schnittansicht zur Erläuterung
eines Verfahrens zur Herstellung der integrierten Halbleiterschaltung
gemäß der Erfindung
ist;
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3 eine
Schnittansicht zur Erläuterung
eines Verfahrens zur Herstellung der integrierten Halbleiterschaltung
gemäß der Erfindung
ist;
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4 eine
Schnittansicht zur Erläuterung
eines Verfahrens zur Herstellung der integrierten Halbleiterschaltung
gemäß der Erfindung
ist;
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5 eine
Schnittansicht zur Erläuterung
eines Verfahrens zur Herstellung der integrierten Halbleiterschaltung
gemäß der Erfindung
ist;
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6 eine
Schnittansicht zur Erläuterung
eines Verfahrens zur Herstellung der integrierten Halbleiterschaltung
gemäß der Erfindung
ist;
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7 eine
Schnittansicht zur Erläuterung
eines Verfahrens zur Herstellung der integrierten Halbleiterschaltung
gemäß der Erfindung
ist;
-
8 eine
Schnittansicht zur Erläuterung
eines Verfahrens zur Herstellung der integrierten Halbleiterschaltung
gemäß der Erfindung
ist;
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9 eine
Schnittansicht zur Erläuterung
eines Verfahrens zur Herstellung der integrierten Halbleiterschaltung
gemäß der Erfindung
ist;
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10 eine
Schnittansicht zur Erläuterung eines
Verfahrens zur Herstellung der integrierten Halbleiterschaltung
gemäß der Erfindung
ist;
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11 eine
Schnittansicht zur Erläuterung eines
Verfahrens zur Herstellung der integrierten Halbleiterschaltung
gemäß der Erfindung
ist;
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12 eine
Kurve ist, die das Verhältnis
zwischen der Schichtdicke und der Spannungsfestigkeit in komplementären Transistoren,
die in der integrierten Halbleiterschaltung gemäß der Erfindung dielektrisch
isoliert sind, und dem Spannungswiderstand zeigt;
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13 eine
Schnittansicht zur Erläuterung der
herkömmlichen
integrierten Halbleiterschaltung ist;
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14 eine
Schnittansicht zur Erläuterung eines
Verfahrens zur Herstellung der herkömmlichen integrierten Halbleiterschaltung
ist;
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15 eine
Schnittansicht zur Erläuterung eines
Verfahrens zur Herstellung der herkömmlichen integrierten Halbleiterschaltung
ist;
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16 eine
Schnittansicht zur Erläuterung eines
Verfahrens zur Herstellung der herkömmlichen integrierten Halbleiterschaltung
ist;
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17 eine
Schnittansicht zur Erläuterung eines
Verfahrens zur Herstellung der herkömmlichen integrierten Halbleiterschaltung
ist;
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18 eine
Schnittansicht zur Erläuterung eines
Verfahrens zur Herstellung der herkömmlichen integrierten Halbleiterschaltung
ist;
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19 eine
Schnittansicht zur Erläuterung eines
Verfahrens zur Herstellung der herkömmlichen integrierten Halbleiterschaltung
ist; und
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20 eine
Schnittansicht zur Erläuterung eines
Verfahrens zur Herstellung der herkömmlichen integrierten Halbleiterschaltung
ist.
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Eine
integrierte Halbleiterschaltung und ein Verfahren zur Herstellung
derselben gemäß der Erfindung
wird nachfolgend genauer unter Bezugnahme auf die Zeichnungen beschrieben.
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1 ist
eine Schnittansicht eines ersten Ausführungsbeispiels eines ICs gemäß dieser
Erfindung, bei dem ein Hochspannungs-NPN-Transistor 21 und
ein vertikaler Hochspannungs-PNP-Transistor 22 durch Poly-Si 59 als
dielektrisch isolierte, komplementäre bipolare Transitoren ausgebildet
sind.
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In
der integrierten Halbleiterschaltung gemäß dieser Erfindung wird Poly-Si 59 auf
einem Stützsubstrat 61,
das mit einer Siliziumoxidschicht 60 bedeckt ist, ausgebildet.
Das Stützsubstrat 61 ist über die
Siliziumoxidschicht 60 durch Wärmebehandlung für ca. zwei
Stunden bei 1100°C–1200°C am Poly-Si 59 gebondet.
Die dielektrisch isolierten, komplementären bipolaren Transistoren
werden durch das Poly-Si 59 gebildet.
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Im
Hochspannungs-NPN-Transistor 21 werden eine Siliziumoxidschicht 58 und
eine N+-Typ-Einbettungsschicht 55 ausgebildet,
um einen Kollektor 54 zu umgeben. Der Kollektorbereich 54 umfasst
einen N+-Typ-Diffusionsbereich 64,
der als Kollektorentnahmebereich dient, einen P-Typ-Diffusionsbereich 62,
der als ein Basisbereich dient, und eine N+-Typ-Diffusionsschicht 66,
die als ein Emitterbereich dient. In diesem Fall bildet der Kollektorentnahmebereich 64,
der mit dem N+-Typ-Einbettungsbereich 55 verbunden
ist, eine hochdotierte N+-Schicht, wodurch
ein Aufbau mit einem verringerten Kollektorwiderstand des Hochspannungs-NPN-Transistors 21 realisiert
wird.
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Im
vertikalen Hochspannungs-PNP-Transistor 22 werden eine
Siliziumoxidschicht 58 und eine P+-Typ-Einbettungsschicht 57 ausgebildet,
um einen Kollektorbereich 56 zu umgeben. Der Kollektorbereich 56 umfasst
einen P+-Typ-Bereich 65, der als
ein Kollektorentnahmebereich dient, einen N+-Typ-Wannenbereich 63,
der als ein Basisbereich dient, und einen P+-Typ- Diffusionsbereich 67,
der als ein Emitterbereich dient. In diesem Fall bildet der Kollektorentnahmebereich 65,
der mit dem P+-Typ-Einbettungsbereich 57 verbunden
ist, eine hochdotierte P+-Schicht, wodurch
ein Aufbau mit einem verringerten Kollektorwiderstand des Hochspannungs-PNP-Transistors 22 realisiert
wird.
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Wenn
auch nicht gezeigt, werden, wenn diese Transistoren einstückig mit
anderen Peripherieschaltungen in einer monolithischen Schaltung ausgebildet
sind, Elektrodenverkabelungen aus Al, eine Zwischenschicht-Isolierschicht aus
Polyimid-Isolierschicht und eine Polyimid-Mantelbeschichtung usw. auf diesen Bauteilen
ausgebildet.
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In
der integrierten Halbleiterschaltung sind die Einbettungsschichten 55 und 57 vom
N+-Typ und P+-Typ,
die jeweils auf dem Umfang des N--Typ- und P--Typ-Kollektorbereichs 54 bzw. 56 ausgebildet sind,
jeweils mit den Kollektorentnahmebereichen 64 bzw. 65 verbunden.
Dies erzeugt die hochdotierten N+-Typ- und
P+-Typ-Schichten, um den Kollektorwiderstand
zu verringern, so dass die Kollektorbereiche 54 und 56 dick
ausgestaltet sein können.
Somit können
die komplementären
bipolaren Hochspannungstransistoren ausgebildet werden.
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13 zeigt
genauer ein Verhältnis
zwischen einer Kollektorbereich-Schichtdicke und einer Spannungsfestigkeit
in den dielektrisch isolierten, komplementären Transistoren in der integrierten Halbleiterschaltung
gemäß dieser
Erfindung. Wie aus der Kennlinie der 13 verständlich wird,
kann bei der Schichtdicke des Kollektorbereichs von 90 μm die Kollektor-Emitter-Spannungsfestigkeit
von 300V erhalten werden, so dass die komplementären bipolaren Hochspannungstransistoren
ausgebildet werden können.
Um die Kollektor-Emitter-Spannung Vceo von
250V oder höher
zu erhalten, ist die Schichtdicke von ca. 60 μm oder größer erforderlich. Diese Schichtdicke übersteigt
die Beschränkung
beim Herstellungsverfahren unter Verwendung eines Grabens bei weitem.
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In
der integrierten Halbleiterschaltung gemäß dieser Erfindung werden,
wie oben beschrieben, der NPN-Transistor 21 und der PNP-Transistor 22 durch
das Poly-Si 59 sicher dielektrisch isoliert. Aus diesem
Grund kann ein Einfluss der Transistoren 21 und 22 aufeinander
und die Erzeugung des parasitären
Transistors unterdrückt
werden, so dass die integrierte Halbleiterschaltung besser für einen Hochfrequenzbetrieb
geeignet ist.
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Ferner
weist ein P-Typ-Monokristall-Si-Substrat 23 mit einer Kristallachse
von (100) einen Leitungswiderstand von mindestens 50 Ω·cm auf.
Eine Epitaxieschicht wird auf das Substrat 23 gestapelt, um
einen Bereich zu bilden, in dem Transistoren ausgebildet werden
sollen. In dieser Erfindung werden mehrere Epitaxieschichten gestapelt.
In diesem Fall wird das Substrat 23 eine lange Zeit einer
hohen Temperatur ausgesetzt. Wenn zum Beispiel vier Epitaxieschichten
gestapelt werden, wird das Substrat für 24 Stunden bei ca. 1000–1400°C gelagert.
Im Hinblick darauf wird, wie oben beschrieben, das Substrat mit
niedrigem Leitungswiderstand verwendet, und das Kriechen vom Substrat 23 kann
unterdrückt
werden. Dementsprechend kann die Epitaxieschicht, die als Kollektorbereiche 54 und 56 genutzt
wird, dick ausgestaltet sein, so dass ein Hochspannungstransistor
realisiert werden kann.
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Bezugnehmend
auf 2 bis 11 wird nun das Verfahren zur
Herstellung der integrierten Halbleiterschaltung, die in 1 gezeigt
ist, erläutert.
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Als
erstes wird, wie in 2 gezeigt, ein P-Typ-Monokristall-Siliziumsubstrat 23 mit
einer Dicke von ca. 650 μm
vorbereitet, und eine Oxidschicht wird durch thermische Oxidation
der Oberfläche
des Substrats 23 ausgebildet, so dass eine Auswahlmaske
durch Photoätzen
der Oxidschicht hergestellt wird. Phosphor (P), der eine erste N--Einbettungsschicht 24 und erste
N+-Einbettungsschichten 25 und 26 bildet,
und Bor (B), das eine erste P--Einbettungsschicht 27 und
erste P+-Einbettungsschichten 28 und 29 bildet,
werden ionenimplantiert und in der Oberfläche des Substrats 23 diffundiert.
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Als
nächstes
wird, wie in 3 gezeigt, nachdem die gesamte
Oxidschicht, die als die Auswahlmaske verwendet wurde, entfernt
wurde, das Substrat 23 auf einem Suszeptor einer Epitaxieaufwachsvorrichtung
angeordnet, und eine erste N- oder N--Epitaxieschicht 30 wächst auf
18 bis 22 μm
durch Aufbringen einer hohen Temperatur von 1140°C auf das Substrat und Einleiten
von SiH2Cl2-Gas
und H2-Gas in das Reaktionsrohr. Eine Oxidschicht
wird durch thermische Oxidation der Oberfläche der ersten Epitaxieschicht 30 ausgebildet,
jede Auswahlmaske wird durch Photoätzen der Oxidschicht gebildet.
Phosphor (P), der eine zweite N--Einbettungsschicht 31 und
zweite N+-Einbettungsschichten 32 und 33 bildet,
und Bor (B), das eine zweite P--Einbettungsschicht 34 und
zweite P+-Einbettungsschichten 35 und 36 bildet,
werden ionenimplantiert und in der Oberfläche der ersten Epitaxieschicht 30 diffundiert.
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Wie
in 4 gezeigt, wird als nächstes, nachdem die gesamte
Oxidschicht, die als die Auswahlmaske verwendet wurde, entfernt
wurde, das Substrat 23 auf einem Suszeptor einer Epitaxieaufwachsvorrichtung
angeordnet, und eine erste N- oder N--Epitaxieschicht 37 wächst auf
18 bis 22 μm
durch Aufbringen einer hohen Temperatur von 1140°C auf das Substrat und Einleiten
von SiH2Cl2-Gas
und H2-Gas in das Reaktionsrohr. Eine Oxidschicht
wird durch thermische Oxidation der Oberfläche der zweiten Epitaxieschicht 37 ausgebildet,
jede Auswahlmaske wird durch Photoätzen der Oxidschicht gebildet.
Phosphor (P), der eine dritte N--Einbettungsschicht 38 und
dritte N+-Einbettungsschichten 39 und 40 bildet,
und Bor (B), das eine dritte P--Einbettungsschicht 41 und
zweite P+-Einbettungsschichten 42 und 43 bildet,
werden ionenimplantiert und in der Oberfläche der zweiten Epitaxieschicht 37 diffundiert.
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Zu
diesem Zeitpunkt werden gleichzeitig die ersten und zweiten N--Einbettungsschichten 24 und 31,
die ersten und zweiten N+-Einbettungsschichten 25, 26, 32 und 33,
die ersten und zweiten P--Einbettungsschichten 27 und 34,
die ersten und zweiten P+-Einbettungsschichten 28, 29, 35 und 36 diffundiert,
um sich zu verbinden.
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Wie
in 5 gezeigt, wird als nächstes, nachdem die gesamte
Oxidschicht, die als die Auswahlmaske verwendet wurde, entfernt
wurde, das Substrat 23 auf einem Suszeptor einer Epitaxieaufwachsvorrichtung
angeordnet, und eine dritte N- oder N--Epitaxieschicht 44 wächst auf
18 bis 22 μm
durch Aufbringen einer hohen Temperatur von 1140°C auf das Substrat und Einleiten
von SiH2Cl2-Gas
und H2-Gas in das Reaktionsrohr. Eine Oxidschicht
wird durch thermische Oxidation der Oberfläche der dritten Epitaxieschicht 44 ausgebildet,
jede Auswahlmaske wird durch Photoätzen der Oxidschicht gebildet.
Phosphor (P), der eine vierte N--Einbettungsschicht 45 und
vierte N+-Einbettungsschichten 46 und 47 bildet,
und Bor (B), das eine vierte P--Einbettungsschicht 48 und
zweite P+-Einbettungsschichten 49 und 50 bildet,
werden ionenimplantiert und in der Oberfläche der dritten Epitaxieschicht 44 diffundiert.
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Zu
diesem Zeitpunkt werden gleichzeitig die zweiten und dritten N--Einbettungsschichten 31 und 38,
die zweiten und dritten N+-Einbettungsschichten 32, 33, 39 und 40,
die zweiten und dritten P--Einbettungsschichten 34 und 41,
die zweiten und dritten P+-Einbettungsschichten 35, 36, 42 und 43 diffundiert,
um sich zu verbinden.
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Wie
in 6 gezeigt, wird als nächstes, nachdem die gesamte
Oxidschicht, die als die Auswahlmaske verwendet wurde, entfernt
wurde, das Substrat 23 auf einem Suszeptor einer Epitaxieaufwachsvorrichtung
angeordnet, und eine vierte N- oder
N--Epitaxieschicht 51 wächst auf
18 bis 22 μm durch
Aufbringen einer hohen Temperatur von 1140°C auf das Substrat und Einleiten
von SiH2Cl2-Gas
und H2-Gas in das Reaktionsrohr. Phosphor
(P), der eine fünfte
N+-Einbettungsschicht 52 bildet,
und Bor (B), das eine fünfte
P+-Einbettungsschicht 53 bildet,
werden ionenimplantiert und in der Oberfläche der vierten Epitaxieschicht 51 diffundiert.
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Zu
diesem Zeitpunkt ist die Breite der fünften N+-Einbettungsschicht 52 und
der fünften
P+-Einbettungsschicht 53 so ausgebildet,
dass sie eine fast ähnliche
Breite aufweist, wie die vierte N--Einbettungsschicht 45,
die vierten N+-Einbettungsschichten 46 und 47,
die vierte P--Einbettungsschicht 48, die zweiten
P+-Einbettungsschichten 49 und 50,
die auf der dritten Epitaxieschicht 44 ausgebildet sind.
Als Ergebnis der Verbindung jeder Einbettungsschicht durch den Diffusionsvorgang
bei hoher Temperatur, 1250°C,
für ca.
16 Stunden, wird ein Bereich erhalten, der den N--Kollektorbereich 54 des
NPN-Transistors 21, die N+-Einbettungschicht 55,
den P--Kollektorbereich 56 des
PNP-Transistors 22 und
die P+-Einbettungsschicht 57 bildet,
wie in der Figur gezeigt.
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Es
sei nun angemerkt, dass Phosphor (P) als N-Typ-Fremdatom verwendet
wird und Bor (B) als P-Typ-Fremdatom verwendet wird, da die Fremdatome,
die eine hohe Diffusionsgeschwindigkeit aufweisen, die Verbindung
der Einbettungsschichten bei einem kurzen Wärmebehandlungszeitraum sicherstellen.
Dadurch wird nämlich
beabsichtigt, ein flaches Profil in einer kurzen Zeit in dem N-Typ-Fremdatombereich
und dem P-Typ-Fremdatombereich auszubilden.
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Diese
Erfindung ist auch dadurch gekennzeichnet, dass die Bereiche, in
denen der NPN-Transistor 21 und der PNP-Transistor 22 ausgebildet werden
sollen, gleichzeitig auf dem Substrat 23 ausgebildet werden
können.
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Als
nächstes
wird eine Oxidschicht durch thermische Oxidation der Oberfläche der
vierten Epitaxieschicht 51 ausgebildet und eine Auswahlmaske wird
durch Photoätzen
der Oxidschicht, wie in 7 gezeigt, hergestellt. Zu diesem
Zeitpunkt muss, um die durch eine Störung zwischen dem NPN-Transistor 21 und
dem PNP-Transistor 22, die eng beieinander auf einem Chip
ausgebildet sind, verursachte Beeinflussung zu verringern und um
die Erzeugung eines parasitären
Transistors zu unterdrücken,
eine Isolierung zwischen den Bauteilen des N--Kollektorbereichs 54,
der den NPN-Transistor 21 bildet, und dem P--Kollektorbereich 56,
der den PNP-Transistor 22 bildet, realisiert werden. Durch
tieferes Ätzen
als in dem Bereich, in dem die erste Epitaxieschicht 30, die
zweite Epitaxieschicht 37, die dritte Epitaxieschicht 44,
die vierte Epitaxieschicht 51, die erste N--Einbettungsschicht 24,
die ersten N+-Schichten 25, 26,
die ersten P--Einbettungsschichten 27,
die ersten P+-Einbettungschichten 28, 29 des
Substrats 23 diffundiert sind, werden V-Nuten für die Bauteilisolierung
gebildet.
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Als
nächstes
wird, wie in 8 gezeigt, eine Abscheidung
mittels CVD durchgeführt,
um ein Polykristall-Silizium 59 mit ca. 150 μm bei einer
hohen Temperatur, ca. 1240 °C,
für ca.
eine Stunde auf einer Siliziumoxidschicht 58 anzufertigen.
Danach wird das Polykristall-Silizium 59 durch Polieren
abgeflacht, so dass sogar ein dünner
Teil der Schichtdicke ungefähr
30 μm beträgt, ein
Stützsubstrat 61 wird durch
Wärmebehandlung
bei 1100 bis 1200 °C
für ca. 2
Stunden gebondet, wobei das Stützstubstrat 61 auf der
Oberfläche
des Polykristall-Silizium 59 gebondet wird, wodurch eine
einzelne Waferbeschichtung einer Siliziumschicht 60 hergestellt
wird. Hier kann das Stützsubstrat 61 ein
Material sein, das einem Poliervorgang des nächsten Vorgangs widerstehen
kann und muss kein leitfähiges
Material sein.
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Als
nächstes
wird, wie in 9 gezeigt, das Substrat umgedreht,
so dass das Monokristall-Siliziumsubstrat 23 eine obere
Oberfläche
bildet und das Stützsubstrat 61 eine
Bodenfläche
darstellt. Das Siliziumsubstrat 23 wird ungefähr 580 μm poliert,
bis der N--Kollektorbereich 54 und
der P--Kollektorbereich 56 von
der Oberfläche
des Siliziumsubstrats 23 freigelegt sind. Zu diesem Zeitpunkt
werden der N--Kollektorbereich 54 und der
P--Kollektorbereich 56 zu einer Struktur,
die durch das Polykristall-Silizium 59 dielektrisch isoliert
ist. Durch diesen Vorgang werden der N--Kollektorbereich 54 und
der P--Kollektorbereich 56 mit
einer Schichtdicke von ca. 60 bis 80 μm ausgebildet.
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Als
nächstes
wird, wie in 10 gezeigt, ein P-Typ-Diffusionsbereich 62 als
ein Basisbereich im N--Typ-Kollektorbereichs 54 ausgebildet,
und ein N+-Typ-Wannenbereich 63 wird
als ein Basisbereich im P--Typ-Kollektorbereich 56 ausgebildet.
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Als
nächstes
wird, wie in 11 gezeigt, die Oberfläche des
N--Typ-Kollektorbereichs 54 und
des P--Typ-Kollektorbereichs 56 thermisch
oxidiert, um eine Oxidschicht zu bilden. Die Oxidschicht wird photogeätzt, um
eine Auswahlmaske bereitzustellen. Arsen (As) wird ionenimplantiert
und in den N--Typ-Kollektorbereich 54 diffundiert,
um einen N+-Diffusionsbereich 64 bereitzustellen,
der als ein Kollektorentnahmebereich dient, und Bor (B) wird ionenimplantiert
und in den P--Typ-Kollektorbereich 56 diffundiert, um
einen P+-Typ-Diffusionsbereich 65 bereitzustellen,
der als ein Kollektorentnahmebereich dient. Gleichzeitig wird ein
N+-Typ-Diffusionsbereich 66 als ein
Emitterbereich in dem P-Typ-Diffusionsbereich 62 ausgebildet,
um einen NPN-Transistor 21 herzustellen. Ein P+-Typ-Diffusionsbereich 67 wird
als ein Emitterbereich im N+-Typ-Wannenbereich 63 ausgebildet,
um einen PNP-Transistor 22 herzustellen.
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In
diesem Schritt können,
da die N+-Typ-Einbettungsschicht 55 und
die P+-Typ-Einbettungsschicht 57 ausgebildet
wurden, um sich entlang der Neigung jeder der geätzten V-Nuten zur Oberfläche zu erstrecken,
der N+-Typ-Kollektorentnahmebereich 64 und
der P+-Kollektorentnahmebereich 65 in
einem kurzen Diffusionszeitraum jeweils mit der N+-Typ-Einbettungsschicht 55 und
der P+-Typ-Einbettungsschicht 57 verbunden
werden. Sogar wenn eine Fehlausrichtung der Masken für den N+-Typ-Kollektorentnahmebereich 64 und
den P+-Typ-Kollektorentnahmebereich 65 vorhanden
ist, können
beide einfach miteinander verbunden werden, indem ein Diffusionszeitraum
eingestellt wird, da die N+-Typ-Einbettungsschicht 55 und
die P+-Typ-Einbettungsschicht 57 ausgebildet
wurden, um sich entlang der Neigung jeder der geätzten V-Nuten zur Oberfläche zu erstrecken.
Auf diese Weise werden die N+-Typ-Kollektorschicht 64 und
der P+-Typ-Kollektorentnahmebereich 65 jeweils
mit der N+-Einbettungsschicht 55 und der P+-Typ-Einbettungsschicht 57 verbunden,
um einen Aufbau mit einem verringerten Kollektorwiderstand zu bilden.
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Danach
wird auf der gesamten Oberfläche eine
Oxidschicht abgeschieden und Aluminium wird von oberhalb der Oxidschicht
abgeschieden, mit Öffnungen,
wo Elektroden ausgebildet werden sollen, wodurch Elektroden 68 ausgebildet
werden. Somit wird die in 1 gezeigte
integrierte Halbleiterschaltung gebildet.
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Auch
wenn ein Aufbau, in dem vier Epitaxieschichten geschichtet werden,
im obigen Ausführungsmodus
beschrieben wurde, kann eine Wirkung ähnlich zu der oben genannten
integrierten Halbleiterschaltung erzielt werden, auch wenn die Anzahl der
Schichten der Epitaxieschicht gemäß dem Anwendungsziel geschichtet
wird.
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Obwohl
die Maske der Einbettungsschicht, die beim Ausbilden des Kollektorbereichs
und der Hochkonzentrations-Einbettungsschicht
verwendet wird, bei jeder Schicht verändert wird, da die Breite der
Einbettungsschicht bei jeder Laminierung der Epitaxieschicht in
dem oben genannten Ausführungsbeispiel
schmal ausgebildet ist, kann die Einbettungsschicht für alle Epitaxieschichten
unter Verwendung der gleichen Masken ausgebildet werden. Dies ist
ein kostengünstiges
Herstellungsverfahren, da eine Maske verwendet wird.
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Gemäß der Erfindung
wird ein Hochkonzentrations-Schichtbereich ausgebildet und der Kollektorwiderstand
wird verringert, indem die Einbettungsschicht der Hochkonzentrationsschicht
ausgebildet und mit dem Hochkonzentrations-Kollektorentnahmebereich verbunden wird,
und der dicke Kollektorbereich wird realisiert, um so eine integrierte
Halbleiterschaltung zu realisieren, die im Hinblick auf einen hohen
Spannungswiderstand in der integrierten Halbleiterschaltung überlegen
ist.
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Gemäß dem Herstellungsverfahren
der integrierten Halbleiterschaltung der Erfindung wird die Herstellung
des dicken Kollektorbereichs realisiert, um so ein Herstellungsverfahren
einer integrierten Halbleiterschaltung zu realisieren, die im Hinblick
auf einen hohen Spannungswiderstand überlegen ist, da viele Schichten
der Epitaxieschicht bei dem Vorgang des Ausbildens des Kollektorbereichs
gebildet werden.
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Ferner
kann gemäß dem Herstellungsverfahren
der integrierten Halbleiterschaltung der Erfindung ein genaues Ätzen zu
einem tiefen Bereich durchgeführt
werden, indem eine V-Nutform beim Vorgang des Ätzens des Kollektorbereichs
geätzt wird,
und das Dielektrikum wird sicher durch Polykristall-Silizium isoliert,
um so ein Herstellungsverfahren einer integrierten Halbleiterschaltung
zu realisieren, das die Beeinflussung der gemeinsamen Transistoren
verringert.
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Ferner
werden gemäß dem Herstellungsverfahren
der integrierten Halbleiterschaltung der Erfindung beim Vorgang
des Ausbildens eines Kollektorentnahmebereichs am Umfang des Kollektorbereichs
der Kollektorbereich und der Kollektorentnahmebereich gleichzeitig
durch den gleichen Vorgang ausgebildet wie die Einbettungsschicht,
welche den Kollektorbereich bildet, und die Einbettungsschicht, welche
den Kollektorentnahmebereich bildet, um so ein Herstellungsverfahren
einer integrierten Halbleiterschaltung zu realisieren, das im Hinblick
auf Produktivität
sehr überlegen
ist.
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Ferner
wird gemäß dem Herstellungsverfahren
der integrierten Halbleiterschaltung gemäß der Erfindung bei dem Vorgang
des Ausbildens des Kollektorentnahmebereichs des komplementären Transistors
die Hochkonzentrations-Einbettungsschicht mit einer Neigung gebildet,
indem eine V-Nut geätzt wird.
Dadurch wird der Kollektorentnahmebereich mit der Hochkonzentrations-Einbettungsschicht
verbunden, fast ohne den Kollektorbereich zu diffundieren, und wird
durch den gleichen Vorgang wie der Emitterbereich ausgebildet, um
so ein Herstellungsverfahren einer integrierten Halbleiterschaltung
zu realisieren, das im Hinblick auf Produktivität sehr überlegen ist.