DE3034894C2 - - Google Patents
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- H01L27/0826—Combination of vertical complementary transistors
Description
Die Erfindung bezieht sich auf ein Verfahren zur Herstellung
einer Verbund-Halbleiteranordnung der im Oberbegriff
des Patentanspruches 1 genannten Art.
Ein Herstellungsverfahren dieser Art ist aus der US-PS
38 50 707 bekannt. Bei dem bekannten Herstellungsverfahren
wird auf einem monokristallinen Siliciumsubstrat
eine Oxidmaske angebracht und selektiv, d. h. an einer
freien Stelle dieser Maske durch epitaktisches Anwachsen
ein monokristalliner Siliciumkristall herangezogen.
Durch eine spezielle Verfahrensführung wird das Anwachsen
von Silicium auf dem aus
Siliciumoxid bestehenden Maskenfilm verhindert. Die
Verfahrenssteuerung ist daher besonders kritisch im
Bezug auf die Anwachsgeschwindigkeit der monokristallinen
Siliciuminseln. Insbesondere, wenn besonders
dicke monokristalline Siliciuminseln hergestellt werden
sollen, ist das bekannte Verfahren zeitaufwendig
und teuer.
Aus "Microelectronics and Reliability, Vol. 15, S. 113
bis 122" ist es bekannt, daß Siliciumkristalle anisotrop
geätzt werden können.
Aus der DE-OS 25 25 529 ist ein Verfahren zur Herstellung
einer Halbleiteranordnung mit komplementären
Transistorstrukturen bekannt. Bei dem bekannten Verfahren
wird von einem hochdotierten einkristallinen
Siliciumsubstrat ausgegangen. Auf diesem werden epitaktisch
nacheinander zwei Schichten von unterschiedlichem
Leitungstyp angewachsen. Auf der zweiten der
beiden Schichten wird danach eine Siliciumnitritschicht
niedergeschlagen, auf der schließlich eine
Nitritschicht aus der Gasphase aus polykristallinem
Silicium niedergeschlagen wird. Das hochdotierte Substrat
wird danach durch chemische Ätzung entfernt,
wonach aus den epitaktischen Schichten durch Maskierung
und Ätzen inselförmige Gebiete gebildet werden.
Mit dem bekannten Verfahren wird somit eine Halbleiteranordnung
hergestellt, bei der die inselförmigen
Gebiete jeweils aus zwei einkristallinen Schichten
unterschiedlicher Leitfähigkeit bestehen. Eine
dieser Schichten, die üblicherweise als Basis eines
Halbleiterbauelementes verwendet werden, kommt daher
mit einem hochdotierten Randbereich, der üblicherweise
die Insel umgibt und der mit dem Kollektor verbunden
ist in Berührung. Wenn der Basiskollektorübergang
in Sperrichtung in dem Transistor vorgespannt
ist, dehnt sich die Verarmungszone im Falle des Ansteigens
der Ladungsträgerkonzentration in der N-
oder P-dotierten Basis im Bereich des Basiskollektorübergangs
nicht wesentlich aus, weil sich dort
hohe Ladungsträgerkonzentrationen berühren, so daß
eine hohe Spannung nicht angelegt werden kann. Eine
erforderliche Hitzebehandlung macht des weiteren den
Durchmesser der Basisschicht schwer steuerbar und vor
allem schwer reproduzierbar.
Der Erfindung liegt die Aufgabe zugrunde, ein Verfahren
der eingangs genannten Art mit möglichst einfacher
und zuverlässiger Verfahrensführung zu schaffen,
bei dem auch dicke einkristalline Halbleiterbereiche
in möglichst kurzer Zeit hergestellt werden können.
Die Lösung dieser Aufgabe ist im kennzeichnenden Teil
des Patentanspruches 1 angegeben.
Vorteilhafte Ausführungsformen des erfindungsgemäßen
Verfahrens sind den Unteransprüchen zu entnehmen.
Anhand der nachstehenden Ausführungsbeispiele wird die
Erfindung noch näher unter Bezugnahme auf die
schematischen Zeichnungen erläutert.
In den Zeichnungen zeigt
Fig. 1 einen Schnitt durch ein erstes Ausführungsbeispiel
einer erfindungsgemäß
hergestellten Halbleiteranordnung;
Fig. 2A bis 2R aufeinanderfolgende Verfahrensstufen
eines Ausführungsbeispieles des erfindungsgemäßen
Verfahrens zur Herstellung
einer Halbleiter-Bauanordnung mit
zueinander komplementären Halbleiter-
Bauelementen;
Fig. 3 eine Kollektor-Emitter-Spannungs-Kollektor-Strom-Kennlinie
für einen erfindungsgemäß
hergestellten NPN-Transistor;
Fig. 4 eine Kollektor-Emitter-Spannungs-Kollektor-Strom-Kennlinie
für einen
erfindungsgemäß hergestellten PNP-
Transistor;
Fig. 5A und 5B Schnittansichten zur Veranschaulichung
von Verfahrensstufen eines weiteren
Ausführungsbeispiels des erfindungsgemäßen
Verfahrens zur Herstellung
einer Halbleiteranordnung mit zueinander
komplementären Halbleiter-Bauelelementen;
Fig. 6 eine Schnittansicht durch ein weiteres
Ausführungsbeispiel der erfindungsgemäß
hergestellten Halbleiteranordnung;
Fig. 7 eine Schnittansicht durch ein weiteres
Ausführungsbeispiel der erfindungsgemäß
hergestellten Halbleiteranordnungen.
Das in Fig. 1 dargestellte Ausführungsbeispiel der
erfindungsgemäßen Halbleiteranordnung 10 umfaßt
ein Halbleiter-Substrat 13, das im wesentlichen aus
einer polykristallinen Schicht 12 mit einer Dicke
von 200 µ aufgebaut ist. Es ist nicht erforderlich,
daß die polykristalline Schicht 12 dotiert ist. Es
ist jedoch wichtig, die Abscheidetemperatur zu bestimmen,
die sich durch Berücksichtigung der Wärmebehandlungen
bzw. bei höheren Temperaturen durchzuführender
einzelner Herstellungsschritte ergibt. Bei einem
Ausführungsbeispiel der Erfindung beträgt die Ablagerungstemperatur
etwa 1100° C. Auf der einen Seite des
Halbleiter-Substrats 13 sind ein einkristalliner N-Halbleiterbereich,
im folgenden N-Insel 15 genannt und ein
einkristalliner P-Halbleiterbereich, im folgenden
P-Insel 16 genannt, dicht nebeneinander angeordnet. Die
N-Insel enthält als Dotierungsstoff Phosphor mit einer
Konzentration von 5 × 10¹⁴/cm³. Die P-Insel enthält als
Dotierungsstoff Bor mit einer Konzentration von 7 × 10¹⁴/cm³.
Beide Inseln sind im wesentlichen quadratisch ausgebildet.
Deren in der polykristallinen Schicht 12 liegende Seiten-
und Bodenflächen werden von Isolationsschichten 18 und
19 umgeben. Die Isolationsschichten 18 und 19 sind beispielsweise
2 µ dick und bestehen - ebenfalls beispielsweise
- aus SiO₂. Die N-Insel 15 ist mit einer N⁺-Halbleiterschicht
21 versehen; die P-Insel 16 mit einer P⁺-
Halbleiterschicht 22. Die beiden hochdotierten Halbleiterschichten
21 und 22 schließen sich unmittelbar an
die Isolationsschichten 18 und 19 an, haben eine Dicke
von 15 µ und eine Dotierungsstoff-Konzentration von beispielsweise
10²⁰/cm³. Die Seitenflächen der Inseln
15 und 16 sind geneigt und stellen im wesentlichen die
(111)-Ebene dar. Hierbei laufen sie von oben in Richtung
des Bodens aufeinander zu. Die geneigten Ebenen
sind durch Ätzen hergestellt. Weisen die einkristallinen
N- oder P-Inseln 15 und 16 die (100)-Oberflächen auf,
dann beträgt der Winkel zwischen den geneigten Oberflächen
und der Hauptfläche des Halbleiter-Substrats
13 etwa 54°. Dieser Neigungswinkel ist durch die
Kristallstruktur des Halbleitermaterials bestimmt. Haben
die Ebenen der Inseln 15 und 16 keine quadratische Form,
dann werden die geneigten Oberflächen zusätzlich zur
(111)-Ebene durch die (11)-, (21)-, (21)- und (211)-
Ebenen gebildet. Diese Ebenen haben einen Winkel von
ungefähr 71° gegenüber der (100)-Ebene. Die Herstellung
von geneigten Ebenen eines einkristallinen Halbleiters
durch Ätzen ist in folgender Literaturstelle offenbart:
JOURNAL OF APPLIED PHYSICS, "Anisotropic
Etching of Silicon", Bd. 40, Nr. 11, Okt. 1969,
Seiten 4569-4574 von D. B. Lee.
JOURNAL OF APPLIED PHYSICS, "Anisotropic
Etching of Silicon", Bd. 40, Nr. 11, Okt. 1969,
Seiten 4569-4574 von D. B. Lee.
In der Oberfläche der N-Insel 15 sind durch Diffusion ein
N⁺-Kollektorkontaktbereich 24, ein P-Basisbereich 25 und
ein N-Emitterbereich 26 ausgeformt. Ferner sind eine
Kollektorelektrode 28, eine Basiselektrode 30 und eine
Emitterelektrode 29 vorgesehen, so daß sich insgesamt
ein bipolarer NPN-Transistor Q₁ ergibt. In gleicher Weise
sind in der Oberfläche der P-Insel 16 durch Diffusion
ein P⁺-Kollektorkontaktbereich 32, ein N-Basisbereich 33,
ein mit dem N-Basisbereich 33 verbundener N⁺-Basiskontaktbereich
35 und ein P-Emitterbereich 36 ausgeformt. Ferner
sind eine Kollektorelektrode 38, eine Basiselektrode 39
und eine Emitterelektrode 40 vorgesehen, so daß sich
insgesamt ein bipolarer PNP-Transistor Q₂ ergibt. Die
Transistoren Q₁ und Q₂ sind von einem aus einem Oxid aufgebauten
Isolationsfilm 42 überdeckt.
Dieser Aufbau der Halbleiteranordnung hat unter anderem
die nachstehend wiedergegebenen Vorteile:
Die Widerstandswerte in den N- und P-Inseln 15 und 16
können ausreichend tief gehalten werden. Denn die Hauptabschnitte
der N- und P-Inseln 15 und 16 sind aus Bereichen
mit vergleichsweise hohem Widerstand sowie geringer und
gleichmäßiger Dotierungsstoff-Konzentration aufgebaut,
wobei gleichzeitig die eine hohe Dotierungsstoff-Konzentration
aufweisenden N⁺- und P⁺-Halbleiterschichten 21, 22 an
die Isolationsschichten 18 und 19 angrenzen. Es ist daher
möglich, zueinander komplementäre Halbleiterbauelemente in
den N- und P-Inseln auszubilden. Die Halbleiterbauelemente
bzw. die erfindungsgemäße Halbleiteranordnung zeichnet
sich durch eine hohe Durchbruchsfestigkeit (Durchbruchsspannung)
aus.
Sämtliche Seitenwände der N- und P-Inseln 15 und 16 sind
mit einem Winkel geneigt, der durch den kristallinen Aufbau
des Halbleitermaterials der Inseln 15 und 16 bestimmt
ist. Da die Maßgenauigkeit dieser Bereiche nicht den Beschränkungen
bzw. Toleranzen von Maskentechniken unterworfen
ist, sind komplementäre Halbleiterbereiche herstellbar,
die sich durch größere Gleichförmigkeit gegenüber
bekannten Halbleiteranordnungen auszeichnen.
Anhand der Fig. 2A bis 2R wird ein Ausführungsbeispiel
des erfindungsgemäßen Verfahrens zur Herstellung der
in Fig. 1 dargestellten Halbleiteranordnung beschrieben.
Zunächst wird von einem N-Silizium-Halbleiter-Substrat 53
ausgegangen, das beispielsweise eine Dotierungsstoff-
Konzentration von 5 × 10¹⁴/cm³, eine (100)-Ebene und
zwei einander gegenüberliegende Hauptflächen 51 und 52
gemäß Fig. 2A aufweist.
Gemäß Fig. 2B wird dann die Hauptfläche 51 mit einer
ersten Maske 61 beschichtet - ausgenommen von der Beschichtung
sind jedoch mehrere erste lokal begrenzte
Bereiche 60. Die Bereiche 60 entsprechen demnach den
Maskenfenstern der Maske 61. Die Maske 61 ist beispielsweise
7000 Å dick und umfaßt vorzugsweise einen Siliziumnitrid-
Film. Die lokalen Bereiche 60 haben beispielsweise
eine Ausdehnung von 300 × 300 µ. Gemäß der Fig. 2B
wiedergegebenen Ausschnittsvergrößerung der Maske 61 besteht
diese im angegebenen Ausführungsbeispiel aus einem
dreischichtigen Laminat, nämlich einem Siliziumoxid-Film
61 a mit einer Dicke von 500 Å, dem obengenannten Siliziumnitrid-
Film 61 b mit einer Dicke von 1500 Å und einem
Siliziumoxid-Film 61 c mit einer Dicke von 5000 Å. Diese
Filme liegen in vorstehend angegebener Reihenfolge übereinander.
Die Auflage des Siliziumoxid-Films 61 a unmittelbar
auf dem Halbleiter-Substrat 53 hat den Vorteil,
daß die während der Wärmebehandlung im Siliziumnitrid-
Film 61 b auftretenden Spannungen vom Siliziumoxid-Film
61 a aufgefangen werden. Der Siliziumoxid-Film 61 c auf dem
Siliziumnitrid-Film 61 b verhindert, daß der Siliziumnitrid-
Film 61 b während eines noch zu beschreibenden
Ätzens mit einer alkalischen Lösung gelöst wird.
Gemäß Fig. 2C wird dann auf der gesamten Oberfläche,
d. h. auf der Maske 61 und den im wesentlichen quadratischen,
freiliegenden lokalen Bereichen 60 des Substrats
53 eine erste Halbleiterschicht nach einem
Epitaxieverfahren aufgebracht. Diese Halbleiterschicht
wird im folgenden Epitaxieschicht 62 genannt. Sie enthält
N-Dotierungsstoffe, beispielsweise Phosphor, und
ist 50 µ dick. Diese Dicke ist so gewählt, daß die
gewünschte Durchschlagfestigkeit für den Übergang
zwischen den Basis- und Kollektorelektroden der in der
Epitaxieschicht 62 ausgeformten Transistoren sichergestellt
wird. Wegen des epitaktischen Anwachsens während
des Epitaxieprozesses kann die Dicke der Epitaxieschicht
62 erhöht werden. Die Epitaxieschicht 62 weist zunächst
einen einkristallinen Abschnitt 63 und einen polykristallinen
Abschnitt 64 auf. Der einkristalline Abschnitt 63
ist auf dem lokalen Bereich 60 des einkristallinen
Halbleitersubstrats 53 aufgewachsen. Er ist daher auch
einkristallin. Der polykristalline Abschnitt 64 dagegen
ist auf der Maske 61 aufgewachsen. Er ist daher nicht
ein-, sondern polykristallin. Ein in Fig. 2C durch
gestrichelte Linien dargestellter Übergangsbereich 100
zwischen den Abschnitten 63 und 64 hat im wesentlichen
die gleichen Kristallachsen wie der einkristalline
Abschnitt 63, jedoch nur eine geringe kristalline
Struktur. Der Grenzflächenbereich 101 zwischen dem
Übergangsbereich 100 und dem einkristallinen Abschnitt
63 stimmt mit der (111)-Ebene des einkristallinen Abschnitts
63 überein.
Danach wird eine zweite Maske 65 auf den Abschnitt 63
der Epitaxieschicht 62 aufgebracht. Die Maske 65 ist
quadratisch und enthält einen Siliziumoxid-Film. Im
Anschluß hieran wird die Epitaxieschicht 62 anisotrop
geätzt. Hierzu wird eine Ätzlösung aus 30 Gew.-%
wäßriger KOH-Lösung und Isopropylalkohol bei einer Temperatur
von 75 bis 80° C auf die Epitaxieschicht 62
zur Einwirkung gebracht. Infolge der Maske 65 werden
hierdurch diejenigen Abschnitte entfernt, die außerhalb
eines unter der zweiten Maske befindlichen Halbleiterabschnittes
66 liegen. Der Halbleiterabschnitt 66 befindet
sich gemäß Fig. 2E im Bereich des einkristallinen
Abschnittes 63 der Epitaxieschicht 62 bzw. über dem lokalen
Bereich 60. Der im anisotropen Ätzmittel befindliche
Alkohol dient dazu, ein Ätzen der (211)-Ebene zu verhindern.
Zusätzlich zum vorstehend beschriebenen anisotropen
Ätzen kann noch ein Ätzmittel bestehend aus drei
Teilen Hydrazinhydrat und einem Teil Isopropylalkohol bei
einer Temperatur von 90 bis 95° C zur Einwirkung gebracht
werden. Nähere Angaben hierzu finden sich in der
nachstehend wiedergegebenen Literaturstelle:
Journal of the Electrochemical Society,
April 1975, Seiten 545 bis 552.
Journal of the Electrochemical Society,
April 1975, Seiten 545 bis 552.
Ist die zweite Maske 65 so ausgebildet, daß sie den gesamten
Abschnitt 63 überdeckt, dann wird der Halbleiterabschnitt
66 so ausgebildet, daß er einen Boden und vier
seitliche Oberflächen aufweist. Der Boden befindet sich
im lokalen Bereich 60, der durch die erste Maske 61 festgelegt
ist. Die Breite der seitlichen Oberflächen verringert
sich in der vom Boden zur Maske 65 weisenden
Richtung. Diese vier Seitenflächen stimmen mit den
(111)-Ebenen überein. Die anisotrope Ätzung endet an
diesen Oberflächen. Da die seitlichen Oberflächen der
Halbleiterschicht 66 die (111)-Ebenen sind, schließen
sie einen Winkel von 54° mit der Hauptebene 51 ein.
Wird die erste Halbleiterschicht bzw. Epitaxieschicht 62
bzw. werden die einkristallinen Abschnitte 63 oder
die Halbleiterabschnitte 66 in der vorstehend beschriebenen
Weise ausgebildet, dann wird der anisotrop weggeätzte
Abschnitt durch die (111)-Ebene begrenzt. Diese
Ebene ist aber eine Folge der Kristallstruktur der verwendeten
Halbleiterschicht. Es ist daher nicht erforderlich,
die erste Maske 61 genau auszurichten. Die ebenfalls
durch Ätzung entfernten Abschnitte des Übergangsbereichs
100 weisen eine große Anzahl von Kristalldefekten
auf. Sie eignen sich daher nicht zur Ausbildung von
Halbleiteranordnungen oder -elementen.
Im Anschluß an den in Fig. 2E dargestellten Verfahrensschritt
wird die zweite Maske 65 vom Halbleiterabschnitt
66 mit verdünnter Flußsäure oder einem Flußsäure
enthaltendem Ätzmittel entfernt. Gemäß Fig. 2F
wird dann ein N-Dotierungsstoff in die äußere Oberfläche
der Halbleiterschicht 66 eindiffundiert. Gemäß den
Fig. 5A und 5B kann außerdem eine Ausnehmung 68
vorgesehen und ebenfalls mit dem N-Dotierungsstoff durch
Diffusion dotiert werden. Insgesamt ergibt sich hierdurch
ein N⁺-Halbleiterbereich 69 mit einer Dotierungsstoff-
Konzentration von 1 × 10²⁰/cm³ und einer Dicke von 1 µ.
Die Dicke des Halbleiterbereiches 69 wird durch anschließende
Wärmebehandlung auf etwa 15 µ erhöht. Zur Dotierung
des N⁺-Dotierungsstoffes sind keinerlei Photoätz-Verfahrensstufen
erforderlich. Vielmehr genügt hierfür ein
sog. Selbstausrichteverfahren. Insgesamt wird hierdurch
eine Halbleiterschicht geschaffen, die sich durch einen
geringen Widerstand auszeichnet. Diese Halbleiterschicht
ist besonders wichtig für eine Verbesserung der Eigenschaften
der in den Halbleiterabschnitten 66 anzuordnenden
Halbleiter-Bauelemente, beispielsweise Transistoren.
Werden die Dotierungsstoffe tief eindiffundiert, dann
erreicht die Verarmungsschicht des Basis-Kollektorüberganges
bei niedriger Vorspannung diese vergleichsweise
gut leitende Schicht, d. h. den N⁺-Halbleiterbereich 69.
Dies hat zur Folge, daß die Durchbruchsspannung
verringert wird. Im dargestellten Ausführungsbeispiel wird
der Halbleiterbereich 69 bis in den Bodenbereich des
Halbleiterabschnittes 66 auf dem Halbleitersubstrat 53
ausgebildet. Hierdurch reicht der Halbleiterbereich 69
mit dem geringen Widerstand bis unter die erste Maske 61.
Gemäß Fig. 2G wird im Anschluß hieran die so erhaltene
Halbleiteranordnung einer gewöhnlichen Wärme-Oxidations-
Behandlung bei einer Temperatur von etwa 1050° C ungefähr
100 Minuten lang unterworfen. Hierdurch wird ein
erster Isolationsfilm 70 aus einem Oxid und mit einer
Dicke von 0,8 µ auf die äußere Oberfläche des N⁺-Halbleiterbereiches
69 aufgebracht. Gleichzeitig entsteht auch
ein dünner Oxidfilm auf der ersten Maske 61. Dieser Oxidfilm
ist jedoch in Fig. 2G nicht dargestellt.
Gemäß Fig. 2H wird in einer nächsten Verfahrensstufe die
erste Maske 61 weggeätzt. Das Verhältnis der Ätzgeschwindigkeiten
zwischen dem in der ersten Maske 61 enthaltenen
Siliziumnitrid-Film 61 b und Siliziumoxid-Film 61 a, c
beträgt 1 : 1000 oder mehr für ein und dieselbe Ätzlösung,
beispielsweise heiße Phosphorsäure mit einer
Temperatur von etwa 160° C. Demgemäß kann bei Verwendung
heißer Phosphorsäure und der gewählten Dicken für den Isolationsfilm
70 und die Siliziumoxid-Filme 61 a und 61 c nur die erste Maske 61
von der Hauptebene 51 entfernt werden, ohne daß es hierzu eines
photolithographischen Verfahrensschrittes bedürfte (Fig. 2H). Da zum
Wegätzen lediglich der ersten Maske 61 kein photolithographischer
Verfahrensschritt erforderlich ist, wird das Verfahren
zur Herstellung der erfindungsgemäßen Halbleiteranordnung
insgesamt vereinfacht.
Nach Entfernen der ersten Maske 61 liegt die Hauptfläche
51 des Halbleiter-Substrats 53 frei, mit Ausnahme des
erhabenen Halbleiterabschnittes 66, der seinerseits vom
Isolationsfilm 70 überdeckt ist. Der freigelegte Bereich
der Hauptebene 51 des Halbleiter-Substrats 53 wird
freigelegter Bereich 71 genannt (Fig. 2H). Gemäß Fig. 2I
läßt man auf die so erhaltene Struktur eine Epitaxieschicht
73, 74 aufwachsen. Diese Epitaxieschicht ist mit
P-Dotierungsstoffen, beispielsweise Bor, mit einer Konzentration
von 7 × 10¹⁴/cm³ dotiert. Sie hat auf dem
Halbleiter-Substrat 53 eine Dicke von 70 µ. Derjenige
Teil der Epitaxieschicht 73, 74, der auf dem von der
ersten Maske 61 freigelegten Bereich 71 des Halbleiter-
Substrats 53 aufgewachsen ist, ist einkristallin, da auch
das Substrat 53 einkristallin ist. Dieser Bereich wird
im folgenden einkristalliner Epitaxieschichtabschnitt 73
genannt. Ein weiterer Abschnitt der Epitaxieschicht ist
auf dem erhabenen Isolationsfilm 70 aufgewachsen. Er
weist daher polykristallinen Aufbau auf und wird im folgenden
polykristalliner Epitaxieschichtabschnitt 74
genannt. Zwischen dem einkristallinen und dem polykristallinen
Epitaxieschichtabschnitt 73 und 74 befindet sich
der Übergangsbereich 100 und zwischen dem Übergangsbereich
100 und dem einkristallinen Epitaxieschichtabschnitt
73 der Grenzflächenbereich 101 (vgl. hierzu
Fig. 2C).
Gemäß Fig. 2J wird eine dritte Maske 75 auf einem Teilbereich
des einkristallinen Epitaxieschichtabschnittes 73
aufgebracht. Die dritte Maske 75 ist beispielsweise ein
Siliziumoxid-Film mit einer Dicke von 5000 Å und einer
Abmessung von 200 × 200 µ. Die dritte Maske 75 hat einen
Abstand von etwa 70 µ vom unteren Rand des polykristallinen
Epitaxieabschnittes 74. Dieser Abstand hängt im allgemeinen
von der Größe von Kerben A₁, A₂ und A₃ ab, die mittels
des in Fig. 2K dargestellten Verfahrensschrittes des
anisotropen Ätzens ausgeformt werden. Es ist jedoch nicht
unbedingt erforderlich, daß genau diese 70 µ eingehalten
werden.
Unter Einsatz der dritten Maske 75 werden der einkristalline
Epitaxieabschnitt 73 und das Substrat 53 in Dickenrichtung,
d. h. von oben nach unten geätzt, so daß die
V-förmigen Kerben A₁ bis A₃ an den mittels der Maske nicht
abgedeckten Bereichen ausgeformt werden (Fig. 2K). Das
während dieses Verfahrensschrittes verwendete anisotrope
Ätzmittel stimmt mit dem überein, das im Verfahrensschritt
gemäß Fig. 2E verwendet wird. Die Kerben A₁ bis A₃ sind
13 µ tief, gemessen von der Oberfläche des verbleibenden
Restes des einkristallinen Epitaxieabschnittes 73. Dieser
verbleibende einkristalline Rest wird im folgenden Halbleiterabschnitt
80 genannt. Die geneigten Oberflächen
der Kerben A₁ bis A₃ sind im Bereich der (111)-Ebene des
Kristalls freigelegt. Sie schließen einen Winkel von
ungefähr 54° mit der Hauptebene 51 bzw. 71 des Substrats
53 ein.
Die Ausbildung der Kerben A₁, A₂ und A₃ führt gemäß
Fig. 2K dazu, daß zwei Halbleiterbereiche 78 und 81
entstehen. Der Halbleiterbereich 78 ist aus einem Halbleiterabschnitt
77 und dem darüberliegenden Halbleiterabschnitt
66, der Halbleiterbereich 81 aus dem Halbleiterabschnitt
80 und einem vom ersten Isolationsfilm 70 nicht
überdeckten Halbleiterabschnitt 79 des Substrats 53
zusammengesetzt. Demgemäß können durch das anisotrope
Ätzen der Halbleiterbereich 81 und die isolierenden Kerben
A₁ bis A₃ gleichzeitig ausgebildet werden. Wegen des
vorstehend beschriebenen anisotropen Ätzens haben die
Seitenwände der Kerben A₁ bis A₃ einen Winkel von 54°
bezüglich der Hauptebene 51 bzw. 71. Erfindungsgemäß haben
demnach die Seitenwände der N- und P-Inseln, d. h. des
N-dotierten Halbleiterabschnittes 66 und des P-dotierten
Halbleiterabschnittes 80 einen Winkel von ungefähr 54°
zur Hauptebene 51. Nach dem erfindungsgemäßen Verfahren
ist es daher besonders leicht, genau die richtige Menge
an Material abzutragen bzw. wegzuätzen. Auch hierdurch
zeichnet sich der unter Verwendung von dielektrischer
Isolation erhältliche integrierte Schaltkreis aus.
Durch Ausnutzung der unterschiedlichen Dicken des ersten
Isolationsfilmes 70 und der dritten Maske 75 wird die
Maske 75 vom Halbleiterbereich 81 ohne Zuhilfenahme
photolithographischer Techniken einfach dadurch entfernt,
daß die gesamte Oberfläche geätzt wird. Gemäß Fig. 2L
wird dann ein P⁺-Fremdstoff in die Oberfläche derart
diffusionsdotiert, daß eine P⁺-Halbleiterschicht 82 mit
einer Dotierungsstoff-Konzentration von etwa 1 × 10²⁰/cm³
und einer Dicke von etwa 1 µ an folgender Stelle gebildet
wird: dem vom ersten Isolationsfilm 70 nicht überdeckten
Teil des Halbleiterbereiches 78 und der Außenfläche des
Halbleiterbereichs 81. Die Dicke der P⁺-Halbleiterschicht 82
wird während der nachfolgenden Verfahrensstufe auf etwa
12 µ erhöht. Im übrigen wird die P⁺-Halbleiterschicht 82
ebenso wie die N⁺-Halbleiterschicht 69 mittels Verwendung
von Selbstausricht-Techniken hergestellt.
Die so erhaltene Struktur (Fig. 2L) wird anschließend einer
Wärmeoxidationsbehandlung bei etwa 1050° C unterworfen. Hierdurch
wird gemäß Fig. 2M ein zweiter Isolationsfilm 83
auf der P⁺-Halbleiterschicht 82 ausgebildet.
Gemäß Fig. 2N wird dann eine undotierte kontinuierliche
polykristalline Silizium-Halbleiterschicht 84 mit einer
Dicke von etwa 200 µ auf dem ersten und zweiten Isolationsfilm
70 und 73 aufgebracht.
Gemäß Fig. 20 werden dann die auf der Seite der Hauptebene
52 des Substrats 53 befindlichen Abschnitte der
bisher erhaltenen Struktur poliert und geätzt, damit eine
Hauptebene 85 entsteht. Diese wird dadurch erhalten, daß
der Halbleiterabschnitt 77 des Halbleiterbereiches 78, der
Halbleiterabschnitt 79 des Halbleiterbereiches 81 und der
zweite Isolationsfilm 83 längs einer zur Hauptebene 51
parallelen Ebene weggeschnitten werden. Nach dem Wegschneiden
haben die Halbleiterbereiche 78 und 81 eine Tiefe von
etwa 80 µ.
Aus Vorstehendem ergibt sich, daß die durch Epitaxieverfahren
angewachsenen N- und P-Halbleiterabschnitte 66
und 80 jeweils kegelstumpfförmig ausgebildet sind, wobei
deren Seitenflächen und deren Hauptebenen einen Winkel
von ungefähr 54° miteinander einschließen. Sowohl die
Seitenflächen als auch die Bodenflächen haben in ihrem
Oberflächenbereich hoch dotierte Halbleiterschichten,
nämlich die N⁺-Halbleiterschicht 69 und die P⁺-Halbleiterschicht
82. Ferner werden die Seitenflächen und die Bodenflächen
der Halbleiterabschnitte 66 und 80 von der polykristallinen
Schicht 84 unter Zwischenschaltung der
Isolationsfilme 70 und 83 abgestützt.
Mit dem vorstehend beschriebenen erfindungsgemäßen Verfahren
und dem damit erzielten Aufbau der Halbleiterstruktur
ist es möglich, die Produktionsausbeute zu erhöhen,
da die Menge des abzutragenden (Läppen oder Polieren)
Materials genau vorhergesagt werden kann. Denn die N- und
P-Inseln bzw. die Halbleiterabschnitte 66 und 80 bestehen
jeweils aus epitaktisch aufgewachsenen Schichten und
damit aus einer fest vorgegebenen Kristallstruktur. Hieraus
ergibt sich, daß der Winkel zwischen den Seitenwänden
und den Hauptebenen stets bei etwa 54° liegt. Dies entspricht
dem Winkel, der durch epitaktisches Passivieren
in der Technik der Herstellung integrierter Schaltkreise
erhalten wird. Nach der Erfindung ist es auch möglich, die
Serienwiderstände von in den N- und P-Halbleiterabschnitten
66 und 80 ausgebildeten Halbleiterelementen zu verringern
und damit deren Kenndaten zu verbessern. Die Serienwiderstände
werden hierbei durch die vergleichsweise hochdotierten
N⁺- und P⁺-Halbleiterschichten 69 und 82 in
den Boden- und Seitenflächen der N- und P-Inseln reduziert.
Ein weiterer Vorteil des erfindungsgemäßen Verfahrens
besteht darin, daß die N- und P-Halbleiterabschnitte
66 und 80 nicht durch selektive Epitaxie-Verfahren,
sondern durch ganz gewöhnliche Epitaxieverfahren
ausgebildet werden. Diese Maßnahme hat den Vorteil, daß
nicht nur sehr genaue Verfahrenssteuerungen unnötig sind,
sondern darüber hinaus auch noch die Dicke der Halbleiterschichten
leicht vergrößert werden kann.
Ein Verfahren zur Herstellung einer komplexen Halbleiteranordnung
bzw. Halbleiteranordnung mit komplementären
Halbleiter-Bauelementen wird nachfolgend anhand eines Ausführungsbeispieles
für den Einbau eines NPN-Transistors Q 1
und eines PNP-Transistors Q 2 in die Halbleiteranordnung
gemäß Fig. 20 beschrieben.
Gemäß Fig. 2P wird zunächst ein N-Dotierungsstoff diffusionsdotiert
und hierdurch ein hochdotierter N⁺-Kollektor-
Kontaktbereich 58 im N-Halbleiterbereich 78 und ein
N-Basisbereich 59 im P-Halbleiterbereich 81 ausgebildet.
Durch lokale Diffusionsdotierung durch die Hauptebene 85 mit
einem P-Diffusionsstoff werden ferner gemäß Fig. 2P
ein P-Basisbereich 91 im Halbleiterabschnitt 77 und ein
P-Emitterbereich 92 im N-Basisbereich 59 des Halbleiterbereiches
81 gleichzeitig mit einem P⁺-Kollektorkontaktbereich
93 im Halbleiterabschnitt 79 ausgebildet. Der
P⁺-Kollektorkontaktbereich 93 schließt im Halbleiterabschnitt
79 unmittelbar an die hochdotierte P⁺-Halbleiterschicht
82 an.
Je nach verwendetem Dotierungsstoff, dessen Konzentration
und der Diffusionstemperatur kann die Dotierung mit
dem P-Dotierungsstoff auch vor der N-Diffusionsdotierung
durchgeführt werden.
Gemäß Fig. 2Q wird dann erneut mit dem N-Dotierungsstoff
diffusionsdotiert und hierdurch ein N-Emitterbereich 94
im P-Basisbereich 91 und ein N⁺-Basiskontaktbereich 95
ausgebildet, der unmittelbar an den N-Basisbereich 59
im Halbleiterabschnitt 79 des P-Halbleiterbereiches 81
angrenzt.
Gemäß Fig. 2R werden dann noch die Anschlußelektroden 96,
97, 98, 99, 105 und 106 für die Transistorbereiche 58,
95, 91, 92, 93 bzw. 94 aufgebracht. Ferner ist noch eine
Isolationsschicht 102 auf der Hauptebene 85 angeordnet.
Insgesamt ergibt sich dann die in Fig. 2R dargestellte
komplexe Halbleiterstruktur.
Diese komplexe Halbleiterstruktur weist den vertikalen
bipolaren NPN-Transistor Q 1 auf, dessen Kollektor-, Basis-
und Emitterbereiche jeweils von den Halbleiterabschnitten
66 und 67 im Abschnitt 77 (oder 66 und 77 im Abschnitt 78),
dem P-Bereich 91 bzw. dem N-Bereich 94 gebildet werden.
Die in Fig. 2R dargestellte Halbleiterstruktur weist
ferner einen vertikalen bipolaren PNP-Transistor Q 2 auf,
dessen Kollektor-, Basis- und Emitterbereiche durch den Halbleiterabschnitt
80 im P-Bereich 81, den N-Bereich 59 bzw.
den P-Bereich 92 gebildet werden. Die beiden Transistoren
Q 1 und Q 2 sind voneinander durch die Isolationsfilme 70 und
83 isoliert.
Der Stromverstärkungsfaktor vorstehend beschriebener
Transistoren wird mit der erfindungsgemäßen Anordnung
verbessert. Dies beruht zum Teil darauf, daß die einkristallinen
Halbleiter-Inseln, d. h. die N- und P-Halbleiterabschnitte
66 und 80 bzw. 78 und 81 sehr gute
Kristallstruktur haben und außerdem sowohl der PNP- als
auch der NPN-Transistor vertikale Struktur haben. Da
ferner die Halbleiterabschnitte 66 und 80,
81 durch epitaktisches Anwachsen ausgeformt werden,
kann deren Widerstandswert erhöht und damit die Durchschlagsspannung
der Halbleiterelemente ebenfalls erhöht
werden.
Die erfindungsgemäß aufgebauten Halbleiteranordnungen
wurden experimentell überprüft, dabei ergab sich die
für den Transistor Q 1 in Fig. 3 wiedergegebene Beziehung
zwischen der Kollektor-Emitterspannung und dem Kollektorstrom.
Zum Aufbau des dem Experiment unterworfenen Transistors
Q 1 werden folgende Angaben gemacht: Tiefe des
N-Halbleiterbereiches 78: 50 µ; ebene Fläche: 300 × 300 µ;
Tiefe der Emitterelektrode 94: 7 µ; Dotierungsstoff-
Konzentration im Emitterbereich 94: 1 × 10²⁰/cm³; Dotierungsstoff-
Konzentration in der Kollektor-Insel bzw.
dem Halbleiterbereich 78: 5 × 10¹⁴/cm³.
Fig. 4 gibt die - ebenfalls durch experimentelle Überprüfung
- gewonnene Relation zwischen der Kollektor-
Emitterspannung und dem Kollektorstrom des Transistors
Q 2 wieder. Der dem Experiment unterworfene Transistor Q 2
hatte unter anderem folgende Herstellungsdaten: N-Fremdstoff-
Konzentration im Halbleiter-Substrat 53:
5 × 10¹⁴/cm³; Tiefe der P-Insel bzw. des P-Halbleiterbereiches
81: 70 µ; Größe der ebenen Fläche: 300 × 300 µ;
Tiefe der Emitterelektrode 92: 8 µ; Fremdstoff-Konzentration
im Emitterbereich 92: 2 × 10¹⁹/cm³; Tiefe des
Basis-Bereiches 59: 11 µ; Fremdstoff-Konzentration im
Basis-Bereich 59: 8 × 10¹⁸/cm³; Dotierungsstoff-Konzentration
im Kollektor-Bereich: 7 × 10¹⁴/cm³.
Die in den Fig. 3 und 4 graphisch wiedergegebenen Ergebnisse
des Experimentes zeigen, daß die Durchschlagsspannung
der PNP- und NPN-Transistoren Q 1 und Q 2 in der
erfindungsgemäßen Halbleiteranordnung äußerst hoch, im
wiedergegebenen Ausführungsbeispiel zwischen ±350 und
±380 V liegt. Auch kann der Serienwiderstand der beiden
Elemente unter einige Hundert Ohm herabgedrückt werden.
Im Vergleich hierzu liegt der Widerstand entsprechender
Halbleiter-Bauelemente in einer entsprechenden Halbleiteranordnung,
bei welcher jedoch die Seitenwände der einkristallinen
Inseln nicht die hochdotierten Schichten 79
und 82 aufweisen, in der Größenordnung von einigen Kilo-
Ohm.
Bei dem anhand der Fig. 2A bis 2R beschriebenen Ausführungsbeispiel
können beispielsweise folgende Modifikationen vorgenommen
werden. Die in Fig. 2D über dem ersten lokalen
Bereich 60 angeordnete zweite Maske 65 kann auch kleiner
sein, beispielsweise 210 × 210 µ. Bei Verwendung einer
derartig kleinen Maske liegt ein Teil der Hauptebene 51 des
Substrats 53 zwischen der ersten Maske 61 und dem Halbleiterabschnitt
66 frei, so daß die im Zusammenhang mit
der Beschreibung der Fig. 2F erwähnten Ausnehmungen 68
gebildet werden. Eine derartige Struktur ist anhand der
Fig. 5A veranschaulicht. Bei diesem abgeänderten Ausführungsbeispiel
für ein Verfahren zur erfindungsgemäßen
Herstellung werden unter anderem folgende Verfahrensschritte
ausgeführt: Die hochdotierte N⁺-Halbleiterschicht
69 wird in den Halbleiterabschnitt 66 und in das
Substrat 53 einschließlich der Ausnehmungen 68 dotiert
(Fig. 5B). Die nachfolgenden Schritte entsprechen bzw.
stimmen überein mit den in den Fig. 2G ff erläuterten
Verfahrensschritten.
Die Dimension der verwendeten zweiten Maske 65 ergibt sich
aus den nachstehenden Überlegungen, wobei in Fig. 2D
folgendes gelten soll. d sei gleich die Dicke der Epitaxieschicht
62; l sei gleich die Länge der einen Seite in der
Öffnung der ersten Maske 61, d. h. die Breite des Halbleiterabschnittes
66; R sei gleich der durch die Kristallstruktur
des Halbleiterabschnittes 66 bestimmte Winkel
zwischen dessen Seitenwänden und der Hauptebene 51 des
Halbleiter-Substrates (der Winkel zwischen der (111)-Ebene
und der (100)-Kristalloberfläche beträgt 54°); S sei gleich
die Breite der oberen Oberfläche des Halbleiterabschnittes
66 (einkristalliner Abschnitt 63); und α sei
die Breite der während des anisotropen Ätzens verwendeten
dritten Maske 65. Für
a ≧ S gilt:
S + 2 × d/tan R = l.
Aus diesem Grunde ist es nicht notwendig, die Breite α der
Maske 65 zu beschränken. Es muß nur verhindert werden, daß
die Maske 65 nicht an die benachbarte Insel anstößt.
Denn im polykristallinen Abschnitt 64 und im einkristallinen,
jedoch mit Gitterdefekten behafteten Übergangsbereich
100 hat das anisotrope Ätzmittel auch dann
Ätzwirkung, wenn die in Rede stehenden Bereiche unter
der Maske 65 liegen.
Für α < S S gilt jedoch
α + 2 × d/tan R = l
Die in den N-und P-Inseln anordnenbaren komplementär zueinander
ausgelegten Halbleiterelemente sind nicht auf
bipolare Transistoren beschränkt. Stattdessen können
auch Feldeffekt-Transistoren, Thyristoren etc. in den
Inseln ausgebildet werden.
Bei dem in Fig. 6 dargestellten Ausführungsbeispiel der
erfindungsgemäßen Halbleiteranordnung sind zwei zueinander
komplementäre Thyristoren TH 1, TH 2 in den N- und P-
Inseln 15 und 16 ausgebildet. Im einzelnen ist hierbei
ein PNPN-Thyristor TH 1 in der N-Insel 15 ausgebildet, der
einen an die N⁺-Halbleiterschicht 21 sich unmittelbar
anschließenden N⁺-Bereich 151, einen P⁺-Bereich 152, einen
P-Bereich 153, einen im P-Bereich 153 ausgebildeten N⁺-
Bereich 154, eine in Kontakt mit dem N⁺-Bereich 151 stehende
N⁺-Bereich-Steuerelektrode 155, eine in Kontakt mit
dem P⁺-Bereich stehende Anodenelektrode 156, eine mit
dem P-Bereich 153 in Kontakt stehende P-Bereich-Steuerelektrode
157 und eine in Kontakt mit dem N⁺-Bereich 154
stehende Kathodenelektrode 158 aufweist.
In der P-Insel 16 ist dagegen ein NPNP-Thyristor TH 2
ausgebildet, der einen P⁺-Bereich 161 aufweist, der in
die an die Isolationsschicht 19 angrenzende P⁺-Halbleiterschicht
22 übergeht, sowie ferner einen N⁺-Bereich
162, einen N-Bereich 163, einen im N-Bereich 163 ausgebildeten
P⁺-Bereich 164, eine in Kontakt mit dem P⁺-Bereich
161 stehende P⁺-Bereich-Steuerelektrode 165, eine
in Kontakt mit dem N⁺-Bereich 162 stehende Kathodenelektrode
166, eine in Kontakt mit dem N-Bereich 163
stehende N-Bereich-Steuerelektrode 167 und eine in Kontakt
mit dem P⁺-Bereich 164 stehende Anodenelektrode 168.
Ferner ist ein beide Thyristoren TH 1 und TH 2 überdeckender
Isolationsfilm 150 vorgesehen.
Da der Aufbau und die Wirkungsweise von Thyristoren
bekannt sind, wird davon ausgegangen, daß eine
weitere Beschreibung derselben nicht erforderlich ist.
Gemäß dem in Fig. 7 dargestellten weiteren Ausführungsbeispiel
der erfindungsgemäßen Halbleiteranordnung sind zwei
komplementäre Feldeffekt-Transistoren T 1, T 2 in den N- und
P-Inseln 15 und 16 ausgebildet.
Im einzelnen ist hierbei in der N-Insel 15 ein P-Kanal-
Feldeffekt-Transistor T 1 ausgebildet mit einem P⁺-Sourcebereich
171, einem P⁺-Drainbereich 172, einem den P⁺-
Sourcebereich 171 mit der N⁺-Halbleiterschicht 21 verbindenden
N⁺-Bereich 173, einer in Kontakt mit dem P⁺-Sourcebereich
171 und dem N⁺-Bereich 173 stehenden Source-Elektrode
175, einer in Kontakt mit dem P⁺-Bereich 172 stehenden
Drain-Elektrode 176 und einer Gate-Elektrode 177, die
auf einem zwischen dem Source- und dem Drainbereich 171
und 172 angeordneten Oxid-Film 170 aufgebracht ist.
In ähnlicher Weise ist in der P-Insel 16 ein N-Kanal-
Feldeffekt-Transistor T 2 ausgebildet, mit einem N⁺-Sourcebereich
181, einem N⁺-Drainbereich 182, einem den N⁺-Sourcebereich
181 mit der P⁺-Halbleiterschicht 22 verbindenden
P⁺-Bereich 183, einer mit dem N⁺-Sourcebereich 181 und
dem P⁺-Bereich 183 in Kontakt stehenden Source-Elektrode
185, einer mit dem N⁺-Drainbereich 182 in Kontakt stehenden
Drain-Elektrode 186 und einer auf einem zwischen
dem Source- und dem Drainbereich 181, 182 angeordneten
Oxid-Film 170 aufgebrachten Gate-Elektrode 187.
Da der Aufbau und die Wirkungsweise von Feldeffekt-Transistoren
an sich bekannt ist, wird davon ausgegangen,
daß eine weitere Beschreibung nicht erforderlich ist.
Die vorgenannten Ausführungsbeispiele zusammenfassend
kann gesagt werden, daß die erfindungsgemäße Lehre eine
Halbleiteranordnung 10 mit darin angeordneten zueinander
komplementären Halbleiterbauelementen Q 1, Q 2 bzw. T 1, T 2
bzw. TH 1, TH 2, die sich durch hohe Durchschlagfestigkeit
aufweisen, umfaßt. Die Halbleiterelemente Q 1, Q 2; T 1, T 2;
TH 1, TH 2 sind in N- bzw. P-Inseln 15, 16 bzw. 66, 68 bzw.
78, 81 ausgebildet, wobei jede Insel die Gestalt eines
auf dem Kopf stehenden Kegelstumpfes hat.
Die Oberflächen des Kegelstumpfes sind hierbei mit einem
Winkel geneigt, der durch den Kristallaufbau des verwendeten
Halbleitermaterials bestimmt ist. Die Seiten und
die Bodenwände der Inseln 15, 16; 66, 80; 78, 81 grenzen
an Isolationsfilme 18, 19 bzw. 70, 83 an. Beide Inseln
15, 16; 66, 80; 78, 81 werden von einer polykristallinen
Halbleiterschicht 12; 84 getragen. Sämtliche an die
Isolationsschichten 18, 19; 70, 83 angrenzenden Oberflächen
der Seiten- und Bodenwände der Inseln 15, 16;
66, 80; 78, 81 weisen eine hochdotierte Halbleiterschicht
21, 22; 69, 82 auf. Diese Halbleiterschicht mit vergleichsweise
geringem Widerstand ist mit dem gleichen
Dotierungsstoff wie die restliche Insel dotiert.
Claims (5)
1. Verfahren zur Herstellung einer Verbund-Halbleiteranordnung,
bei welchem nacheinander
- a) eine einen Film (61 b) mit einer ersten Ätzgeschwindigkeit aufweisende erste Maskenschicht (61) auf einer Hauptebene (51) eines Halbleiter- Substrats (53) - mit Ausnahme eines darauf freibleibenden ersten lokal begrenzten Bereiches (60) - aufgebracht wird (Fig. 2B),
- b) auf dem freibleibenden ersten lokal begrenzten Bereich (60) der Hauptebene (51) ein erster einkristalliner Abschnitt (63, 66) eines ersten Leitungstyps (N) durch epitaktisches Anwachsen ausgebildet wird (Fig. 2C),
- c) die gesamte freie Oberfläche des ersten einkristallinen Abschnittes (66) mittels Dotierungsstoffen (N) in eine hochdotierte (N⁺) Halbleiterschicht (69) des ersten Leitungstyps (N) überführt wird (Fig. 2F),
- d) eine erste Isolationsschicht (70) auf die hochdotierte (N⁺) Halbleiterschicht (69) des ersten Leitungstyps (N) aufgebracht wird (Fig. 2G),
- e) auf einem zuvor freigelegten weiteren Teil der Hauptebene (51; 71) des Substrates (53) ein zweiter einkristalliner Abschnitt (80) eines zweiten Leitungstyps (P) durch epitaktisches Anwachsen ausgebildet wird,
- f) die gesamte freie Oberfläche des zweiten einkristallinen Abschnitts (80) mittels Dotierungsstoffen (P) in eine hochdotierte (P⁺) Halbleiterschicht (82) des zweiten Leitungstyps (P) überführt wird (Fig. 2L),
- g) eine zweite Isolationsschicht (83) auf die hochdotierte (P⁺) Halbleiterschicht (82) des zweiten Leitungstyps (P) aufgebracht wird (Fig. 2M),
- h) eine polykristalline Halbleiterschicht (84) auf den Oberflächen der ersten und zweiten Isolationsschicht (70, 83) epitaktisch aufgebracht wird (Fig. 2N),
- i) das Halbleiter-Substrat (53) entfernt wird (Fig. 20) und
- j) in dem durch die Entfernung des Halbleiter-Substrats
(53) freigelegten ersten einkristallinen
Abschnitt (66; 78) ein erstes Halbleiter-Bauelement
(Q 1; TH 1; T 1) sowie ein hierzu komplementäres
zweites Halbleiter-Bauelement (Q 2;
TH 2; T 2) im anderen, durch die Entfernung des
Halbleiter-Substrats (53) freigelegten Abschnitt
(80; 81) ausgebildet wird (Fig. 20 bis 2R),
dadurch gekennzeichnet, daß - k) zur Ausbildung des ersten einkristallinen Abschnittes
(66; Merkmal b)
- k.1) auf der gesamten vom ersten lokal begrenzten Bereich (60) und der ersten Maskenschicht (61) gebildeten Substratfläche epitaktisch eine durchgehende, einen einkristallinen (63) und einen polykristallinen (64, 100) Bereich aufweisende erste Halbleiterschicht (62) eines ersten Leitungstyps (N) aufgebracht wird (Fig. 2C),
- k.2) danach auf einem über dem ersten lokal begrenzten Bereich (60) liegenden Bereich der ersten Halbleiterschicht (62) eine zweite Maskenschicht (65) angeordnet wird, deren (zweite) Ätzgeschwindigkeit größer als die (erste) Ätzgeschwindigkeit des Filmes (61 b) ist (Fig. 2D),
- k.3) im Anschluß hieran die erste Halbleiterschicht (62) anisotrop geätzt wird, so daß nur der erste einkristalline Abschnitt (66) in Form eines Pyramidenstumpfes oder Kegelstumpfes stehen bleibt, dessen Seitenwände vorgegebene Neigung (R) haben (Fig. 2E), und
- k.4) schließlich die zweite Maskenschicht (65) entfernt wird (Fig. 2F) und
- l) zur Ausbildung des zweiten einkristallinen Abschnittes
(80; Merkmal e)
- l.1) die erste Maskenschicht (61) entfernt wird (Fig. 2H),
- l.2) danach auf der gesamten von der ersten Isolationsschicht (70) und der freiliegenden Substratoberfläche (71) gebildeten Fläche eine durchgehende, einen einkristallinen Bereich (73) und einen polykristallinen Bereich (74, 100) aufweisende zweite Halbleiterschicht (73, 74) eines zweiten Leitungstyps (P) epitaktisch aufgebracht wird (Fig. 2I),
- l.3) darauf eine dritte Maskenschicht (75) selektiv auf den (auf dem Substrat (53) aufgewachsenen) einkristallinen Abschnitt (73) der zweiten Halbleiterschicht (73, 74) angeordnet wird (Fig. 2J),
- l.4) im Anschluß hieran die zweite Halbleiterschicht (73, 74) anisotrop geätzt wird, derart, daß nur der zweite einkristalline Abschnitt (80) in Form eines Pyramidenstumpfes oder Kegelstumpfes stehen bleibt, dessen Seitenwände eine durch dessen Kristallstruktur vorgegebene Neigung (R) haben (Fig. 2K) und
- l.5) schließlich die dritte Maskenschicht (75) entfernt wird.
2. Verfahren nach Anspruch 1, dadurch gekennzeichnet,
daß die Entfernung des Halbleitersubstrats (53;
Fig. 20) ein zu dessen Hauptebene (51) parallel geführtes
Abtragen der einkristallinen Abschnitte (66, 80) der
ersten und zweiten Halbleiterschichten (62, 73, 74) umfaßt.
3. Verfahren nach Anspruch 1 oder 2, dadurch gekennzeichnet,
daß das Halbleitersubstrat (53)
aus Silizium besteht.
4. Verfahren nach Anspruch 3, dadurch gekennzeichnet,
daß der in der ersten Maskenschicht (61) enthaltene Film
mit der ersten Ätzgeschwindigkeit ein
Siliziumnitrid-Film (61 b) ist, und die zweiten und dritten
Maskenschichten (65, 67) Siliziumoxid-
Filme sind.
5. Verfahren nach wenigstens einem der Ansprüche 1
bis 4, dadurch gekennzeichnet, daß jede Maskenschicht
(61, 65, 76) im wesentlichen quadratisch ausgebildet
ist bzw. ein quadratisches Maskenfenster aufweist.
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DE3034894A1 DE3034894A1 (de) | 1981-03-26 |
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