DE3034894A1 - Halbleiteranordnung mit komplementaeren halbleiter-bauelementen und verfahren zu dessen herstellung - Google Patents

Halbleiteranordnung mit komplementaeren halbleiter-bauelementen und verfahren zu dessen herstellung

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DE3034894A1 DE19803034894 DE3034894A DE3034894A1 DE 3034894 A1 DE3034894 A1 DE 3034894A1 DE 19803034894 DE19803034894 DE 19803034894 DE 3034894 A DE3034894 A DE 3034894A DE 3034894 A1 DE3034894 A1 DE 3034894A1
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    • H01L27/082—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including bipolar components only
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    • H01L27/0826—Combination of vertical complementary transistors

Description

GEYER, HAGEMANM & PARTNER
PATENTANVvAiTF
· Postfach 400745 · 8000 München 40 -Telefon 089.30407V -Telex 5-216136 hage d -Telegramm hageypatent -Telekopierer 089/304071
u.Z.: Pat 129/5-80E
München, den 16 . 09. 1980
vS/6/EG
NIPPON TELEGRAPH & TELEPHONE
PUBLIC CORPORATION
5-1, Marunouchi 1-chome, Chiyoda-ku, Tokyo / JAPAN
HALBLEITERANORDNUNG MIT KOMPLEMENTÄREN HALBLEITER-BAUELEMENTEN UND VERFAHREN ZU DESSEN HERSTELLUNG
Prioritäten: Datum: Land :
17. September 1979 Japan
Datum: Land :
4. März 1980 Japan
Datum: 14. April 1980 Land : Japan
130013/1363
GEYER, HACEMAN^ &-PARTNER
PATENTANVVAlTF
400Τ45 -"80OO München 40 -Telefon 089V3040TT:· Telex 5-216136"haged -Telegramm hageypatent-Te(ekoprerer089'304&71
Nippon Telegraph & München, den
Telephone Public Corp., 16. 09. 1980 Tokyo, Japan
u.Z.: Pat 129/5-80E vS/6/EG
HALBLEITERANORDNUNG MIT KOMPLEMENTÄREN HALBLEITER-BAUELEMENTEN UND VERFAHREN ZU DESSEN HERSTELLUNG
Die Erfindung bezieht sich auf eine Halbleiteranordnung mit komplementären Halbleiter-Bauelementen.
Die Erfindung-bezieKfe'sich auch auf ein Verfahren zur Herstellung einer Verbund-Halbleiteranordnung der im Oberbegriff.des Anspruchs 8 angegebenen Gattung.
Es sind bereits Halbleiteranordnungen der obengenannten Art entwickelt worden, bei welchen die zueinander komplementären Halbleiter-Bauelemente durch eine diekeltrische Isolationsstruktur" voneinander getrennt sind. Derartige Halbleiter-Bauanordnungen sind für unterschiedliche, jeweils eng umgrenzte Anwendungsgebiete ent-
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wickelt worden, Halbleiter-Bauanordnungen der obengenannten Art, die sich gleichzeitig für mehrere unterschiedliche Anwendungsgebiete eignen, sind jedoch noch nicht entwickelt worden. Beispiele jüngster elektronischer Entwicklung auf obengenanntem Gebiet sind moderne, mit elektronischen Bauelementen bestückte Fernsprechvermittlungsanlagen, die auf Zeitmuliplexbasis arbeiten. Hierdurch werden die Effizienz, insbesondere die Einsatzmöglichkeiten derartiger Anlagen erhöht. Zwar haben derartige elektronische Pernsprechvermittlungsanlagen den Vorteil, daß sie vielfältig einsetzbar und unmittelbar an digitale Datenübertragungssysteme ohne eine speziell hierfür vorgesehene Datenverarbeitung anschließbar sind. Deren Herstellungskosten sind jedoch erheblich höher als bisher bekannte Fernsprechvermittlungsanlagen. Ein Grund für die Erhöhung der Herstellungskosten liegt u.a. darin, daß, es notwendig ist, die Fernsprechleitungen für die verschiedenen Teilnehmer mit bidirektionalen Träger- bzw. Versorgungs-Sprechstränen, Zeittakt- und Teilimpulsen etc. zu beaufschlagen. Die hierzu vorgesehenen Versorgungs-Schaltkreise beaufschlagen die Teilnehmerleitungen mit großen Strömen, beispielsweise bis zu 120 mA. Es ist daher erforderlich, integrierte Schaltkreise mit Schalttransistoren zu bestücken, die in der Lage sind, derartig hohe Ströme zu schalten und hierbei.hohe Spannungen, beispielsweise 240 V, zu vertragen. Hinzu kommt, daß sehr hohe Anforderungen an die komplementären Eigenschaften derartiger hochintegrierter Schaltkreise gestellt werden.
Aus der USHPS 3 818 583 sind beispielsweise hierfür geeignete zueinander, komplementäre Transistoranordnungen bekannt,, in welchen eine N -Insel und eine P-Insel voneinander durch ein
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Dielektrikum isoliert sind. Die bekannten Transistoranordnungen werden hierbei u.a. durch eine eigens für sie vorgesehene Kombination einer selektiven Diffusionsdotierung mit einem P -Dotierungsstoff in ein N~-Substrat, einer Passivierung der Inseln mit einem oxidierten Film und einer Ablagerung eines dicken polykristallinen Siliziumfilmes aus der Dampfphase hergestellt.
Da die Dotierungsstoff-Konzentration in der N -Insel
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beispielsweise 5 χ 10 /cm3 beträgt, ist durch vorstehend genanntes Verfahren ein N-Transistor mit einer Durchschlagsfestigkeit von mehreren hundert Volt erhältlich. Ein P-Transistor mit einer derartig hohen Durchschlagsfestigkeit ist jedoch nach obengenanntem Verfahren nicht erhältlich. Denn die P-Insel wird durch Wärmediffusion eines P-Dotierungsstoffes in das N~-Substrat aufgebaut. Hierdurch kann die Dotierungsstoff-Konzentration nicht ausreichend niedrig gehalten werden. Hinzu kommt, daß nach dem obengenannten Verfahren eine hochdotierte Schicht nur auf der Bodenoberfläche der N -Insel herstellbar ist.
Dies hat zur Folge, daß ein vergleichsweise hoher Sw-rienwiderstand dem in der N -Insel ausgebildeten Transistor zugefügt und damit dessen dynamischer Steuerbereich eingeengt wird. Zur Ausbildung der P-Insel durch Wärme-Diffusionsdotierung eines P-Dotierungsstoffes in das N~-Substrat ist eine Langzeitbehandlung mit hoher Temperatur erforderlich. Dies hat eine deutliche Erhöhung der Herstellungskosten zur Folge.
Aus der US-PS 3 461 003 ist eine Halbleiteranordnung mit einer N~-Insel und einer P -Insel bekannt. Die N~-Insel und die P -Insel werden durch selektives epitaktisches
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Anwachsen aufgebaut. Die N - und P -Inseln werden von einem Dielektrikum umgeben und von einem polykristallinen Silizium abgestützt. Da die N - und P~~-Inseln durch epitaktisches Anwachsen aufgebaut werden, ist eine genaue Steuerung der Fremdstoff-Konzentration in den Inseln auf beliebige Konzentrationswerte möglich. Auch können hochdotierte, unmittelbar an das Dielektrikum angrenzende Schichten in den N - und P -Insel aufgebaut werden. Im Ergebnis erhält man damit eine Halbleiteranordnung mit zueinander komplementären Transistoren, die sich durch hohe Durchschlagsspannung und geringen Widerstandswert auszeichnen. Da jedoch vorstehend genannte N~- und P -Inseln durch selektives epitaktisches Anwachsen aufgebaut werden, haben sie einen Querschnitt eines rechteckigen, auf dem Kopf stehenden Kegelstumpfes. Es ist daher äußerst schwierig, deren Form, insbesondere die Ausbildung deren vertikaler Wände zu steuern. Auch können die polykristallinen Schichten zwischen den N - und P -Inseln infolge der verwendeten Dampf phasen- Ablagerung nicht ausreichend nahe an die Seitenwände der Inseln herangeführt werden; insbesondere jiicht nahe genug an die Grundflächen dieser Inseln. Denn die Inseln weisen vertikal überhängende Wände auf, so daß Hohlräume bzw. Ausnehmungen auftreten, die einen Bruch der Schalterebene bzw. des Halbleiterplättchens zur Folge haben.
Ferner hat das aus der vorstehend genannten US-PS bekannte Verfahren des selektiven epitaktischen Anwachsens den Nachteil, daß es nur bei Einhalten vergleichbar enger Randbedingungen durchführbar ist. Dies wiederum hat zur Folge, daß die Verfahrenssteuerung starken Einschränkun-
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gen unterworfen und daher schwierig ist. So ist es beispielsweise nach dem bekannten Verfahren äußerst schwierig, dicke Inseln, d.h. Inseln mit einer Dicke von einigen zehn μ aufzubauen. Auch wirft das im bekannten Verfahren im Anschluß an die Ausbildung der N-Inseln vorgesehene Photoätzen für den Aufbau einer P-Insel Probleme auf, da eine genaue Steuerung des Photoätzens infolge einer durch die N-Insel hervorgerufenen Schulter schwer durchführbar ist.
Der Erfindung liegt die Aufgabe zugrunde, die gattungsgemäße Halbleiteranordnung unter weitestgehender Beibehaltung ihrer bisherigen Vorteile zu verbessern, insbesondere so aufzubauen, daß sie einfacher herstellbar ist.
Diese Aufgabe wird durch die kennzeichnenden Merkmale des Anspruchs 1 gelöst.
Der Erfindung liegt auch die Aufgabe zugrunde, das gattungsgemäße Verfahren unter weitestgehender Beibehaltung seiner bisherigen Vorteile zu verbessern, insbesondre derart weiterzuentwickeln, daß es einfacher steuerbar ist.
Diese Aufgabe wird durch die kennzeichnenden Merkmale des Anspruchs 8 gelöst.
Die vorrichtungsmäßige erfindungsgemäße Lösung hat den Vorteil, daß sie zu einer Halbleiteranordnung mit komplementären Halbleiter-Bauelementen führt, die sich durch hohe Bruchsicherheit, Durchschlagfestigkeit und gut steuerbare Herstellbarkeit auszeichnet.
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Die verfahrensmäßige erfindungsgemäße Lösung hat den Vorteil großer Einfachheit und bequemer Steuerbarkeit, wobei insbesondere auf sich bekannte, bewährte Verfahrensschritte zurückgegriffen werden kann, ohne daß jedoch eine besondere Vorbehandlung durchgeführt oder auf die strenge Einhaltung enger Randbedingungen geachtet werden müßte.
Hierdurch läßt sich das Verfahren einfacher als bekannte Verfahren zur Herstellung derartiger Halbleiteran-Ordnungen steuern.
Auch hat die erfindungsgemäße Lösung den Vorteil, daß Ausnehmungen in der Oberfläche der Elemente vermieden werden.
Weitere bevorzugte Ausführungsbeispiele und deren Vorteile ergeben sich aus den Ansprüchen 2 bis 7 und 9 bis 12 in Verbindung mit der zugehörigen Beschreibung.
Die Maßnahmen gemäß den Ansprüchen 2 bis 4 haben den Vorteil einer äußerst genauen Ausrichtung der geometrischen Ausgestaltung der Inseln, ohne daß es hierzu photolithographischer Schritte bedürfte. Vielmehr ergibt sich diese genaue Ausgestaltung durch Selbstausrichte-Techniken,
Die Maßnahme gemäß Anspruch 5 zeigt die Anwendung der erfindungsgemäßen Lehre auf ein stromgesteuertes komplementäres Halbleiter-Bauelementepaar.
Die Maßnahme gemäß Anspruch 6 zeigt die Anwendung der Erfindung auf einen aus komplementären Halbleiter-Bauelementen aufgebauten Schalter.
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Die Maßnahme gemäß Anspruch 7 zeigt die Anwendung der erfindungsgemäßen Lehre auf ein komplementäres, spannungsgesteuertes Halbleiter-Bauelementenpaar.
Die Maßnahme gemäß Anspruch 9 hat den Vorteil, daß
eine für die gesamte Halbleiteranordnung gemeinsame
Hauptebene erhältlich ist.
Die Maßnahmengemäß den Ansprüchen 10 und 11 haben den Vorteil, daß von einem allgemein bekannten und sich
bewährten Halbleiter-Substrat ausgegangen und hierbei in bequemer Weise auf Selbstausricht-Techniken zurückgegriffen werden kann.
Die Maßnahme gemäß Anspruch 12 unterstützt in besonderem Maße die Ausbildung der gewünschten Neigung der Seitenflächen der Halbleiter-Inseln.
Anhand der nachstehenden Ausführungsbeispiele wird die Erfindung noch näher unter Bezugnahme auf die beigefügten schematischen Zeichnungen erläutert.
In den Zeichnungen zeigen:
Fig. 1 einen Schnitt durch ein erstes Ausführungsbeispiel einer erfindungsge
mäßen Halbleiteranordnung;
Fig. 2A bis 2R aufeinanderfolgende Verfahrensstufen eines Ausführungsbeispieles des erfindungsgemäßen Verfahrens zur Herstellung einer Halbleiter-Bauanordnung mit zuein
ander komplementären Halbleiter-Bauelementen;
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Fig. 3
eine Kollektor-Emitter-Spannungs Kollektor-Strom-Kennlinie für einen erfindungsgemäß hergestellten NPN-Transistor;
Fig, 4
eine Kollektor-Emitter-Spannungs - Kollektor-Strom-Kennlinie für einen erfindungsgemäß hergestellten PNP-Transistor;
Fig. 5A und 5B
Schnittansichten zur Veranschaulichung von Verfahrensstufen eines weiteren Ausführungsbeispiels des erfindungsgemäßen Verfahrens zur Herstellung einer Halbleiteranordnung mit zueinander komplementären Halbleiter-Bauelementen;
Fig. 6
eine Schnittansicht durch ein weiteres Ausführungsbeispiel der erfindungsgemäßen Halbleiteranordnung ;
Fig. 7
eine Schnittansicht durch ein weiteres Ausführungsbeispiel der erfindungsgemäßen Halbleiteranordnungen .
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Das in Fig. 1 dargestellte Ausführungsbeispiel der erfindungsgemäßen Halbleiteranordnung 10 umfaßt ein Halbleiter-Substrat 13, das im wesentlichen aus einer polykristallinen Schicht 12 mit einer Dicke von 200 μ aufgebaut ist. Es ist nicht erforderlich, daß die polykristalline Schicht 12 dotiert ist. Es ist jedoch wichtig, die Abscheidetemperatur zu bestimmen, die sich durch Berücksichtigung der Wärmebehandlungen bzw. bei höheren Temperaturen durchzuführender einzelner Herstellungsschritte ergibt. Bei einem Ausführungsbeispiel der Erfindung beträgt die Ablagerrungstemperatur etwa 1100° C. Auf der einen Seite des Halbleiter-Substrats 13 sind ein einkristalliner N-HaIbleiterbereich, im folgenden N-Insel 15 genannt und ein einkristalliner P-Halbleiterbereich, im folgenden P-Insel 16 genannt, dicht nebeneinander angeordnet. Die N-Insel enthält als Dotierungsstoff Phosphor mit einer
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Konzentration von 5 χ 10 /cm3. Die P-Insel enthält als
14 Dotierungsstoff Bor mit einer Konzentration von 7 χ 10 /cm3 Beide Inseln sind im wesentlichen quadratisch ausgebildet. Deren in der polykristallinen Schicht 12 liegende Seiten- und Bodenflächen werden von Isolationsschichten 18 und 19 umgeben. Die Isolationsschichten 18 und 19 sind beispielsweise 2 μ dick und bestehen -ebenfalls beispielsweise - aus SiC^. Die N-Insel 15 ist mit einer N -Halbleiterschicht 21 versehen; die P-Insel 16 mit einer P Halbleiterschicht 22. Die beiden hochdotierten Halbleiterschichten 21 und 22 schließen sich unmittelbar an die Isolationsschichten 18 und 19 an, haben eine Dicke von 15 μ und eine Dotierungsstoff-Konzentration von bei-
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spielsweise 10 /cm3. Die Seitenflächen der Inseln 15 und 16 sind geneigt und stellen im wesentlichen die (111)-Ebenen dar. Hierbei laufen sie von oben in Richtung des Bodens aufeinander zu. Die geneigten Ebenen sind durch Ätzen hergestellt. Weisen die einkristallinen N- oder P-Inseln 15 und 16 die (100)-Oberflächen auf, dann beträgt der Winkel zwischen den geneigten Oberflächen und der Hauptfläche des Halbleiter-Substrats 13 etwa 54°. Dieser Neigungswinkel ist durch die Kristallstruktur des Halbleitermaterials bestimmt. Haben die Ebenen der Inseln 15 und 16 keine quadratische Form, dann werden die geneigten Oberflächen zusätzlich zur (111)-Ebene durch die (211)-, (2T1)-, (21T)- und (211)-Ebenen gebildet. Diese Ebenen haben einen Winkel von ungefähr 71° gegenüber der (100)-Ebene. Die Herstellung von geneigten Ebenen eines einkristallinen Halbleiters durch Ätzen ist in folgender Literaturstelle offenbart:
JOURNAL OF APPLIED PHYSICS, "Anisotropie Etching of Silicon", Bd. 40, Nr. 11, Okt. 1969 Seiten 4569 - 4574 von D.B. Lee.
In der Oberfläche der N-Insel 15 sind durch Diffusion ein N -Kollektorkontaktbereich 24, ein P-Basisbereich 25 und ein N-Emitterbereich 26 ausgeformt. Ferner sind eine Kollektorelektrode 28, eine Basiselektrode 30 und eine Emitterelektrode 29 vorgesehen, so daß sich insgesamt ein bipolarer NPN-Transistor Q. ergibt. In gleicher Weise sind in der Oberfläche der P-Insel 16 durch Diffusion ein P -Kollektorkontaktbereich 32, ein N-Basisbereich 33, ein mit dem N-Basisbereich 33 verbundener N -Basiskontaktbereich 35 und ein P-Emitterbereich 36 ausgeformt. Ferner
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sind eine Kollektorelektrode 38, eine Basiselektrode 39 und eine Emitterelektrode 40 vorgesehen, so daß sich insgesamt ein bipolarer PNP-Transistor Q„ ergibt. Die Transistoren Q1 und Q„ sind von einem aus einem Oxid aufgebauten Isolationsfilm 42 überdeckt.
Dieser Aufbau der Halbleiteranordnung hat unter anderem die nachstehend wiedergegebenen Vorteile:
Die Widerstandswerte in den N- und P-Inseln 15 und 16 können ausreichend tief gehalten werden. Denn die Hauptabschnitte der N- und P-Inseln 15 und 16 sind aus Bereichen mit vergleichsweise hohem Widerstand sowie geringer und gleichmäßiger Dotierungsstoff-Konzentration aufgebaut, wobei gleichzeitig die eine hohe Dotierungsstoff-Konzentration aufweisenden N - und P -Halbleiter schichten 21/22 an die Isolationsschichten 18 und 19 angrenzen. Es ist daher möglich, zueinander komplementäre Halbleiterbauelemente in den N- und P-Inseln auszubilden. Die Halbleiterbauelemente bzw. die erfindungsgemäße Halbleiteranordnung zeichnet sich durch eine hohe Durchbruchsfestigkeit (Durchbruchsspannung) aus.
Sämtliche Seitenwände der N- und P-Inseln 15 und 16 sind mit einem Winkel geneigt, der durch den kristallinen Aufbau des Halbleitermaterials der Inseln 15 und 16 bestimmt ist. Da die Maßgenauigkeit dieser Bereiche nicht den Beschränkungen bzw. Toleranzen von Maskentechniken unterworfen ist, sind komplementäre Halbleiterbereiche herstellbar, die sich durch größere Gleichförmigkeit gegenüber bekannten Halbleiteranordnungen auszeichnen.
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Anhand der Fig. 2A bis 2R wird ein Ausführungsbeispiel des erfindungsgemäßen Verfahrens zur Herstellung der in Fig. 1 dargestellten Halbleiteranordnung beschrieben.
Zunächst wird von einem N-Silizium-Halbleiter-Substrat ausgegangen, das beispielsweise eine Dotierungsstoff-Konzentration von 5 χ 10 /cm3, eine (100)-Ebene und zwei einander gegenüberliegende Hauptflächen 51 und 52 gemäß Fig. 2A aufweist.
Gemäß Fig. 2B wird dann die Hauptfläche 51 mit einer ersten Maske 61 beschichtet - ausgenommen von der Beschichtung sind jedoch mehrere erste lokal begrenzte Bereiche 60. Die Bereiche 60 entsprechen demnach den Maskenfenstern der Maske 61. Die Maske 61 ist beispiels-
weise 7000 A dick und umfaßt vorzugsweise einen Siliziumnitrid-Film. Die lokalen Bereiche 60 haben beispielsweise eine Ausdehnung von 300 χ 300μ. Gemäß der in Fig. 2B wiedergegebenen Ausschnittsvergrößerung der Maske 61 besteht diese im angegebenen Ausführungsbeispiel aus einem dreischichtigen Laminat, nämlich einem Siliziumoxid-Film
61a mit einer Dicke von 500 A, dem obengenannten Silizi-
umnitrid-Film 61b mit einer Dicke von 1500 A und einem
Siliziumoxid-Film 61c mit einer Dicke von 5000 A. Diese Filme liegen in vorstehend angegebener Reihenfolge übereinander. Die Auflage des Siliziumoxid-Films 61a unmittelbar auf dem Halbleiter-Substrat 53 hat den Vorteil, daß die während der Wärmebehandlung im Siliziumnitrid-FiIm 61b auftretenden Spannungen vom Siliziumoxid-Film 61a aufgefangen werden. Der Siliziumoxid-Film 61c auf dem Siliziumnitrid-Film 61b verhindert, daß der Siliziumnitrid-Film 61b während eines noch zu beschreibenden
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Ätzens mit einer alkalischen Lösung gelöst wird.
Gemäß Fig. 2C wird dann auf der gesamten Oberfläche, d.h. auf der Maske 61 und den im wesentlichen quadratischen, freiliegenden lokalen Bereichen 60 des Substrats 53 eine erste Halbleiterschicht nach einem Epitaxieverfahren aufgebracht. Diese Halbleiterschicht wird im folgenden Epitaxieschicht 62 genannt. Sie enthält N-Dotierungsstoffe, beispielsweise Phosphor und ist 50 μ dick. Diese Dicke ist so gewählt, daß die gewünschte Durchschlagfestigkeit für den Übergang zwischen den Basis- und Kollektorelektroden der in der Epitaxieschicht 62 ausgeformten Transistoren sichergestellt wird. Wegen des epitaktischen Anwachsens während des Epitaxieprozesses kann die Dicke der Epitaxieschicht 62 erhöht werden. Die Epitaxieschicht 62 weist zunächst einen einkristallinen Abschnitt 63 und einen polykristallinen Abschnitt 64 auf. Der einkristalline Abschnitt ist auf dem lokalen Bereich 60 des einkristallinen Halbleitersubstrats 53 aufgewachsen. Er ist daher auch einkristallin. Der polykristalline Abschnitt 64 dagegen ist auf der Maske 61 aufgewachsen. Er ist daher nicht ein-, sondern polykristallin. Ein in Fig. 2C durch gestrichelte Linien dargestellter Übergangsbereich 100 zwischen den Abschnitten 63 und 64 hat im wesentlichen die gleichen Kristallachsen wie der einkristalline Abschnitt 63, jedoch nur eine geringe kristalline Struktur. Der Grenzflächenbereich 101 zwischen dem Übergangsbereich 100 und dem einkristallinen Abschnitt 63 stimmt mit der (111)-Ebene des einkristallinen Ab-Schnitts 63 überein.
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Danach wird eine zweite Maske 65 auf den Abschnitt 63 der Epitaxieschicht 62 aufgebracht- Die Maske 6 5 ist quadratisch und enthält einen Siliziumoxid-Film. Im Anschluß hieran wird die Epitaxieschicht 62 anisotrop geätzt. Hierzu wird eine Ätzlösung aus 30 Gew.-% wässriger KOH-Lösung und Isopropylalkohol bei einer Temperatur von 75 bis 80° C auf die Epitaxieschicht 62 zur Einwirkung gebracht. Infolge der Maske 6 5 werden hierdurch diejenigen Abschnitte entfernt, die außerhalb eines unter der zweiten Maske befindlichen Halbleiterabschnittes 66 liegen. Der Halbleiterabschnitt 66 befindet sich gemäß Fig. 2E im Bereich des einkristallinen Abschnittes 63 der Epitaxieschicht 6 2 bzw. über dem lokalen Bereich 60. Der im anisotropen Ätzmittel befindliche Alkohol dient dazu, ein Ätzen der (211)-Ebene zu verhindern. Zusätzlich zum vorstehend beschriebenen anisotropen Ätzen kann noch ein Ätzmittel bestehend aus drei Teilen Hydrazinhydrat und einem Teil Isopropylalkohol bei einer Temperatur von 90 bis 95° C zur Einwirkung gebracht werden. Nähere Angaben hierzu finden sich in der nachstehend wiedergegebenen Literaturstelle:
Journal of the Electrochemical Society, April 1975, Seiten 545 bis 552.
Ist die zweite Maske 6 5 so ausgebildet, daß sie den gesamten Abschnitt 63 überdeckt, dann wird der Halbleiterabschnitt 66 so ausgebildet, daß er einen Boden und vier seitliche Oberflächen aufweist. Der Boden befindet sich im lokalen Bereich 60, der durch die erste Maske 61 festgelegt ist. Die Breite der seitlichen Oberflächen ver-
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ringert sich in der vom Boden zur Maske 65 weisenden Richtung. Diese vier Seitenflächen stimmen mit den (111)-Ebenen überein. Die anisotrope Ätzung endet an diesen Oberflächen. Da die seitlichen Oberflächen der Halbleiterschicht 66 die (111)-Ebenen sind, schließen
sie einen Winkel von 54 mit der Hauptebene 51 ein.
Wird die erste Halbleiterschicht bzw. Epitaxieschicht bzw. werden die einkristallinen Abschnitte 63 oder die Halbleiterabschnitte 66 in der vorstehend beschriebenen Weise ausgebildet, dann wird der anisotrop weggeätzte Abschnitt durch die (111)-Ebene begrenzt. Diese Ebene ist aber eine Folge der Kristallstruktur der verwendeten Halbleiterschicht. Es ist daher ni.ht erforderlich, die erste Maske 61 genau auszurichten. Die ebenfalls durch Ätzung entfernten Abschnitt des Übergangsbereichs 100 weisen eine große Anzahl von Kristalldefekten auf. Sie eignen sich daher nicht zur Ausbildung von Halbleiteranordnung·^ oder -elementen.
Im Anschluß an den in Fig. 2E dargestellten Verfahrensschritt wird die zweite Maske 6 5 vom Halbleiterabschnitt 66 mit verdünnter Flußsäure oder einem Flußsäure enthaltendem Ätzmittel entfernt. Gemäß Fig. 2F wird dann ein N-Dotierungsstoff in die äußere Oberfläche der Halbleiterschicht 66 eindiffundiert. Gemäß den Fig. 5A und 5B kann außerdem eine Ausnehmung 68 vorgesehen und ebenfalls mit dem N-Dotierungsstoff durch Diffusion dotiert werden. Insgesamt ergibt sich hierdurch ein N -Halbleiterbereich 69 mit einer Dotierungsstoff-
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Konzentration von 1x10 /cm3 und einer Dicke von 1 μ.
Die Dicke des Halbleiterbereiches 69 wird durch anschliessende Wärmebehandlung auf etwa 15 μ erhöht. Zur Dotierung
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des N -Datierungsstoffes sind keinerlei Photoätz-Verfahrensstufen erforderlich. Vielmehr genügt hierfür ein sog. Selbstausrichteverfahren. Insgesamt wird hierdurch eine Halbleiterschicht geschaffen, die sich durch einen geringen Widerstand auszeichnet. Diese Halbleiterschicht ist besonders wichtig für eine Verbesserung der Eigenschaften der in den Halbleiterabschnitten 66 anzuordnenden Halbleiter-Bauelemente, beispielsweise Transistoren. Werden die Dotierungsstoffe tief eindiffundiert, dann erreicht die Verarmungsschicht des Basis-Kollektorüberganges bei niedriger Vorspannung diese vergleichsweise gut leitende Schicht, d.h. den N -Halbleiterbereich 69. Dies hat zur Folge, daß die Durchbruchsspannung verringert wird. Im dargestellten Ausführungsbeispiel wird der Halbleiterbereich 69 bis in den Bodenbereich des Halbleiterabschnittes 66 auf dem Halbleitersubstrat 53 ausgebildet. Hierdurch reicht der Halbleiterbereich 69 mit dem geringen Widerstand bis unter die erste Maske
Gemäß Fig. 2G wird im Anschluß hieran die so erhaltene Halbleiteranordnung einer gewöhnlichen Wärme-Oxidations-Behandlung bei einer Temperatur von etwa 1050° C ungefähr 100 Minuten lang unterworfen. Hierdurch wird ein erster Isolationsfilm 70 aus einem Oxid und mit einer Dicke von 0,8 μ auf die äußere Oberfläche des N -Halbleiterbereiches 69 aufgebracht. Gleichzeitig entsteht auch ein dünner Oxidfilm auf der ersten Maske 61. Dieser Oxidfilm ist jedoch in Fig. 2G nicht dargestellt.
Gemäß Fig. 2H wird in einer nächsten Verfahrensstufe die erste Maske 61 weggeätzt. Das Verhältnis der Ätzgeschwindigkeiten zwischen dem in der ersten Maske 61 enthaltenem
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Siliziumnitrid-Film 61b und Siliziumoxid-Film 61a,c beträgt 1 : 1000 oder mehr für ein und dieselbe fitzlösung, beispielsweise heiße Phosphorsäure mit einer Temperatur von etwa 160° C. Demgemäß kann bei Verwendung heißer Phosphorsäure und der gewählten Dicken für den Isolationsfiln 7.0 und die Siliziumoxid-Filme 61a und 61c nur die erste Maske 61 von der Hauptebene 51 entfernt werden,.ohne daß es hierzu eines photolithographischen Verfahrensschrittes bedürfte (Fig.2H). Da zum Wegätzen lediglich der ersten Maske 61 kein photolithographischer Verfahrensschritt erforderlich ist, wird das Verfahren .
zur Herstellung der erfindungsgemäßen Halbleiteranord-. nung insgesamt vereinfacht.
Nach Entfernen der ersten Maske 61 liegt die Hauptfläche 51 des Halbleiter-Substrats 53 frei, mit Ausnahme des erhabenen Halbleiterabschnittes 66, der seinerseits vom Isolationsfilm 70 überdeckt ist. Der freigelegte Bereich der Hauptebene 51 des Halbleiter-Substrats 53 wird freigelegter Bereich 71 genannt (Fig. 2H). Gemäß Fig. 21 läßt man auf die so erhaltene Struktur eine Epitaxieschicht 73, 74 aufwachsen. Diese Epitaxieschicht ist mit P-Dotierungsstoffen, beispielsweise Bor, mit einer Kon-
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zentration von 7 χ 10 /cm3 dotiert. Sie hat auf dem Halbleiter-Substrat 53 eine Dicke von 70 μ. Derjenige Teil der Epitaxieschicht 73, 74, der auf dem von der ersten Maske 61 freigelegten Bereich 71 des Halbleiter-Substrats 53 aufgewachsen ist, ist einkristallin, da auch das Substrat 53 einkristallin ist. Dieser Bereich wird im folgenden einkristalliner Epitaxieschichtabschnitt 73 genannt. Ein weiterer Abschnitt der Epitaxieschicht ist auf dem erhabenen Isolationsfilm 70 aufgewachsen. Er weist daher polykristallinen Aufbau auf und wird im fol-
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genden polykristalliner Epitaxieschichtabschnitt 74 genannt. Zwischen dem einkristallinen und dem polykristallinen Epitaxieschichtabschnitt 73 und 74 befindet sich der Übergangsbereich 100 und zwischen dem übergangsbereich 100 und dem einkristallinen Epitaxieschichtabschnitt 73 der Grenzflächenbereich 101 (vgl. hierzu Fig. 2C).
Gemäß Fig. 2J wird eine dritte Maske 75 auf einem Teilbereich des einkristallinen Epitaxieschichtabschnittes aufgebracht. Die dritte Maske 75 ist beispielsweise ein
Siliziumoxid-Film mit einer Dicke von 5000 A und einer Abmessung von 200 χ 200 μ. Die dritte Maske 75 hat einen Abstand von etwa 70 μ vom unteren Rand des polykristallinen Epitaxieabschnittes 74. Dieser Abstand hängt im allgemeinen von der Größe von Kerben A1, A~ und A_ ab, die mittels des in Fig. 2K dargestellten VerfahrensSchrittes des anisotropen Ätzens ausgeformt werden. Es ist jedoch nicht unbedingt erforderlich, daß genau diese 70 μ eingehalten werden.
Unter Einsatz der dritten Maske 75 werden der einkristalline Epitaxieabschnitt 73 und das Substrat 53 in Dickenrichtung, d.h. von oben nach unten geätzt, so daß die V-förmigen Kerben A1 bis A3 an den mittels der Maske nicht abgedeckten Bereichen ausgeformt werden (Fig. 2K). Das während dieses Verfahrensschrittes verwendete anisotrope Ätzmittel stimmt mit dem überein, das im Verfahrensschritt gemäß Fig. 2E verwendet wird. Die Kerben A1 bis A3 sind 13 μ tief, gemessen von der Oberfläche des verbleibenden Restes des einkristallinen Epitaxieabschnittes 73. Dieser verbleibende einkristalline Rest wird im folgenden HaIb-
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leiterabschnitt 80 genannt. Die geneigten Oberflächen der Kerben A1 bis A^ sind im Bereich der (111)-Ebene des Kristalls freigelegt. Sie schließen einen Winkel von ungefähr 54° mit der Hauptebene 51 bzw. 71 des Substrats 53 ein.
Die Ausbildung der Kerben A1 , A2 "und A-, führt gemäß Fig. 2K dazu, daß zwei Halbleiterbereiche 78 und 81 entstehen. Der Halbleiterbereich 78 ist aus einem Halbleiterabschnitt 77 und dem darüberliegenden Halbleiterabschnitt 66, der Halbleiterbereich 81 aus dem Halbleiterabschnitt 80 und einem vom ersten Isolationsfilm 70 nicht überdeckten Halbleiterabschnitt 79 des Substrats 53 zusammengesetzt. Demgemäß können durch das anisotrope Ätzen der Halbleiterbereich 81 und die isolierenden Kerben A1 bis A3 gleichzeitig ausgebildet werden. Wegen des vorstehend beschriebenen anisotropen Ätzens haben die Seitenwände der Kerben A1 bis A-. einen Winkel von 54° bezüglich der Hauptebene 51 bzw.71. Erfindungsgemäß haben demnach die Seitenwände der N- und P-Inseln, d.h. des N-dotierten Halbleiterabschnittes 66 und des P-dotierten Halbleiterabschnittes 80 einen Winkel von ungefähr 54° zur Hauptebene 51. Nach dem erfindungsgemäßen Verfahren ist es daher besonders leicht, genau die richtige Menge an Material abzutragen bzw. wegzuätzen. Auch hierdurch zeichnet sich der unter Verwendung von dielektrischer Isolation erhältliche integrierte Schaltkreis aus.
Durch Ausnutzung der unterschiedlichen Dicken des ersten Isolationsfilmes 70 und der dritten Maske 75 wird die Maske 75 vom Halbleiterbereich 81 ohne Zuhilfenahme photolithographischer Techniken einfach dadurch entfernt,
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daß die gesamte Oberfläche geätzt wird. Gemäß Fig. 2L wird dann ein P -Fremdstoff in die Oberfläche derart diffusionsdotiert, daß eine P -Halbleiterschicht 82 mit
20 einer Dotierungsstoff-Konzentration von etwa 1 χ 10 /cm3 und einer Dicke von etwa 1 μ an folgender Stelle gebildet wird: Dem vom ersten Isolationsfilm 70 nicht überdeckten Teil des Halbleiterbereiches 78 und der Außenfläche des Halbleiterbereichs 81. Die Dicke der P+-Halbleiterschicht wird während der nachfolgenden Verfahrensstufe auf etwa 12 μ erhöht. Im übrigen wird die P -Halbleiterschicht 82 ebenso wie die N -Halbleiterschicht 69 mittels Verwendung von Selbstausricht-Techniken hergestellt.
Die so erhaltene Struktur (Fig. 2L) wird anschließend einer Wärmeoxidationsbehandlung bei etwa 10500C unterworfen. Hierdurch wird gemäß Fig. 2M ein zweiter Isolationsfilm 83 auf der P -Halbleiterschicht 82 ausgebildet.
Gemäß Fig. 2N wird dann eine undotierte kontinuierliche polykristalline Silizium-Halbleiterschicht 84 mit einer Dicke von etwa 200 μ auf dem ersten und zweiten Isolationsfilm 70 und 73 aufgebracht.
Gemäß Fig. 20 werden dann die auf der Seite der Hauptebene 52 des Substrats 53 befindlichen Abschnitte der bisher erhaltenen Struktur poliert und geätzt, damit eine Hauptebene 85 entsteht. Diese wird dadurch erhalten, daß der Halbleiterabschnitt 77 des Halbleiterbereiches 78, der Halbleiterabschnitt 79 des Halbleiterbereiches 81 und der zweite Isolationsfilm 83 längs einer zur Hauptebene 51 parallelen Ebene weggeschnitten werden. Nach dem Wegschneiden haben die Halbleiterbereiche 78 und 81 eine Tiefe von
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etwa 8 O μ.
Aus Vorstehendem ergibt sich, daß die durch Epitaxieverfahren angewachsenen N- und P-Halbleiterabschnitte und 80 jeweils kegelstumpfförmig ausgebildet sind, wobei deren Seitenflächen und deren Hauptebenen einen Winkel von ungefähr 54° miteinander einschließen. Sowohl die Seitenflächen als auch die Bodenflächen haben in ihrem Oberflächenbereich hoch dotierte Halbleiterschichten, nämlich die N .-Halbleiterschicht 69 und die P+-Halbleiterschicht 82. Ferner werden die Seitenflächen und die Bodenflächen der Halbleiterabschnxtte 66 und 80 von der polykristallinen Schicht 84 unter Zwischenschaltung der Isolationsfilme 70 und .83 abgestützt.
Mit dem vorstehend beschriebenen erfindungsgemäßen Verfahren und dem damit erzielten Aufbau der Halbleiterstruktur ist es möglich, die Produktionsausbeute zu erhöhen, da die Menge des abzutragenden ( Läppen oder Polieren) Materials genau vorhergesagt werden kann. Denn die N- und P-Inseln bzw. die Halbleiterabschnxtte 66 und 80 bestehen jeweils aus epitaktisch aufgewachsenen Schichten und damit aus. einer fest vorgegebenen Kristallstruktur. Hieraus ergibt sich, daß der Winkel zwischen den Seitenwänden und den Hauptebenen stets bei etwa 54° liegt. Dies entspricht dem Winkel, der durch epitaktisches Passivieren in der Technik der Herstellung integrierter Schaltkreise erhalten wird. Nach der Erfindung ist es auch möglich, die Serienwiderstände von in den N- und P-Halbleiterabschnitten 66 und 80 ausgebildeten Halbleiterelementen zu verringern und damit deren Kenndaten zu verbessern. Die. Serienwider-
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stände werden hierbei durch die vergleichsweise hochdotierten N - und P -Halbleiterschichten 69 und 82 in den Boden- und Seitenflächen der N- und P-Inseln reduziert. Ein weiterer Vorteil des erfindungsgemäßen Verfahrens besteht darin, daß die N- und P-Halbleiterabschnitte 66 und 80 nicht durch selektive Epitaxie-Verfahren, sondern durch ganz gewöhnliche Epitaxieverfahren ausgebildet werden. Diese Maßnahme hat den Vorteil, daß nicht nur sehr genaue Verfahrenssteuerungen unnötig sind, sondern darüberhinaus auch noch die Dicke der Halbleiterschichten leicht vergrößert werden kann.
Ein Verfahren zur Herstellung einer komplexen Halbleiteranordnung bzw. Halbleiteranordnung mit komplementären Halbleiter-Bauelementen wird nachfolgend anhand eines Ausführungsbeispieles für den Einbau eines NPN-Transistors Q1 und eines PNP-Transistors Q2 in die Halbleiteranordnung gemäß Fig. 20 beschrieben.
Gemäß Fig. 2P wird "zunächst ein N-Dotierungsstoff diffusionsdotiert und hierdurch ein hochdotierter N -Kollektor-Kontaktbereich 58 im N-Halbleiterbereich 78 und ein N-Basisbereich 59 im P-Halbleiterbereich 81 ausgebildet.
Durch lokale Diffusionsdotierung durch die Hauptebene 85 mit einem P-Diffusionsstoff werden ferner gemäß Fig. 2P ein P-Basisbereich 91 im Halbleiterabschnitt 77 und ein P-Emitterbereich 92 im N-Basisbereich 59 des Halbleiterbereiches 81 gleichzeitig mit einem P -Kollektorkontaktbereich 93 im Halbleiterabschnitt 79 ausgebildet. Der P -Kollektorkontaktbereich 93 schließt im Halbleiterab-
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schnitt 79 unmittelbar an die hochdotierte P -Halbleiterschicht 82 an.
Je nach verwendetem Dotierungsstoff, dessen Konzentration und der Diffusionstemperatur kann die Dotierung mit dem P-Dotierungsstoff auch vor der N-Diffusionsdotierung durchgeführt werden.
Gemäß Fig. 2Q wird dann erneut mit dem N-Dotierungsstoff diffusionsdotiert und hierdurch ein N-Emitterbereich 94 im P-Basisbereich 91 und ein N -Basiskontaktbereich 95 ausgebildet, der unmittelbar an den N-Basisbereich 59 im Halbleiterabschnitt 79 des P-Halbleiterbereiches 81 angrenzt.
Gemäß Fig. 2R werden dann noch die Anschlußelektroden 96, 97, 98, 99, 105 und 106 für die Transistorbereiche 58, 95, 91, 92, 93 bzw. 94 aufgebracht. Ferner ist noch eine Isolationsschicht 102 auf der Hauptebene 85 angeordnet. Insgesamt ergibt sich dann die in Fig. 2R dargestellte komplexe Halbleiterstruktur.
Diese komplexe Halbleiterstruktur weist den vertikalen bipolaren NPN-Transistor Q1 auf, dessen Kollektor-, Basis- und Emitterbereiche jeweils von den Halbleiterabschnitten 66 und 67 im Abschnitt 77 (oder 66 und 77 im Abschnitt 78), dem P-Bereich 91 bzw. dem N-Bereich 94 gebildet werden. Die in Fig. 2R dargestellte Halbleiterstruktur weist ferner einen vertikalen bipolaren PNP-Transistor Q2 auf, dessen Kollektor-, Basis- und Emitterbereiche durch den Halbleiterabschnitt 80 im P-Bereich 81, den N-Bereich 59 bzw. den P-Bereich 92 gebildet werden. Die beiden Transistoren Q1 und Q2 sind voneinander durch die Isolationsfilme 70 und
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83 isoliert.
Der Stromverstärkungsfaktor vorstehend beschriebener Transistoren wird mit der erfindungsgemäßen Anordnung verbessert- Dies beruht zum Teil darauf, daß die einkristallinen Halbleiter-Inseln, d.h. die N- und P-HaIbleiterabschnitte 66 und 80 bzw. 78 und 81 sehr gute Kristallstruktur haben und außerdem sowohl der PNP- als auch der NPN-Transistor vertikale Struktur haben. Da ferner die Halbleiterabschnitte 66 und 80 81 durch epitaktisches Anwachsen ausgeformt werden, kann deren Widerstandswert erhöht und damit die Durchschlagsspannung der Halbleiterelemente ebenfalls erhöht werden.
Die erfindunsgemäß aufgebauten Halbleiteranordnungen wurden experimentell überprüft, dabei ergab sich die für den Transistor Q1 in Fig. 3 wiedergegebene Beziehung zwischen der Kollektor-Emitterspannung und dem Kollektorstrom. Zum Aufbau des dem Experiment unterworfenen Transistors Q1 werden folgende Angaben gemacht: Tiefe des N-Halbleiterbereiches 78: 50 μ; ebene Fläche: 300 χ 300 μ; Tiefe der Emitterelektrode 94: 7 μ; Dotierungsstoff-
20 Konzentration im Emitterbereich 94: 1 χ 10 /cm3; Dotierungsstoff-Konzentration in der Kollektor-Insel bzw. dem Halbleiterbereich 78: 5 χ 1014/cm3.
Fig. 4 gibt die - ebenfalls durch experimentelle Überprüfung - gewonnene Relation zwischen der Kollektor-Emitterspannung und dem Kollektorstrom des Transistors Q2 wieder. Der dem Experiment unterworfene Transistor Q2 hatte unter anderem folgende Herstellungsdaten: N-Fremd-
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stoff-Konzentration im Halbleiter-Substrat 53:
5 χ 10 /cm3; Tiefe der P-Insel bzw. des P-Halbleiterbereiches 81: 70 μ; Größe der ebenen Fläche: 300 χ 300 μ; Tiefe der Emitterelektrode 92: 8 μ; Fremdstoff-Konzen-
1 9 tration im Emitterbereich 92: 2 χ 10 /cm3; Tiefe des Basis-Bereiches 59: 11μ; Fremdstoff-Konzentration im
Basis-Bereich 59: 8 χ 10 /cm3; Dotierungsstoff-Konzentration im Kollektor-Bereich: 7 χ 10 /cm3.
Die in den Fig. 3 und 4 graphisch wiedergegebenen Ergebnisse des Experimentes zeigen, daß die Durchschlagsspannung der PNP- und NPN-Transistoren Q1 und Q2 in der erfindungsgemäßen Halbleiteranordnung äußerst hoch, im wiedergegebenen Äusführungsbeispiel zwischen - 350 und - 380 V liegt. Auch kann der Serienwiderstand der beiden Elemente unter einige Hundert Ohm herabgedrückt werden. Im Vergleich hierzu liegt der Widerstand entsprechender Halbleiter-Bauelemente in einer entsprechenden Halbleiteranordnung, bei welcher jedoch die Seitenwände der einkristallinen Inseln nicht die hochdotierten Schichten und 82 aufweisen, in der Größenordnung von einigen Kilo-Ohm.
Bei dem anhand der Fig. 2A bis 2R beschriebenen Ausführungsbeispiel können beispielsweise folgende Modifikationen vorgenommen werden. Die in Fig. 2D über dem ersten lokalen Bereich 60 angeordnete zweite Maske 65 kann auch kleiner sein, beispielsweise 210 χ 210 μ. Bei Verwendung einer derartig kleinen Maske liegt ein Teil der Hauptebene 51 des Substrats 53 zwischen der ersten Maske 61 und dem Halbleiterabschnitt 66 frei, so daß die im Zusammenhang mit der Beschreibung der Fig. 2F erwähnten Ausnehmungen 68 gebildet werden. Eine derartige Struktur ist anhand der
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Fig. 5A veranschaulicht. Bei diesem abgeänderten Ausführungsbeispiel für ein Verfahren zur erfindungsgemäßen Herstellung werden unter anderem folgende Verfahrensschritte ausgeführt: Die hochdotierte N -Halbleiterschicht 69 wird in den Halbleiterabschnitt 66 und in das Substrat 53 einschließlich der Ausnehmungen 68 dotiert (Fig. 5B). Die nachfolgenden Schritte entsprechen bzw. stimmen überein mit den in den Fig. 2G ff erläuterten Verfahrenssehritten.
Die Dimension der verwendeten zweiten Maske 6 5 ergibt sich aus den nachstehenden Überlegungen, wobei in Fig. 2D folgendes gelten soll: d sei gleich die Dicke der Epitaxieschicht 6 2; 1 sei gleich die Länge der einen Seite in der öffnung der ersten Maske 61, d.h. die Breite des Halbleiterabschnittes 66; θ sei gleich der durch die Kristallstruktur des Halbleiterabschnittes 66 bestimmte Winkel zwischen dessen Seitenwänden und der Hauptebene 51 des Halbleiter-Substrates (der Winkel zwischen der (111)-Ebene und der (100)-Kristalloberfläche beträgt54°); S sei gleich die Breix-e der oberen Oberfläche des Halbleiterabschnittes
66 (einkristalliner Abschnitt 63); und ot sei die Breite der während des anisotropen Ätzens verwendeten dritten Maske 65. Für
OC ^ S gilt: S + 2 χ d/tan θ = -^.
Aus diesem Grunde ist es nicht notwendig, die Breite Q^ der Maske 65 zu beschränken. Es muß nur verhindert werden, daß die Maske 65 nicht an die benachbarte Insel anstößt.
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Denn im polykristallinen Abschnitt 64 und im einkristallinen, jedoch mit Gitterdefekten behafteten Übergangsbereich 100 hat das anisotrope Ätzmittel auch dann Ätzwirkung, wenn die in Rede stehenden Bereiche unter der Maske 65 liegen.
Für Oi, < S gilt jedoch
00 + 2 χ d/tan θ = -<?
Die in den N-und P-Inseln anordnenbaren komplementär zueinander ausgelegten Halbleiterelemente sind nicht auf bipolare Transistoren beschränkt. Stattdessen können auch Feldeffekt-Transistoren, Thyristoren etc. in den Inseln ausgebildet werden.
Bei dem in Fig. 6 dargestellten Ausführungsbeispiel der erfindungsgemäßen Halbleiteranordnung sind zwei zueinander komplementär^ Thvristoren TH1, TH2 in den N- und P-Inseln 15 und 16 ausgebildet. Im einzelnen ist hierbei ein PNPN-Thyristor TH1 in der N-Insel 15 ausgebildet, der einen an die N -Halbleiterschicht 21 sich unmittelbar anschließenden N -Bereich 151, einen P -Bereich 152, einen P-Bereich 153, einen im P-Bereich 153 ausgebildeten N Bereich 154, eine in Kontakt mit dem N -Bereich 151 stehende N -Bereich-Steuerelektrode 155, eine in Kontakt mit dem P -Bereich 152 stehende Anodenelektrode 156, eine mit dem P-Bereich 153 in Kontakt stehende P-Bereich-Steuerelektrode 157 und eine in Kontakt mit de] stehende Kathodenelektrode 158 aufweist.
elektrode 157 und eine in Kontakt mit dem N -Bereich
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In der P-Insel 16 ist dagegen ein NPNP-Thyristor TH2 ausgebildet, der einen P -Bereich 161 aufweist, der in die an die Isolationsschicht 19 angrenzende P -Halbleiterschicht 22 übergeht, sowie ferner einen N -Bereich 162, einen N-Bereich 163, einen im N-Bereich 163 ausgebildeten P -Bereich 164, eine in Kontakt mit dem P -Bereich 161 stehende P -Bereich-Steuerelektrode 165, eine in Kontakt mit dem N -Bereich 162 stehende Kathodenelektrode 166, eine in Kontakt mit dem N-Bereich 163 stehende N-Bereich-Steuerelektrode 167 und eine in Kontakt mit dem P -Bereich 164 stehende Anodenelektrode 168. Ferner ist ein beide Thyristoren TH1 und TH2 überdeckender Isolationsfilm 150 vorgesehen.
Da der Aufbau und die Wirkungsweise von Thyristoren bekannt sind, wird davon ausgegangen, daß eine weitere Beschreibung derselben nicht erforderlich ist.
Gemäß dem in Fig. 7 dargestellten weiteren Ausführungsbeispiel der erfindunsgemäßen Halbleiteranordnung sind zwei komplementäre Feldeffekt-Transistoren T1, T2 iι den N- und P-Inseln 15 und 16 ausgebildet.
Im einzelnen ist hierbei in der N-Insel 15 ein P-Kanal-Feldeffekt-Transistor T1 ausgebildet mit einem P■-Sourcebereich 171, einem P -Drainbereich 172, einem den P Sourcebereich 171 mit der N -Halbleiterschicht 21 verbindenden N -Bereich 173, einer in Kontakt mit dem P -Sourcebereich 171 und dem N -Bereich 173 stehenden Source-Elektrode 175, einer in Kontakt mit dem P+-Bereich 172 stehenden Drain-Elektrode 176 und einer Gate-Elektrode 177, die auf einem zwischen dem Source- und dem Drainbereich 171
^O und 172 angeordneten Oxid-Film 170 aufgebracht ist.
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In ähnlicher Weise ist in der P-Insel 16 ein N-Kanal-Feldeffekt-Transistor T2 ausgebildet, mit einem N -Sourcebereich 181, einem N -Drainbereich 182, einem den N -Sourcebereich 181 mit der P -Halbleiterschicht 22 verbindenden P -Bereich 183, einer mit dem N -Sourcebereich 181 und dem P -Bereich 183 in Kontakt stehenden Source-Elektrode 185, einer mit dem N -Drainbereich 182 in Kontakt stehenden Drain-Elektrode 186 und einer auf einem zwischen dem Source- und dem Drainbereich 181, 182 angeordneten Oxid-Film 170 aufgebrachten Gate-Elektrode 187.
Da der Aufbau und die Wirkungsweise von Feldeffekt-Transistoren an sich bekannt ist, wird davon ausgegangen, daß eine weitere Beschreibung nicht erforderlich ist.
Die vorgenannten Ausführungsbeispiele zusammenfassend
kann gesagt werden, daß die erfindungsgemäße Lehre eine Halbleiteranordnung 10 mit darin angeordneten zueinander komplementären Halbleiterbauelementen QJ , Q2 bzw. T1 , T2 bzw. TH1, TH2, die .sich durch hohe Durchschlagfestigkeit aufweisen, umfaßt. Die Halbleiterelemente Q1 , Q2; T1, T2;
TH1, TH2 sind in N- bzw. P-Inseln 15, 16 bzw. 66, 68 bzw. 78, 81 ausgebildet, wobei jede Insel die Gestalt eines auf dem Kopf stehenden Kegelstumpfes hat.
Die Oberflächen des Kegelstumpfes sind hierbei mit einem Winkel geneigt, der durch den Kristallaufbau des verwen-
deten Halbleitermaterials bestimmt ist. Die Seiten und die Bodenwände der Inseln 15, 16;. 66, 80; 78,81 grenzen an Isolationsfilme 18, 19 bzw. 70, 83 an. Beide Inseln 15, 16; 66, 80; 78, 81 werden von einer polykristallinen
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Halbleiterschicht 12; 84 getragen. Sämtliche an die
Isolationsschichten 18, 19; 70, 83 angrenzenden Oberflächen der Seiten- und Bodenwände der Inseln 15, 16; 66, 80; 78, 81 weisen eine hochdotierte Halbleiterschicht 21, 22; 69, 82 auf. Diese Halbleiterschicht mit vergleichsweise geringem Widerstand ist mit dem gleichen Dotierungsstoff wie die restliche Insel dotiert.
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Claims (12)

  1. CLYtR1HAGEMAKN K- PAIiTN1ER
    ί ji-siiiij. iic-sii.iKi- df) l'imi:,ii h 4UU~4> - WK)(I München-4U lclclon (WJ .JO4071" -Telex 5-216136 hagi' d -Telegramm hageypatent -Telekopierer 089-3040"1
    Nippon Telegraph & München, den
    Telephone Public Corp., . 16. 09. 1980 Tokyo, Japan
    u-.Z.: Pat 129/5-80E vS/6/EG
    PATENTANSPRÜCHE
    ΙΛί Halbleiteranordnung mit komplementären Halbleiter-Bauelementen, gekennzeichnet durch
    a) eine einkristalline P-Halbleiter-Insel (16;80 ;81) , b) eine einkristalline N-Halbleiter-Insel (15;66;78),
    c) eine die N- und P-Inseln (15,16; 66, 80; 78, 81) unter Eildung einer deren Hauptebene einschließenden Hauptebene (51;85) umgebende und hierbei die N- und P-Inseln gleichzeitig abstützende und isolierende polykristalline Halbleiterschicht (12;84),
    d) eine zwischen den Seiten- und Bodenwänden jeder
    N- und P-Insel (15,16; 66,80; 78,81) und der polykristallinen Halbleiterschicht (12;84) angeordnete Isolationsschicht (18,19; 70,83),
    e) eine jeweils an die Isolations schichten; 18 ,19 ; 70,83)
    angrenzende hochdotierte N -Schicht (21,69) in
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    COPY
    der N-Insel (15;66;78) und eine hochdotierte P+-Schicht (22;82) in der P-Insel (16;8O;81),
    f) einen durch die Kristallstruktur der N- und P-Inseln (15,16; 66,80; 78,81) vorgegebenen Neigungswinkel (Θ) der Seitenflächen der N- und P-Inseln (15,16; 66,80; 78,81) und
    g) ein in der N-Insel (15;66;78) ausgebildetes Halbleiter-Bauelement(Q1; TH1; T1) und ein in der P-Insel (16;80;81) ausgebildetes hierzu komplementäres Halbleiter-Bauelement (Q2; TH2; T2) .
  2. 2. Halbleiteranordnung nach Anspruch 1, dadurch gekennzeichnet , daß die N- und P-Inseln (15,16; 66,80; 78,81) Seitenwände in der (111)-Ebene haben.
  3. 3. Halbleiteranordnung nach Ansspruch 1, dadurch gekennzeichnet, daß die N- und P-Inseln (15,16; 66,80; 78,81) einen Querschnitt in Form eines auf dem Kopf stehenden Kegelstumpfes haben.
  4. 4. Halbleiteranordnung nach Anspruch 1, dadurch gekennzeichnet , daß der Neigungswinkel (Θ) zwischen den Seitenwänden der M- und P-Inseln (15,16; 66,80; 78,81) und der Hauptebene (51; 85) etwa 54° ist.
  5. 5. Halbleiteranordnung nach wenigstens einem der vorstehenden Ansprüche, dadurch gekennzeichnet, daß das in der P-Insel (16; 80 ; 8 1) ausgebildete Halbleiter-Bauelement ein PNP-Transistor(Q2) und das
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    in der N-Insel (15;66;78) ausgebildete Halbleiter-Bauelement ein NPN-Transistor (Q1) ist.
  6. 6. Halbleiteranordnung nach wenigstens einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, daß das in der P-Insel (1 6 ; 80 ;81) ausgebildete Halbleiter-Bauelement ein NPNP-Thyristor (TH2) und das in der N-Insel (15;66;78) ausgebildete Halbleiter-Bauelement ein PNPN-Thyristor (TH1). ist.
  7. 7. Halbleiteranordnung nach wenigstens einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, daß das in der P-Insel (16;8O;81) ausgebildete Halbleiter-Bauelement ein N-Kanal-Feldeffekttransistor (T2) und das in der N-Insel (15;66;78) ausgebildete Halbleiter-Bauelement ein P-Kanal-Feldeffekttransistor (T1) ist.
  8. 8. Verfahren zur Herstellung einer Verbund-Halbleiteranordnung, insbesondere nach Anspruch 1, bei welchem
    a) eine einen Film (61b) mit einer ersten Ätzgeschwindigkeit aufweisende erste Maskenschicht (61)
    ~n auf eine Hauptfläche (51) eines Halbleiter-Substrats (53) derart aufgebracht wird, daß ein erster lokal begrenzter Bereich (60) der einen Hauptfläche (51) freibleibt (Fig. 2B),
    gekennzeichnet durch die sich hieran anschließenden Verfahrensschritte:
    b) epitaktisches Anwachsenlassen einer ersten Halbleiterschicht (62) eines ersten Leitertyps (N)
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    auf der gesamten vom ersten lokalen Bereich (60) und der ersten Maskenschicht (61) gebildeten Oberfläche des Substrats (53) mit einem vom ersten lokalen Bereich (60) ausgehenden einkristallinen Abschnitt (63, 66) und einem von
    der ersten Maskenschicht (61) ausgehenden polykristallinen Abschnitt (64); Fig. 2C),
    c) Aufbringen einer zweiten Maskenschicht (65), die eine über der ersten Ätzgeschwindigkeit des Filmes (61b) liegende zweite Ätzgeschwindigkeit
    hat, auf einem dem ersten lokalen Bereich (60) zugeordneten Bereich der ersten Halbleiterschicht (62); Fig. 2D),
    d) Ätzen der ersten Halbleiterschicht (62) unter Verwendung der zweiten Maskenschicht (65) und eines Ätzmittels, derart, daß von der ersten Halbleiterschicht (62) nur der einkristalline Abschnitt (66) mit einer durch dessen Kristallstruktur festgelegten Neigung (Θ) seiner Seitenflächen stehenbleibt (Fig. 2E),
    e) Entfernen der zweiten Maskenschicht (65, Fig. 2F),
    f) Ausbilden einer mit Dotierungsstoffen hochdotierten (N ) Halbleiterschicht (69) des ersten Leitertyps (N) auf der gesamten Oberfläche des einkristallinen Abschnittes (66; Fig. 2F),
    g) Aufbringen einer ersten Isolationsschicht (70) auf den einkristallinen Abschnitt (66; Fig. 2G),
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    h) Entfernen der ersten Maskenschicht (61; Fig. 2H),
    i) epitaktisches Anwachsenlassen einer zweiten Halbleiterschicht (73, 74) eines zweiten Leitertyps (P) auf der gesamten von der ersten Isolationsschicht (70) und der freiliegenden Oberfläche (71) des Substrats (53) gebildeten Fläche mit einem von der ersten Isolationsschicht (70) ausgehenden polykristallinen Abschnitt (74) und einem vom Substrat (53, 71) ausgehenden einkristallinen Abschnitt (73 ; Fig. 21)
    j) selektives Aufbringen einer dritten Maskenschicht (75) auf Bereichen des einkristallinen Abschnittes (73) der zweiten Halbleiterschicht (73, 74; Fig. 2J),
    k) Ätzen der zweiten Halbleiterschicht (73, 74)
    unter Verwendung der dritten Maskenschicht (75) und eines Ätzmittels derart, daß von der zweiten Halbleiterschicht (73, 74) ein einkristalliner Abschnitt (80) mit einer durch dessen Kristallstruktur festgelegten Neigung seiner Oberflächen
    innerhalb eines zweiten lokal begrenzten Bereiches (81) stehenbleibt (Fig. 2K),
    1) Entfernen der dritten Maskenschicht (75),
    m) Ausbilden einer mit Dotierungsstoffen hochdotierten (P+) Halbleiterschicht (82) des zweiten
    Leitertyps (P) auf der gesamten äußeren Oberfläche des von der zweiten Halbleiterschicht (73, 74) stehengebliebenen einkristallinen Abschnit-
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    tes (80; Fig. 2L),
    η) Aufbringen einer zweiten Isolationsschicht (83) auf einer die Oberfläche des von der zweiten Halbleiterschicht (73, 74) stehengelassenen einkristallinen Abschnittes (80) umfassenden
    Oberfläche (Fig. 2M),
    o) Ausbilden einer polykristallinen Halbleiterschicht (84) auf den Oberflächen der ersten und zweiten Isolationsschicht (70, 83; Fig. 2N),
    p) Entfernen des Halbleiter-Substrats (53; Fig. 20),
    q) Ausbilden eines Halbleiter-Bauelementes (Q1; TH1; T1) in einem durch die Entfernung des Halbleiter-Substrats (53) freigelegten einkristallinen Abschnitt (66;77;78) und eines hierzu komplementä-
    ren Halbleiter-Bauelementes (Q2; TH2; T2) im ande
    ren durch Entfernung des Halbleiter-Substrats (53) freigelegten Abschnitt (79; 8 0; 81) unter Verwendung einer durch Schneiden erhaltenen Oberfläche als Hauptebene (85; Fig. 20 bis R).
  9. 9. Verfahren nach Anspruch 8, dadurch gekennzeichnet, daß die Entfernung des Halbleiter-Substrats (53; Fig. 20) ein zu dessen Hauptebene (51) parallel geführtes Abschneiden der einkristallinen Abschnitte (66, 80) der ersten und zweiten Halbleiterschichten (62, 73, 74) umfaßt.
  10. 10. Verfahren nach Anspruch 8 oder 9, dadurch gekennzeichnet , daß das Halbleiter-Substrat (53)
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    im wesentlichen aus Silizium besteht.
  11. 11 . Verfahren nach Anspruch 10, dadurch gekennzeichnet , daß der in der ersten Maskenschicht (61) enthaltene Film mit der ersten Ätzgeschwindigkeit im wesentlichen ein Siliziumnitrid-Film (61b) ist, und die zweiten und dritten Maskenschichten (65, 67) im wesentlichen Siliziumoxid-Filme sind.
  12. 12. Verfahren nach wenigstens einem der Ansprüche 8 bis 11, dadurch gekennzeichnet , daß jede Maskenschicht (61, 65, 75) im wesentlichen quadratisch ausgebildet ist bzw. ein quadratisches Maskenfenster aufweist.
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8328 Change in the person/name/address of the agent

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