DE102005018378A1 - Halbleitervorrichtung der Bauart mit dielektrischer Isolierung - Google Patents

Halbleitervorrichtung der Bauart mit dielektrischer Isolierung Download PDF

Info

Publication number
DE102005018378A1
DE102005018378A1 DE102005018378A DE102005018378A DE102005018378A1 DE 102005018378 A1 DE102005018378 A1 DE 102005018378A1 DE 102005018378 A DE102005018378 A DE 102005018378A DE 102005018378 A DE102005018378 A DE 102005018378A DE 102005018378 A1 DE102005018378 A1 DE 102005018378A1
Authority
DE
Germany
Prior art keywords
region
silicon concentration
high silicon
electrode
oxide film
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
DE102005018378A
Other languages
English (en)
Other versions
DE102005018378B4 (de
Inventor
Hajime Akiyama
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Publication of DE102005018378A1 publication Critical patent/DE102005018378A1/de
Application granted granted Critical
Publication of DE102005018378B4 publication Critical patent/DE102005018378B4/de
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40Electrodes ; Multistep manufacturing processes therefor
    • H01L29/402Field plates
    • H01L29/404Multiple field plate structures
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76Making of isolation regions between components
    • H01L21/762Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76251Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843Source or drain regions of field-effect devices
    • H01L29/0847Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H01L29/0852Source or drain regions of field-effect devices of field-effect transistors with insulated gate of DMOS transistors
    • H01L29/0873Drain regions
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843Source or drain regions of field-effect devices
    • H01L29/0847Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H01L29/0852Source or drain regions of field-effect devices of field-effect transistors with insulated gate of DMOS transistors
    • H01L29/0873Drain regions
    • H01L29/0878Impurity concentration or distribution
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40Electrodes ; Multistep manufacturing processes therefor
    • H01L29/402Field plates
    • H01L29/405Resistive arrangements, e.g. resistive or semi-insulating field plates
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40Electrodes ; Multistep manufacturing processes therefor
    • H01L29/402Field plates
    • H01L29/407Recessed field plates, e.g. trench field plates, buried field plates
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40Electrodes ; Multistep manufacturing processes therefor
    • H01L29/408Electrodes ; Multistep manufacturing processes therefor with an insulating layer with a particular dielectric or electrostatic property, e.g. with static charges or for controlling trapped charges or moving ions, or with a plate acting on the insulator potential or the insulator charges, e.g. for controlling charges effect or potential distribution in the insulating layer, or with a semi-insulating layer contacting directly the semiconductor surface
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70Bipolar devices
    • H01L29/72Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7394Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET on an insulating layer or substrate, e.g. thin film device or device isolated from the bulk substrate
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76Unipolar devices, e.g. field effect transistors
    • H01L29/772Field effect transistors
    • H01L29/78Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7816Lateral DMOS transistors, i.e. LDMOS transistors
    • H01L29/7824Lateral DMOS transistors, i.e. LDMOS transistors with a substrate comprising an insulating layer, e.g. SOI-LDMOS transistors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76Unipolar devices, e.g. field effect transistors
    • H01L29/772Field effect transistors
    • H01L29/78Field effect transistors with field effect produced by an insulated gate
    • H01L29/786Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78603Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the insulating substrate or support

Abstract

Eine Halbleitervorrichtung der Bauart mit dielektrischer Isolierung (101) kann eine hohe dielektrische Widerstandsfähigkeit erzielen, während verhindert wird, dass die Durchschlagfestigkeit davon in Abhängigkeit von der Dicke einer dielektrischen Schicht und der Dicke einer ersten Halbleiterschicht beschränkt wird. Ein N·-·-Driftbereich (3) ist mit einem Halbleitersubstrat (1) durch einen vergrabenen Oxidfilm (2) derart verbunden, dass eine Vorrichtung hoher Spannungsfestigkeit in dem N·-·-Driftbereich (3) gebildet wird. Eine erste Feldplatte (9) ist in dem N·-·-Driftbereich (3) in der Nähe einer Drainelektrode (7) ausgebildet. Ein erster Bereich hoher Siliziumkonzentration (12), der aus einem vergrabenen N·+·-Bereich aufgebaut ist, ist in einem porösen Oxidfilmbereich (2c) ausgebildet, der einen Teil einer vergrabenen Oxidschicht (2) an einer Stelle gerade unterhalb der Drainelektrode (7) bildet. Die Drainelektrode (7) und die erste Feldplatte (9) sind elektrisch mit dem ersten Bereich hoher Siliziumkonzentration (12) durch einen N·-·-Drainwannenbereich (15) verbunden.

Description

  • Die vorliegende Erfindung bezieht sich auf eine Halbleitervorrichtung der Bauart mit dielektrischer Isolierung, die ein Paar von durch einen vergrabenen oder eingebetteten Oxidfilm miteinander verbundenen Halbleitersubstraten aufweist.
  • In der Vergangenheit sind eine Vielzahl von Halbleitervorrichtungen der Bauart mit dielektrischer Isolierung vorgeschlagen worden (siehe z.B. eine erste Patentschrift JP 02-739018 (insbesondere die 52 bis 57).
  • Wie in den 52 und 53 in der ersten Patentschrift gezeigt, ist ein Halbleitersubstrat einer Halbleitervorrichtung der Bauart mit dielektrischer Isolierung auf seiner oberen Oberfläche mit einer dielektrischen Schicht und auf seiner unteren Oberfläche mit einer rückseitigen Oberflächenelektrode versehen, wobei eine N--dotierte Halbleiterschicht auf einer oberen Oberfläche der dielektrischen Schicht angeordnet ist.
  • Zusätzlich dient die dielektrische Schicht zum dielektrischen Isolieren des Halbleitersubstrats und der N--dotierten Halb leiterschicht voneinander, und ein erster Isolierfilm grenzt die N--dotierte Halbleiterschicht in einem vorbestimmten Bereich ab.
  • Ein N+-dotierter Halbleiterbereich mit einem relativ geringen elektrischen Widerstandswert ist auf der oberen Oberfläche der N--dotierten Halbleiterschicht in dem durch den ersten Isolierfilm abgegrenzten vorbestimmten Bereich ausgebildet, und ein P+-dotierter Halbleiterbereich ist derart ausgebildet, dass er den N+-dotierten Halbleiterbereich umgibt. Darüber hinaus sind eine Elektrodenkathode und eine Anodenelektrode mit dem N+-dotierten Halbleiterbereich bzw. dem P+-dotierten Halbleiterbereich verbunden, und die Kathodenelektrode und die Anodenelektrode sind elektrisch voneinander durch einen zweiten Isolierfilm isoliert.
  • Ferner, wenn, wie in 54 in der ersten Patentschrift dargestellt, sowohl die Anodenelektrode als auch die rückseitige Oberflächenelektrode auf 0V festgelegt sind, wobei eine an die Kathodenelektrode angelegte positive Spannung allmählich erhöht wird, wird sich eine erste Verarmungsschicht ausbilden, die sich von einem pn-Übergang zwischen der N--dotierten Halbleiterschicht und dem P+-dotierten Halbleiterbereich erstreckt. Da zu dieser Zeit die Spannung des Halbleitersubstrats fest auf Massepotential ist und durch die dielektrische Schicht als eine Feldplatte fungiert, bildet sich eine zweite Verarmungsschicht zusätzlich zu der ersten Verarmungsschicht derart aus, dass sie sich von einer Grenzfläche zwischen der N--dotierten Halbleiterschicht und der dielektrischen Schicht in eine Richtung zu der oberen Oberfläche der N--dotierten Halbleiterschicht erstreckt.
  • Auf diese Art und Weise kann sich die erste Verarmungsschicht aufgrund der Ausdehnung der zweiten Verarmungsschicht leicht zu der Kathodenelektrode erstrecken, wodurch ein elektrisches Feld an dem pn-Übergang zwischen der N--dotierten Halbleiter schicht und dem P+-dotierten Halbleiterbereich verringert ist. Dieser Effekt ist allgemein als RESURF (engl. Reduced SURface Field)-Effekt bekannt.
  • Ferner sei, wie in 55 in der ersten Patentschrift dargestellt, angenommen, dass bei der Verteilung der elektrischen Feldstärke in einem Querschnitt an einer Stelle genügend weit weg von dem P+-dotierten Halbleiterbereich die vertikale Abmessung der zweiten Verarmungsschicht durch x wiedergegeben wird; die Dicke der dielektrischen Schicht durch t0 wiedergegeben wird; und die obere Oberfläche der N--dotierten Halbleiterschicht dem Ursprung der Abszisse entspricht. In diesem Fall wird ein voller Spannungsabfall V in dem obigen Querschnitt durch die folgende Gleichung (1) wiedergegeben: V = q·N/(∊2·∊0)·(x2/2+∊2·t0·x/∊3) (1)
  • Hierbei ist in dem Ausdruck (1) N eine Störstellenkonzentration [cm-3] der N+-dotierten Halbleiterschicht; ∊0 ist eine Dielektrizitätskonstante [C·V-1·cm-1]; ∊2 ist die Dielektrizitätskonstante der N--dotierten Halbleiterschicht; und ∊3 ist die Dielektrizitätskonstante der dielektrischen Schicht.
  • Aus obiger Gleichung (1) wird geschlossen, dass, wenn die Dicke t0 der dielektrischen Schicht zunimmt, während der Betrag des vollen Spannungsabfalls V konstant gehalten wird, die vertikale Abmessung x der zweiten Verarmungsschicht verringert wird. Dies bedeutet, dass der RESURF-Effekt schwächer wird.
  • Andererseits, unter der Bedingung, dass aufgrund der Konzentration des elektrischen Feldes an dem pn-Übergang zwischen der N--dotierten Halbleiterschicht und dem P+-dotierten Halbleiterbereich sowie der Konzentration des elektrischen Feldes an der Grenzfläche zwischen der N--dotierten Halbleiterschicht und dem N+-dotierten Halbleiterbereich kein Lawinendurchbruch auftritt, wird die dielektrische Stärke der Halbleitervorrich tung schließlich bestimmt durch den Lawinendurchbruch aufgrund der Konzentration des elektrischen Feldes an der Grenzfläche zwischen der N--dotierten Halbleiterschicht und der dielektrischen Schicht an einer Stelle gerade unterhalb des N+-dotierten Halbleiterbereichs.
  • Um die Halbleitervorrichtung derart aufzubauen, dass sie eine solche Bedingung erfüllt, muss der Abstand zwischen dem P+-dotierten Halbleiterbereich und dem N+-dotierten Halbleiterbereich nur sehr groß festgelegt werden, so dass die Dicke d und die Störstellenkonzentration der N--dotierten Halbleiterschicht optimiert werden kann.
  • Für die obige Bedingung ist allgemein bekannt, dass die Konzentration des elektrischen Feldes an der Grenzfläche zwischen der N--dotierten Halbleiterschicht und der dielektrischen Schicht gerade die Lawinendurchbruchbedingung erfüllt, wenn Verarmung von der Grenzfläche zwischen der N--dotierten Halbleiterschicht und der dielektrischen Schicht zu einer weiteren Oberfläche der N--dotierten Halbleiterschicht stattfindet, wie in 56 in der ersten Patentschrift dargestellt ist. In diesem Fall erreicht die Verarmungsschicht den N+-dotierten Halbleiterbereich und verarmt die gesamte N--dotierte Halbleiterschicht.
  • Eine dielektrische Durchschlagfestigkeit V unter einer solchen Bedingung wird durch die folgende Gleichung (2) wiedergegeben: V = Ecr·(d/2+∊2·t0/∊3) (2)
  • Dabei ist in obiger Gleichung (2) Ecr eine kritische Feldstärke, die Lawinendurchbruch bewirkt, und die Dicke des N+-dotierten Halbleiterbereichs ist vernachlässigt.
  • Wie in 57 in der oben erwähnten ersten Patentschrift dargestellt, erreicht eine elektrische Feldstärke an einer Grenze zwischen der N--dotierten Halbleiterschicht und der dielektrischen Schicht (d.h. einer Stelle in einem Abstand d von dem Ursprung zu der Elektrodenseite) in der vertikalen Verteilung der elektrischen Feldstärke in einen Querschnitt genau unter dem N+-dotierten Halbleiterbereich die kritische elektrische Feldstärke Ecr.
  • In dem Fall, in dem die dielektrische Durchschlagsfestigkeit V der Halbleitervorrichtung mit der aus Silizium ausgebildeten N--dotierten Halbleiterschicht und der aus einem Siliziumoxidfilm ausgebildeten dielektrischen Schicht berechnet wird, sind d = 4·10-4 und t0 = 2·10-4 allgemeine Werte für den Abstand d bzw. die Dicke t0 angenommen. Darüber hinaus ist in diesem Fall die elektrische Feldstärke Ecr, obwohl sie von der Dicke d der N--dotierten Halbleiterschicht beeinflusst ist durch etwa Ecr = 4·105 wiedergegeben. Wenn diese kritische elektrische Feldstärke Ecr (= 4·105), ∊2 (= 11,7) und ∊3 (= 3,9) in die obige Gleichung (2) eingesetzt werden, wird die dielektrische Durchschlagsfestigkeit V durch den folgenden Ausdruck (3) wiedergegeben: V = 320 V (3)
  • Wenn dementsprechend die Dicke d der N--dotierten Halbleiterschicht um 1μm zunimmt, wird ein Spannungsanstieg oder -zunahme ΔV, der durch die folgende Gleichung (4) wiedergegeben wird, erreicht: ΔV = Ecr·0,5·10-4 = 20 [V] (4)
  • Zusätzlich, wenn die Dicke t0 der dielektrischen Schicht um 1μm zunimmt, wird der Spannungsanstieg oder die Spannungszunahme ΔV, der/die durch die folgende Gleichung (5) wiedergegeben wird, erzielt: ΔV = Ecr·11,7·10-4/3,9 = 120 [V] (5)
  • Wie aus den Ergebnissen der Berechnungen der obigen Gleichungen (4), (5) klar wird, ist ein Anstieg oder eine Zunahme der dielektrischen Durchschlagsfestigkeit größer, wenn die dielektrische Schicht dick festgelegt ist, als wenn die N--dotierte Halbleiterschicht dick festgelegt ist, und daher ist ersichtlich, dass es effektiv ist, die dielektrische Schicht dick festzulegen, um die dielektrische Durchschlagsfestigkeit anzuheben oder zu steigern.
  • Darüber hinaus macht es das Festlegen der N--dotierten Halbleiterschicht als dick notwendig, eine Technik des Ätzens tiefer Gräben anzuwenden, um so den ersten Isolierfilm zu bilden, was die Entwicklung einer neuen Technologie erfordert und daher nicht wünschenswert ist.
  • Wenn auf der anderen Seite die Dicke t0 der dielektrischen Schicht erhöht wird, wird die Ausdehnung x der zweiten Verarmungsschicht gering, wie oben festgestellt, was zu einer Verringerung des RESURF-Effekts führt. Das bedeutet, dass die Konzentration des elektrischen Feldes an dem pn-Übergang zwischen dem P+-dotierten Halbleiterbereich und der N--dotierten Halbleiterschicht zunimmt, wodurch die dielektrische Durchschlagsfestigkeit beschränkt wird durch die dementsprechend erhöhte Wahrscheinlichkeit des Lawinendurchbruchs an diesem pn-Übergang.
  • Somit weist die bekannte Halbleitervorrichtung der Bauart mit dielektrischer Isolierung wie oben festgestellt das Problem auf, dass die dielektrische Durchschlagsfestigkeit der Halbleitervorrichtung in Abhängigkeit von der Dicke t0 der dielektrischen Schicht und der Dicke d der N--dotierten Halbleiterschicht beschränkt ist.
  • Dementsprechend soll die vorliegende Erfindung das oben beschriebene Problem lösen und besitzt als seine Aufgabe, eine Halbleitervorrichtung der Bauart mit dielektrischer Isolierung bereitzustellen, bei der ein hoher dielektrischer Widerstand erreicht werden kann, während verhindert wird, dass die dielektrische Durchschlagsfestigkeit der Halbleitervorrichtung in Abhängigkeit von der Dicke einer dielektrischen Schicht und der Dicke einer ersten Halbleiterschicht beschränkt ist.
  • Die Aufgabe wird gelöst durch eine Halbleitervorrichtung der Bauart mit dielektrischer Isolierung nach Anspruch 1. Weiterentwicklungen der Erfindung sind in den Unteransprüchen gekennzeichnet.
  • Unter Berücksichtigung der obigen Aufgabe besteht die vorliegende Erfindung in einer Halbleitervorrichtung der Bauart mit dielektrischer Isolierung, die beinhaltet: ein Halbleitersubstrat; eine dielektrische Schicht, die benachbart zu einem gesamten Bereich einer Hauptebene des Halbleitersubstrats angeordnet ist; eine erste Halbleiterschicht eines ersten Leitfähigkeitstyps mit einer geringen Störstellenkonzentration, die durch die dielektrische Schicht mit dem Halbleitersubstrat verbunden ist; eine Grabenisolierung, die ringförmig in der ersten Halbleiterschicht derart ausgebildet ist, dass sie die erste Halbleiterschicht in einer lateralen Richtung trennt, um dadurch einen Elementbereich bereitzustellen; und eine Vorrichtung hoher Spannungsfestigkeit mit einer zweiten Halbleiterschicht eines ersten Leitfähigkeitstyps mit hoher Störstellenkonzentration, die selektiv auf einer Oberfläche eines zentralen Abschnitts des Elementbereichs ausgebildet ist, und einer dritten Halbleiterschicht eines zweiten Leitfähigkeitstyps, die in dem Elementbereich an einer Stelle abseits von der zweiten Halbleiterschicht derart ausgebildet ist, dass sie die zweite Halbleiterschicht umgibt. Die Vorrichtung beinhaltet weiter eine erste Elektrode, die angeordnet ist auf und verbunden ist mit einer Oberfläche der zweiten Halbleiterschicht; eine zweite Elektrode, die angeordnet ist auf und verbunden ist mit einer Oberfläche der dritten Halbleiter schicht; eine erste Feldplatte, die auf der ersten Halbleiterschicht derart angeordnet ist, dass sie zweite Halbleiterschicht bedeckt; eine zweite Feldplatte, die auf der ersten Halbleiterschicht derart angeordnet ist, dass sie die dritte Halbleiterschicht bedeckt und die erste Feldplatte umgibt; und einen ersten Bereich hoher Siliziumkonzentration, der in der dielektrischen Schicht an einer Stelle gerade unterhalb der ersten Elektrode ausgebildet ist. Die erste Elektrode und der erste Bereich hoher Siliziumkonzentration sind elektrisch miteinander verbunden.
  • Gemäß der vorliegenden Erfindung ist der erste Bereich hoher Siliziumkonzentration, der mit der ersten Elektrode verbunden ist, in der dielektrischen Schicht an einer Stelle gerade unterhalb der ersten Elektrode ausgebildet, so dass das elektrische Feldpotential zusammengedrückt oder eingeschlossen werden kann in der dielektrischen Schicht unter dem ersten Bereich hoher Siliziumkonzentration ohne in den Bereich der zweiten Halbleiterschicht einzudringen. Dementsprechend ist ein Raten kontrollierender Faktor, dass eine elektrische Lawinendurchbruchfeldstärke nicht erreicht werden soll in der zweiten Halbleiterschicht, während die RESURF-Anforderung erfüllt wird, wenn die Dicke der dielektrischen Schicht eliminiert ist, und daher ist es möglich, ein Design hoher Spannungsfestigkeit mit einem höheren Grad an Freiheit durchzuführen durch Berücksichtigen der Durchschlagsfestigkeit der dielektrischen Schicht wesentlich mehr als die elektrische Lawinendurchbruchfeldstärke.
  • Weitere Merkmale und Zweckmäßigkeiten der Erfindung ergeben sich aus der Beschreibung von Ausführungsbeispielen anhand der beigefügten Zeichnungen.
  • Von den Figuren zeigen:
  • 1 eine schematische Querschnittsansicht des Aufbaus einer Halbleitervorrichtung der Bauart mit dielektrischer Isolierung gemäß einer ersten Ausführungsform;
  • 2 eine schematische Darstellung des Betriebs der Halbleitervorrichtung der Bauart mit dielektrischer Isolierung nach der ersten Ausführungsform;
  • 3 eine schematische Querschnittsansicht des Aufbaus einer Halbleitervorrichtung der Bauart mit dielektrischer Isolierung nach einer zweiten Ausführungsform;
  • 4 eine schematische Darstellung des Betriebs der Halbleitervorrichtung der Bauart mit dielektrischer Isolierung nach der zweiten Ausführungsform;
  • 5 eine schematische Querschnittsansicht des Aufbaues einer Halbleitervorrichtung der Bauart mit dielektrischer Isolierung nach einer dritten Ausführungsform;
  • 6 eine schematische Querschnittsansicht des Aufbaus einer Halbleitervorrichtung der Bauart mit dielektrischer Isolierung nach einer vierten Ausführungsform;
  • 7 eine schematische Querschnittsansicht des Aufbaus einer Halbleitervorrichtung der Bauart mit dielektrischer Isolierung nach einer fünften Ausführungsform;
  • 8 eine schematische Querschnittsansicht des Aufbaus einer Halbleitervorrichtung der Bauart mit dielektrischer Isolierung nach einer sechsten Ausführungsform;
  • 9 eine schematische Querschnittsansicht des Aufbaus einer Halbleitervorrichtung der Bauart mit dielektrischer Isolierung nach einer siebten Ausführungsform;
  • 10 eine schematische Querschnittsansicht des Aufbaus einer Halbleitervorrichtung der Bauart mit dielektrischer Isolierung nach einer achten Ausführungsform;
  • 11 eine schematische Querschnittsansicht des Aufbaus einer Halbleitervorrichtung der Bauart mit dielektrischer Isolierung nach einer neunten Ausführungsform;
  • 12 eine schematische Querschnittsansicht des Aufbaus einer Halbleitervorrichtung der Bauart mit dielektrischer Isolierung nach einer zehnten Ausführungsform;
  • 13 eine schematische Querschnittsansicht des Aufbaus einer Halbleitervorrichtung der Bauart mit dielektrischer Isolierung nach einer elften Ausführungsform;
  • 14 eine schematische Querschnittsansicht des Betriebs der Halbleitervorrichtung der Bauart mit dielektrischer Isolierung nach der elften Ausführungsform;
  • 15 eine Querschnittsansicht der Halbleitervorrichtung der Bauart mit dielektrischer Isolierung nach einer zwölften Ausführungsform;
  • 16 eine Darstellung der Ortsbeziehung zwischen einer ersten und einer zweiten Feldplatte und einem vergrabenen N+-Bereich in einer Halbleitervorrichtung der Bauart mit dielektrischer Isolierung nach der zwölften Ausführungsform, wie sie von einer Richtung orthogonal zu einer Grenzfläche zwischen Verbindungsoberflächen A gesehen wird;
  • 17 eine schematische Querschnittsansicht des Aufbaus einer Halbleitervorrichtung der Bauart mit dielektrischer Isolierung nach einer dreizehnten Ausführungsform;
  • 18 eine schematisch Querschnittsansicht des Aufbaus einer Halbleitervorrichtung der Bauart mit dielektrischer Isolierung nach einer vierzehnten Ausführungsform;
  • 19 eine Darstellung der Ortsbeziehung zwischen einer ersten und einer zweiten Feldplatte und einem vergrabenen N+-Bereich in einer Halbleitervorrichtung der Bauart mit dielektrischer Isolierung nach einer fünfzehnten Ausführungsform wie sie von einer Richtung orthogonal zu einer Grenzfläche zwischen Verbindungsoberflächen A gesehen wird;
  • 20 eine Querschnittsansicht entlang der Linie XX-XX aus
  • 19 und gesehen von Zeilen darin; und
  • 21 eine schematische Querschnittsansicht des Aufbaus einer Halbleitervorrichtung der Bauart mit dielektrischer Isolierung nach einer sechzehnten Ausführungsform.
  • Erste Ausführungsform
  • 1 ist eine Querschnittsansicht, die schematisch den Aufbau einer Halbleitervorrichtung der Bauart mit dielektrischer Isolierung nach einer ersten Ausführungsform zeigt.
  • In 1 ist ein vergrabener Oxidfilm 2 in der Form einer dielektrischen Hauptschicht, die Oxidfilme 2a, 2b und einen porösen Oxidfilmbereich 2c umfasst, auf einer oberen Oberfläche eines Halbleitersubstrates 1 angeordnet, das aus einkristallinem Silizium ausgebildet ist, und ist ein N--Driftbereich 3 (eine erste Halbleiterschicht eines ersten Leitfähigkeitstyps mit einer geringen Störstellenkonzentration) auf einer oberen Oberfläche der vergrabenen Oxidschicht 2 angeordnet. Diese vergrabene Oxidschicht 2 wirkt als eine dielektrische Schicht, die dem dielektrischen Trennen oder Isolieren des Halbleitersubstrates 1 und des N--Driftbereichs 3 voneinander dient. Zusätzlich ist eine Isolierschicht (eine Graben isolierung 4) kreisförmig oder ringförmig derart ausgebildet, dass sie sich von einer Oberfläche des N--Driftbereichs 3 zu der vergrabenen Oxidschicht 2 durch den N--Driftbereich 3 erstreckt, wodurch der N--Driftbereich 3 seitlich oder horizontal derart getrennt ist, da ein kreisförmiger oder ringförmiger Elementbereich definiert ist.
  • In dem somit durch die Grabenisolierung 4 definierten Elementbereich 4 ist ein N+-Drainbereich 5 (eine zweite Halbleiterschicht des ersten Leitfähigkeitstyps mit einer hohen Störstellenkonzentration) mit einem geringeren Widerstand als der N--Driftbereich 3 auf der oberen Oberfläche des N--Driftbereichs 3 ausgebildet und ein P--Sourcewannenbereich 6 (eine dritte Halbleiterschicht eines zweiten Leitfähigkeitstyps) ist selektiv in dem N--Driftbereich 3 derart ausgebildet, dass er den N+-Drainbereich 5 umgibt. Eine Drainelektrode 7 in der Form einer ersten Elektrode ist mit dem N+-Drainbereich 5 und eine Sourceelektrode 8 in der Form einer zweiten Elektrode ist mit dem P--Sourcewannenbereich 6 verbunden. Eine erste Feldplatte 9 ist kreisförmig oder ringförmig auf dem N--Driftbereich 3 an einer Stelle benachbart zu der Drainelektrode 7 derart ausgebildet, dass er ihn umgibt, und eine zweite Feldplatte 10 ist ringförmig auf dem N--Driftbereich 3 an einer Stelle benachbart zu der Sourceelektrode 8 auf einer inneren Seite davon ausgebildet. Ein N+-Sourcebereich 11 ist selektiv auf einer oberen Oberfläche des P--Sourcewannenbereichs 6 ausgebildet und zusammen mit dem P--Sourcewannenbereich 6 mit der Sourceelektrode 8 verbunden.
  • Der poröse Oxidfilmbereich 2c ist in dem Halbleitersubstrat 1 an einer Stelle gerade unterhalb des durch die Grabenisolierung 4 definierten Bereichs derart ausgebildet, dass er mit einer unteren Oberfläche des Oxidfilms 2a in Berührung kommt. Zusätzlich ist ein erster Bereich hoher Siliziumkonzentration 12, der einen vergrabenen N+-Bereich umfasst, in seiner plattenartigen Form in dem porösen Oxidfilmbereich 2c an Stellen gerade unterhalb der Drainelektrode 7 und der ersten Feldplatte ausgebildet, und ein zweiter Bereich hoher Siliziumkonzentration 13, der einen vergrabenen N+-Bereich umfasst, ist kreisförmig oder ringförmig in dem porösen Oxidfilmbereich 2c in der gleichen Tiefe wie der des ersten Bereichs hoher Siliziumkonzentration 12 an Stellen gerade unterhalb der Sourceelektrode 8 und der zweiten Feldplatte 10 derart ausgebildet, dass er den ersten Bereich hoher Siliziumkonzentration 12 umgibt. In 1 bezeichnet das Bezugszeichen A die Verbindungsflächen der Oxidfilme und Bezugszeichen B bezeichnet die Mittenlinie der Vorrichtung.
  • Eine Halbleitervorrichtung der Bauart mit dielektrischer Isolierung, die allgemein mit einem Bezugszeichen 100 gekennzeichnet und in dieser Art und Weise aufgebaut ist, nimmt einen SODI (engl. Silicon On Double Insulator)-Aufbau an, bei dem eine Hochspannungsvorrichtung (d.h. eine Vorrichtung mit hoher Spannungsfestigkeit) wie z.B. ein HV-MOS (engl. High-Voltage Metal Oxide Semiconductor) in dem N--Driftbereich 3 auf dem vergrabenen Oxidfilm 2 ausgebildet ist. Auch sind die Drainelektrode 7 und der erste Bereich hoher Siliziumkonzentration elektrisch miteinander verbunden, und sind die Sourceelektrode 8 und der zweite Bereich hoher Siliziumkonzentration 13 elektrisch miteinander verbunden. Hierbei sei bemerkt, dass diese Vorrichtung mit hoher Spannungsfestigkeit, obwohl nicht dargestellt, eine Gateelektrode besitzt, die auf der Oberfläche des P--Wannenbereichs 6 über einem Gateoxid ausgebildet ist, und als ein MOSFET arbeitet.
  • Die Halbleitervorrichtung der Bauart mit dielektrischer Isolierung 100 wird z.B. wie folgt hergestellt.
  • Zuerst wird ein N+-Bereich auf einem Bereich der Hauptebenenoberfläche eines P-dotierten Siliziumsubstrats gebildet, auf dem der Oxidfilm 2b vorgesehen ist, und wird ein P--Wannenbereich auf einem Bereich gebildet, auf dem der poröse Oxid filmbereich 2c vorgesehen ist. Dabei wird die Diffusionstiefe des N+-Bereichs tiefer als die Tiefe der Bildung des P--Wannenbereichs gewählt oder der N+-Bereich wird mit einem Schutzfilm oder Überzug wie z.B. einem Nitridfilm bedeckt, so dass verhindert wird, dass er in einem Bildungsschritt oder -verfahren für poröses Silizium porös gemacht wird. Ferner werden N-Störstellenbereiche, die dem ersten und zweiten Bereich hoher Siliziumkonzentration 12 und 13 entsprechen, in dem P--Wannenbereich gebildet. Dann wird das P-dotierte Silizium gebildet. Dann wird das P-dotierte Silizumsubstrat in einer HF-Lösung eloxiert. Bei diesem Anodisierungsverfahren dient die Bildung des P--Wannenbereichs dem Verringern des Widerstands eines Anodisierungsstrompfads, so dass ein poröser Siliziumbereich von gleichförmiger Schichtqualität und -dicke erreicht werden kann. Da die Bereiche, die dem ersten und dem zweiten Bereich hoher Siliziumkonzentration 12 und 13 entsprechen, mit N-Störstellen gebildet werden, kommen oder weichen sie nicht von dem Anodisierungsstrompfad ab.
  • Anschließend wird das P-dotierte Siliziumsubstrat, nachdem es eloxiert worden ist, oxidiert zum Bilden des porösen Oxidfilmbereichs 2c in dem porösen Siliziumbereich. Dann wird der Oxidfilm 2b auf der Hauptebene des P-dotierten Siliziumsubstrats, welches den porösen Oxidfilmbereich 2c umgibt, ausgebildet, wodurch das Halbleitersubstrat 1 erhalten wird.
  • Danach wird das Halbleitersubstrat 1 und das N-dotierte Siliziumsubstrat mit dem auf dessen Hauptebene ausgebildeten Oxidfilm 2a zusammen mit den in engem Kontakt zueinander angeordneten Oxidfilmen 2a und 2b verbunden mittels einer thermischen Behandlung wie z.B. Pyrooxidation bei 1.200°C für drei Stunden. Danach wird das N-dotierte Siliziumsubstrat poliert zum Bereitstellen des N--Driftbereichs 3 einer vorbestimmten Dicke, die für den Elementbereich notwendig ist.
  • Danach werden Gräben in einem Elementisolierbereich des N--Driftbereich 3 gebildet, und ein Oxidfilm wird auf einer Seitenoberfläche des N--Driftbereichs 3, der somit getrennt oder isoliert wie eine Insel ist, gebildet, wonach ein Isolierfilm in die Isoliergräben gefüllt wird zum Bereitstellen der Grabenisolierung 4. Dann werden der P-Sourcewannenbereich 6, der N+-Drafnbereich 5 und der N+-Sourcebereich nacheinander durch Diffusion in den N--Driftbereich 3 gebildet. Schließlich werden die Drainelektrode 7 und die Sourceelektrode 8 gebildet, und ferner werden die erste Feldplatte sowie die zweite Feldplatte 10 gebildet, womit die Halbleitervorrichtung der Bauart mit dielektrischer Isolierung 100 bereitgestellt wird.
  • 2 veranschaulicht den Zustand, in dem an die so gebildete Halbleitervorrichtung der Bauart mit dielektrischer Isolierung 100 eine Vorwärtsabschalt- oder Blockierspannung angelegt ist. In 2 sind die Drainelektrode 7, die erste Feldplatte 9 und der erste Bereich hoher Siliziumkonzentration 12 auf ein Vorwärtsabschalt- oder Blockierpotential Vcc festgelegt, und das Halbleitersubstrat 1, die Sourceelektrode 8, die zweite Feldplatte 10 und der zweite Bereich hoher Siliziumkonzentration 13 sind auf das Massepotential festgelegt. Als eine Folge ist ein elektrisches Feldpotential 14a zwischen der ersten und der zweiten Feldplatte 9 und 10, zwischen dem ersten und dem zweiten Bereich hoher Siliziumkonzentration 12 und 13, sowie zwischen dem Halbleitersubstrat 1 und dem ersten Bereich hoher Siliziumkonzentration 12 jeweils wie in 2 gezeigt, gebildet.
  • Hierbei wird in dem Fall, in dem der erste Bereich hoher Siliziumkonzentration 12 nicht genau unterhalb der Drainelektrode 7 ausgebildet ist, das elektrische Feldpotential 14a in den sich genau unterhalb des N+-Drainbereichs 5 befindlichen N--Driftbereich 3 eindringen. Diejenigen, die derart wirken, dass das elektrische Feld auf einem vertikalen Abschnitt nahe der Drainelektrode 7 gehalten wird, sind der N--Driftbereich 3 und die vergrabene Oxidschicht 2, und das Teilverhältnis zwischen diesen ist bestimmt durch die Dielektrizitätskonstante. Als eine Folge ist es, um die Spannungsfestigkeit oder den dielektrischen Widerstand der Vorrichtung zu erhöhen, notwendig gewesen, die Dicke der vergrabenen Oxidschicht 2 anzuheben, während in Betracht gezogen wird, dass die RESURF-Bedingung erfüllt ist und gleichzeitig die elektrische Lawinendurchbruchfeldstärke in dem N--Driftbereich 3 nicht erreicht wird.
  • Bei dieser ersten Ausführungsform ist der erste Bereich hoher Siliziumkonzentration 12 derart angeordnet, dass er sich genau unter der Drainelektrode 7 befindet, und die Drainelektrode 7 und der erste Bereich hoher Siliziumkonzentration 12 sind elektrisch miteinander verbunden. Ferner ist der zweite Bereich hoher Siliziumkonzentration 13 derart angeordnet, dass er sich genau unter der Sourceelektrode 8 befindet, und die Sourceelektrode 8 und der zweite Bereich hoher Siliziumkonzentration 13 sind elektrisch miteinander verbunden. Mit einer solchen Anordnung kann das elektrische Feldpotential 14a zusammengedrückt oder eingeschlossen werden innerhalb des porösen Oxidfilmbereichs 2c zwischen dem Halbleitersubstrat 1 und dem ersten Bereich hoher Siliziumkonzentration 12, ohne in die Bereiche des N--Driftbereichs 3 und der vergrabenen Oxidschicht 2, die sich genau unter der Drainelektrode 7 befinden, einzudringen. Dementsprechend kann der Ratenkontrollfaktor vermieden werden, womit ermöglicht wird, ein Design hoher Spannungsfestigkeit mit einem hohen Grad an Freiheit auszuführen durch Berücksichtigung der Oxidfilmstärke weit mehr als der elektrischen Lawinendurchbruchfeldstärke.
  • Darüber hinaus besteht die vergrabene Oxidschicht 2 in der Form des porösen Oxidfilmbereichs 2c aus einem porösen Siliziumoxidfilm, so dass die Dicke des Films von gleich oder mehr als 10 μm relativ leicht gebildet werden kann.
  • Darüber hinaus sind der erste und der zweite Bereiche hoher Siliziumkonzentration 12 und 13 aus dem vergrabenen N+-Bereich gebildet, und daher entfernen sich die Bereiche, die dem ersten und zweiten Bereich hoher Siliziumkonzentration 12 und 13 entsprechen, oder weichen ab von dem Anodisierungsstrompfad in dem Bildungsschritt oder -Verfahren für das poröse Silizium, so dass der erste und der zweite Bereich hoher Siliziumkonzentration 12 und 13, die aus den vergrabenen N+-Bereichen gebildet sind, mit hoher Genauigkeit in einer einfachen und leichten Art und Weise hergestellt werden können.
  • Zweite Ausführungsform
  • 3 ist eine Querschnittsansicht, die eine Halbleitervorrichtung der Bauart mit dielektrischer Isolierung nach einer zweiten Ausführungsform zeigt.
  • In 3 ist eine vergrabene Oxidschicht 2A, welche den Oxidfilm 2b und den porösen Oxidfilmbereich 2c umfasst, auf der oberen Oberfläche des Halbleitersubstrates 1 angeordnet, und der N--Driftbereich 3 ist auf einer oberen Oberfläche der vergrabenen Oxidschicht 2A angeordnet. Zusätzlich ist der poröse Oxidfilmbereich 2c derart ausgebildet, dass er Bereiche genau unter der Drainelektrode 7 und der ersten Feldplatte 9 bedeckt, während er Bereiche gerade unter der Sourceelektrode 8 und der zweiten Feldplatte 10 meidet. Ferner ist der erste Bereich hoher Siliziumkonzentration 12 in dem porösen Oxidfilmbereich 2c in Bereichen gerade unter der Drainelektrode 7 und der ersten Feldplatte 9 in einer Art und Weise ausgebildet, dass er an der Grenzfläche der Verbindungsflächen A freiliegt. Darüber hinaus ist ein N--Drainwannenbereich 15 in dem N--Driftbereich 3 derart ausgebildet, dass er in unmittelbarem Kontakt mit dem ersten Bereich hoher Silizumkonzentration 12 ist. Mit dieser Anordnung sind die Drainelektrode 7 und die erste Feldplatte 9 durch den N--Drainwannenbereich 15 mit dem ersten Bereich hoher Siliziumkonzentration 12 verbunden.
  • Hierbei ist der weitere Aufbau der Ausführungsform gleich demjenigen der oben erwähnten ersten Ausführungsform.
  • 4 veranschaulicht den Zustand, in dem eine Vorwärts-, Abschalt- oder Blockierspannung an die Halbleitervorrichtung der Bauart mit dielektrischer Isolierung angelegt ist, die mit einem Bezugszeichen 101 gekennzeichnet und in dieser Art und Weise aufgebaut ist. In 4 sind die Drainelektrode 7 und die erste Feldplatte 9 auf das Vorwärts-Abschalt- oder Vorwärts-Blockierpotential Vcc festgelegt, und das Halbleitersubstrat 1, die Sourceelektrode 8 sowie die zweite Feldplatte 10 sind auf das Massepotential festgelegt. In diesem Zustand sind der N--Drainwannenbereich 15 und der erste Bereich hoher Siliziumkonzentration 12 auf das gleiche Potential festgelegt, wie das der Drainelektrode 7. Als eine Folge wird das elektrische Feldpotential 14a zwischen der ersten und der zweiten Feldplatte 9 und 10, zwischen einer äußeren Randoberfläche des porösen Oxidfilmbereichs 2c und dem ersten Bereich hoher Siliziumkonzentration 12, sowie zwischen dem Halbleitersubstrat 1 und dem ersten Bereich hoher Siliziumkonzentration 12 jeweils wie in 4 gezeigt, gebildet. In anderen Worten ist das elektrische Feldpotential 14b zusammengedrückt oder eingeschlossen in den porösen Oxidfilmbereich 2c in einem Bereich genau unter der Drainelektrode 7.
  • Dementsprechend ist es auch bei dieser zweiten Ausführungsform möglich, ein Design hoher Spannungsfestigkeit mit einem hohen Grad an Freiheit auszuführen durch Berücksichtigung der Oxidfilmstärke weit mehr als der elektrischen Lawinendurchbruchfeldstärke wie bei der oben erwähnten ersten Ausführungsform.
  • Zusätzlich kann bei dieser zweiten Ausführungsform, da der poröse Oxidfilmbereich 2c in einem benötigten Minimalbereich derart angeordnet ist, dass Bereiche gerade unter der Source elektrode 8 und der zweiten Feldplatte 10 vermieden werden, die Wärmeabfuhr auf der Sourceseite verbessert werden ohne Verschlechterung der Spannungsfestigkeit oder Durchschlagfestigkeitseigenschaften.
  • Dritte Ausführungsform
  • 5 ist eine Querschnittsansicht, die eine Halbleitervorrichtung der Bauart mit dielektrischer Isolierung gemäß einer dritten Ausführungsform zeigt.
  • In 5 ist die vergrabene Oxidschicht 2, die die Oxidfilme 2a, 2b und den porösen Oxidfilmbereich 2c umfasst, auf der oberen Oberfläche des Halbleitersubstrates 1 angeordnet, und der N--Driftbereich 3 ist auf der oberen Oberfläche der vergrabenen Oxidschicht 2 angeordnet. Zusätzlich ist der poröse Oxidfilmbereich 2c derart angeordnet, dass er Bereiche gerade unter der Drainelektrode 7 und der ersten Feldplatte 9 bedeckt und in Kontakt mit dem Oxidfilm 2a ist, während er Bereiche gerade unter der Sourceelektrode 8 und der zweiten Feldplatte 10 vermeidet. Ferner ist der erste Bereich hoher Siliziumkonzentration 12 in dem porösen Oxidfilmbereich 2c derart in Bereichen gerade unter der Drainelektrode 7 und der ersten Feldplatte 9 ausgebildet, dass er mit dem Oxidfilm 2a in Kontakt ist. Darüber hinaus ist der N--Drainwannenbereich 15 in dem N--Driftbereich 3 derart ausgebildet, dass er in Kontakt mit der oberen Oberfläche des Oxidfilms 2a ist, und ein vergrabener N+-Drainbereich 16 (eine zweite Halbleiterschicht des ersten Leitfähigkeitstyps) ist in dem N--Drainwannenbereich 15 derart ausgebildet, dass er in Kontakt mit dem ersten Bereich hoher Siliziumkonzentration 12 ist. Mit dieser Anordnung sind die Drainelektrode 7 und die erste Feldplatte 9 elektrisch mit dem ersten Bereich hoher Siliziumkonzentration 12 durch den vergrabenen N+-Drainbereich 16 verbunden.
  • Hierbei ist der weitere Aufbau dieser Ausführungsform gleich dem der oben erwähnten ersten Ausführungsform.
  • Im folgenden wird ein Herstellungsverfahren für den vergrabenen N+-Drainbereich 16 beschrieben werden.
  • Zuerst wird, ähnlich wie bei der oben erwähnten ersten Ausführungsform, nachdem das N-dotierte Siliziumsubstrat und das Halbleitersubstrat 1 miteinander verbunden sind und das N-dotierte Siliziumsubstrat derart poliert ist, dass es eine vorbestimmte Dicke aufweist, der N--Drainwannenbereich 15 in dem N--Driftbereich 3 gebildet. Anschließend wird ein Öffnungsmuster auf der oberen Oberfläche des N--Drainwannenbereichs 15 mittels einer Lichtdrucktechnik gebildet, und der N--Drainwannenbereich 15 wird dann mittels einer anisotropen Siliziumätztechnik derart geätzt, dass der Oxidfilm 2a von dem Öffnungsmuster freigelegt wird. Danach wird der Oxidfilm 2a derart entfernt, dass der erste Bereich hoher Siliziumkonzentration 12 entfernt wird durch Anwendung einer anisotropen Oxidfilmätztechnik, und in diesem Zustand wird N+-Polysilizium auf den ersten Bereich hoher Siliziumkonzentration 12 abgeschieden, und die Oberfläche der abgeschiedenen N+-Polysiliziumschicht wird abgeflacht, wodurch der vergrabene N+-Bereich 16 bereitgestellt wird.
  • Wenn bei der in dieser Art und Weise aufgebauten Halbleitervorrichtung der Bauart mit dielektrischer Isolierung 102 die Drainelektrode 7 und die erste Feldplatte 9 auf das Vorwärtsabschalt- oder Vorwärtsblockierpotential Vcc festgelegt werden, wird der erste Bereich hoher Siliziumkonzentration 12 auf das gleiche Potential wie das der Drainelektrode 7 festgelegt, wodurch das elektrische Feldpotential in den porösen Oxidfilmbereich 2c in einem Bereich gerade unter der Drainelektrode 7 zusammengedrückt oder eingeschlossen wird.
  • Dementsprechend ist es auch bei dieser dritten Ausführungsform möglich, ein Design hoher Spannungsfestigkeit mit einem höheren Grad an Freiheit durchzuführen durch Berücksichtigung der Oxidfilmstärke weit mehr als der elektrischen Lawinendurchbruchfeldstärke wie bei der oben erwähnten ersten Ausführungsform.
  • Zusätzlich ist bei dieser dritten Ausführungsform der vergrabene N+-Drainbereich 16 derart angeordnet, dass er eine Verbindung herstellt zwischen der Drainelektrode 7 und dem ersten Bereich hoher Siliziumkonzentration 12, so dass die elektrische Verbindung zwischen der Drainelektrode 7 und dem ersten Bereich hoher Siliziumkonzentration 12 in einer zuverlässigen Art und Weise erzeugt werden kann.
  • Da darüber hinaus die Verbindungsflächen A aus den Oxidfilmen sind, ist die Grenzflächenzustandsdichte an der Grenzflächenoberfläche der Substratseite in einem unteren Abschnitt der Hochspannungsvorrichtung verringert, womit ermöglicht wird, einen Hochtemperaturleckstrom zu unterdrücken.
  • Da weiter der poröse Oxidfilmbereich 2c in einem benötigten Minimalbereich derart angeordnet ist, dass er Bereiche gerade unter der Sourceelektrode 8 und der zweiten Feldplatte 10 vermeidet, ist es möglich, die Wärmeableitung an der Sourceseite zu verbessern, ohne die Spannungsfestigkeit oder die Durchschlagsfestigkeiteigenschaften zu verschlechtern.
  • Vierte Ausführungsform
  • 6 ist eine Querschnittsansicht, die eine Halbleitervorrichtung der Bauart mit dielektrischer Isolierung nach einer vierten Ausführungsform darstellt.
  • Bei der allgemein mit einem Bezugszeichen 103 gekennzeichneten Halbleitervorrichtung der Bauart mit dielektrischer Isolierung nach dieser vierten Ausführungsform ist eine Hochspannungsvorrichtung in der Form eines Anodenkurztyp-IGBT (Bipolartransistor mit isoliertem Gate) in dem N--Driftbereich 3 ausgebildet, wie in 6 gezeigt ist, und ein anodenseitiger Aufbau ist wie folgt aufgebaut. Die erste Feldplatte 9, ein P+-Anodenbereich 17 (ein Drainbereich des zweiten Leitfähigkeitstyps) und ein vergrabener N+-Anodenbereich 18 (eine zweite Halbleiterschicht des ersten Leitfähigkeitstyps und ein N+-Kurzanodenbereich) sind derart ausgebildet, dass sie mit einer Anodenelektrode 7a in Kontakt sind, und der vergrabene N+-Anodenbereich 18 ist elektrisch mit einem N--Anodenwannenbereich 19 und dem ersten Bereich hoher Siliziumkonzentration 12 verbunden. Ferner ist der erste Bereich hoher Siliziumkonzentration 12 in dem porösen Oxidfilmbereich 2c in Bereichen genau unter der Drainelektrode 7 und der ersten Feldplatte 9 vergraben, und die Verbindungsflächen A, die eine Grenzfläche bilden, sind durch den Oxidfilm 2a und dem porösen Oxidfilmbereich 2c, welcher auf dem ersten Bereich hoher Siliziumkonzentration 12 ausgebildet ist, gebildet. Zusätzlich ist eine kathodenseitige Anordnung derart aufgebaut, dass die zweite Feldplatte 10, der P--Wannenbereich 6 (eine dritte Halbleiterschicht des zweiten Leitfähigkeitstyps) und der N+-Sourcebereich 11 (ein Sourcebereich des ersten Leitfähigkeitstyps) so ausgebildet sind, dass sie in Kontakt mit der Kathodenelektrode 8a sind.
  • Hierbei ist der weitere Aufbau dieser Ausführungsform gleich dem der oben erwähnten ersten Ausführungsform.
  • Auch bei dieser vierten Ausführungsform ist der erste Bereich hoher Siliziumkonzentration 12, wenn die Anodenelektrode 7a und die erste Feldplatte 9 auf das Vorwärtsabschalt- oder Vorwärtsblockierpotential Vcc festgelegt sind, auf das gleiche Potential festgelegt wie das der Anodenelektrode 7a, wodurch das Potential des elektrischen Feldes in dem porösen Oxidfilm bereich 2c in einem Bereich genau unterhalb der Drainelektrode 7 zusammengedrückt oder eingesperrt ist.
  • Dementsprechend ist es auch bei der vierten Ausführungsform möglich, ein Design hoher Spannungsfestigkeit mit einem höheren Grad an Freiheit durchzuführen durch Berücksichtigung der Oxidfilmstärke weit mehr als der elektrischen Lawinendurchbruchfeldstärke wie bei der oben erwähnten ersten Ausführungsform.
  • Da darüber hinaus bei dem Kurzanodentyp-IGBT die Ausdehnung einer Verarmungsschicht in Richtung des N--Anodenwannenbereichs 19 durch die Endabschnitte des ersten Bereichs hoher Siliziumkonzentration 12 und der ersten Feldplatte 9 blockiert ist, kann eine hohe Durchschlagfestigkeit oder hohe Spannungsfestigkeit erreicht werden ohne Verarmung des N-Anodenwannenbereichs 19. D.h., es wird möglich, die Injektionseffizienz der Löcher als einen Designparameter unabhängig von der Spannungsfestigkeit oder der Durchschlagfestigkeit zu kontrollieren.
  • Ferner sind die Verbindungsflächen A, welche die Grenzfläche bilden, gestaltet durch den Oxidfilm 2a und den auf dem ersten Bereich hoher Siliziumkonzentration 12 ausgebildeten porösen Oxidfilmbereich 2c. Dementsprechend können der Oxidfilm 2b und der poröse Oxidfilmbereich 2c, die den ersten Bereich hoher Siliziumkonzentration 12 umgeben, gebildet werden durch Oxidieren der gesamten Oberfläche eines Wafers (Halbleitersubstrat 1) in dem gleichen Schritt oder Verfahren, so dass die Ebenheit der Oberfläche des Halbleitersubstrates 1 (d.h. die Oberflächen des Oxidfilms 2b und des porösen Oxidfilmbereich 2c) verbessert werden können, womit ermöglicht wird, Verbindungsfehler zu reduzieren und auch die Verbindungsstärke zu verbessern.
  • Fünfte Ausführungsform
  • 7 ist eine Querschnittsansicht, die eine Halbleitervorrichtung der Bauart mit dielektrischer Isolierung nach einer fünften Ausführungsform darstellt.
  • Bei der allgemein mit einem Bezugszeichen 104 gekennzeichneten Halbleitervorrichtung der Bauart mit dielektrischer Isolierung gemäß dieser fünften Ausführungsform ist eine Hochspannungsvorrichtung in der Gestalt eines Nichtdurchgriffstyp-IGBTs in dem N--Driftbereich 3, wie in 7 dargestellt, ausgebildet, und eine anodenseitige Anordnung ist derart aufgebaut, dass die erste Feldplatte 9, der N+-Drainbereich 5 (eine zweite Halbleiterschicht des ersten Leitfähigkeitstyps) und der vergrabene P+-Anodenbereich 20 (der Drainbereich des zweiten Leitfähigkeitstyps) derart ausgebildet sind, dass sie in Kontakt mit der Anodenelektrode 7a sind, und dass der vergrabene P+-Anodenbereich 20 elektrisch mit dem ersten Bereich hoher Siliziumkonzentration 12 verbunden ist.
  • Hierbei ist der weitere Aufbau gleich dem der oben erwähnten vierten Ausführungsform.
  • Auch bei dieser Halbleitervorrichtung der Bauart mit dielektrischer Isolierung 104 ist, wenn die Anodenelektrode 7a und die erste Feldplatte 9 auf das Vorwärtsabschalt- oder Vorwärtsblockierpotential Vcc festgelegt sind, der erste Bereich hoher Siliziumkonzentration 12 auf das gleiche Potential festgelegt wie das der Anodenelektrode 7a, wodurch das Potential des elektrischen Feldes in dem porösen Oxidfilmbereich 2c in einem Bereich genau unterhalb der Drainelektrode 7 zusammengedrückt oder eingeschlossen ist.
  • Dementsprechend ist es auch bei der fünften Ausführungsform möglich, ein Design hoher Spannungsfestigkeit mit einem hohen Grad an Freiheit auszuführen durch Berücksichtigung der Oxid filmstärke weit mehr als der elektrischen Lawinendurchbruchfeldstärke wie bei der oben erwähnten vierten Ausführungsform.
  • Da darüber hinaus bei dem Nichtdurchgriffstyp-IGBT die Ausdehnung einer Verarmungsschicht in Richtung des N+-Drainbereichs 5 blockiert ist durch die Endabschnitte des ersten Bereichs hoher Siliziumkonzentration 12 und der ersten Feldplatte 9, kann eine hohe Durchschlagsfestigkeit oder hohe Spannungsfestigkeit erzielt werden, während verhindert wird, dass die Verarmungsschicht den N+-Drainbereich 5 erreicht, wodurch ein Durchgriff bewirkt würde. D.h. bei dem Nichtdurchgriffstyp-IGBT kann der Raten kontrollierende Faktor einschließlich der N--Konzentration und der zum Sicherstellen einer ausreichenden Durchschlagsfestigkeit notwendigen Driftlänge vermieden werden, womit ermöglicht wird, die Injektionseffizienz der Löcher als einen vollkommen unabhängigen Entwurfsparameter zu verbessern.
  • Sechste Ausführungsform
  • 8 ist eine Querschnittsansicht, die eine Halbleitervorrichtung der Bauart mit dielektrischer Isolierung nach einer sechsten Ausführungsform darstellt.
  • Bei der allgemein mit einem Bezugszeichen 105 gekennzeichneten Halbleitervorrichtung der Bauart mit dielektrischer Isolierung gemäß dieser sechsten Ausführungsform ist eine Hochdruckvorrichtung in der Gestalt eines MOS in dem N--Driftbereich 3, wie in 8 dargestellt, ausgebildet, und eine drainseitige Anordnung ist wie folgt aufgebaut. Die erste Feldplatte 9 ist derart ausgebildet, dass sie in Kontakt mit der Drainelektrode 7 ist, und ein vergrabener N+-Drainbereich 21 (eine zweite Halbleiterschicht des ersten Leitfähigkeitstyps) ist in dem N--Drainwannenbereich 15 derart ausgebildet, dass er mit der Drainelektrode 7 in Kontakt ist und sich durch den Oxidfilm 2a und den porösen Oxidfilmbereich 2c so erstreckt, dass er mit dem ersten Bereich hoher Siliziumkonzentration 12 elektrisch verbunden ist. Ferner ist eine sourceseitige Anordnung wie folgt aufgebaut. Die zweite Feldplatte 10, der N+-Sourcebereich 11 und der P--Sourcewannenbereich 6 sind derart ausgebildet, dass sie in Kontakt mit der Sourceelektrode 8 sind, und ein vergrabener N+-Sourcebereich 22 (ein sourceelektrodenseitiger N+-Verbindungsbereich) ist in dem P--Sourcewannenbereich 6 derart ausgebildet, dass er in Kontakt mit der Sourceelektrode 8 ist und sich derart durch den Oxidfilm 2a und dem porösen Oxidfilmbereich 2c erstreckt, dass er elektrisch mit dem zweiten Bereich hoher Siliziumkonzentration 13 verbunden ist.
  • Hierbei ist der weitere Aufbau dieser Ausführungsform gleich dem der oben erwähnten ersten Ausführungsform.
  • Auch bei der Halbleitervorrichtung der Bauart mit dielektrischer Isolierung 105 ist der erste Bereich hoher Siliziumkonzentration, wenn die Drainelektrode 7 und die erste Feldplatte 9 auf das Vorwärtsabschalt- oder Vorwärtsblockierpotential Vcc festgelegt sind, auf das gleiche Potential festgelegt wie das der Drainelektrode 7. Wenn das Halbleitersubstrat 1, die Sourceelektrode 8 und die zweite Feldplatte 10 auf das Massepotential festgelegt sind, ist auch der zweite Bereich hoher Siliziumkonzentration auf das gleiche Potential festgelegt wie das der Sourceelektrode 8, wodurch das Potential des elektrischen Feldes in dem porösen Oxidfilmbereich 2c in einem Bereich gerade unterhalb der Drainelektrode zusammengedrückt oder eingeschlossen ist.
  • Dementsprechend ist es auch bei der sechsten Ausführungsform möglich, ein Design höherer Spannungsfestigkeit mit einem größeren Grad an Freiheit auszuführen durch Berücksichtigung der Oxidfilmstärke in größerem Maße als die elektrische Lawinendurchbruchfeldstärke wie bei der oben erwähnten ersten Ausführungsform.
  • Siebte Ausführungsform
  • 9 ist eine Querschnittsansicht, die eine Halbleitervorrichtung der Bauart mit dielektrischer Isolierung nach einer siebten Ausführungsform darstellt.
  • In 9 weist die allgemein mit einem Bezugszeichen 106 gekennzeichnete Halbleitervorrichtung der Bauart mit dielektrischer Isolierung eine Hochdruckvorrichtung in der Gestalt eines in dem N--Driftbereich 3 ausgebildeten MOS auf. Ein vergrabener N+-Verbindungssourcebereich 22, der von dem P--Sourcewannenbereich 6 durch eine Mehrzahl von Gräben umfassende erste Grabenisolierung 4a elektrisch getrennt oder isoliert ist, ist in dem N--Driftbereich 3 ausgebildet und erstreckt sich durch den Oxidfilm 2a und den porösen Oxidfilmbereich 2c derart, dass er elektrisch mit dem zweiten Bereich hoher Siliziumkonzentration 13 verbunden ist. Ferner ist eine Sourceelektrode 23 (eine dritte Elektrode) auf der oberen Oberfläche des N--Driftbereichs 3 derart ausgebildet, dass er in Kontakt mit dem vergrabenen N+-Sourcebereich 22 ist. Zusätzlich ist eine zweite Grabenisolierung 4b, die eine Mehrzahl von Gräben umfasst, kreis- oder ringförmig an einem äußeren Seitenrand des vergrabenen N+-Sourcebereichs 22 zum Abtrennen der gesamten Vorrichtung ausgebildet.
  • Hierbei ist der weitere Aufbau dieser Ausführungsform gleich dem der oben erwähnten sechsten Ausführungsform.
  • Auch bei dieser Halbleitervorrichtung der Bauart mit dielektrischer Isolierung 106 ist der erste Bereich hoher Siliziumkonzentration 12, wenn die Drainelektrode 7 und die erste Feldplatte 9 auf das Vorwärtsabschalt- oder Vorwärtsblockierpotential Vcc festgelegt sind, auf das gleiche Potential festgelegt wie das der Drainelektrode 7, wodurch das Potential des elektrischen Feldes in dem porösen Oxidfilmbereich 2c in einem Bereich gerade unterhalb der Drainelektrode 7 zusammengedrückt oder eingeschlossen ist.
  • Dementsprechend ist es auch bei dieser siebten Ausführungsform möglich, ein Design hoher Spannungsfestigkeit mit einem hohen Grad an Freiheit auszuführen durch Berücksichtigung der Oxidfilmstärke weit mehr als der elektrischen Lawinendurchbruchfeldstärke wie bei der oben erwähnten sechsten Ausführungsform.
  • Zusätzlich sind gemäß dieser siebten Ausführungsform die beiden Sourceelektroden 8, 23 voneinander durch die erste Grabenisolierung 4a getrennt oder isoliert, so dass es möglich ist, eine hohe Spannungsfestigkeit oder Durchschlagsfestigkeitseigenschaft sicherzustellen, wobei die Sourceelektrode 8 mit einer schwebenden Spannungsversorgung verbunden ist und die Sourceelektrode 23 auf das Massepotential festgelegt ist. Darüber hinaus kann die Durchschlagsfestigkeit zwischen den Sourceelektroden 8, 23 allein durch die Anzahl der Gräben und die Dicke eines auf jeder Grabenseitenwand gebildeten Oxidfilms festgelegt werden ohne der Notwendigkeit des Aufrechterhaltens eines empfindlichen Gleichgewichts zwischen dem Abstand und der Tiefe einer Diffusionsinsel, wie es bei herkömmlichen Halbleitervorrichtungen der Bauart mit dielektrischer Isolierung benötigt wird.
  • Achte Ausführungsform
  • 10 ist eine Querschnittsansicht, die eine Halbleitervorrichtung der Bauart mit dielektrischer Isolierung nach einer achten Ausführungsform darstellt.
  • Wie in 10 gezeigt, liegt diese allgemein mit einem Bezugszeichen 107 gekennzeichnete Halbleitervorrichtung der Bauart mit dielektrischer Isolierung die Durchmesserbreite W1 des porösen Oxidfilmbereichs 2c, der ein Pfad für das Potential des elektrischen Feldes ist, auf einer äußeren Randseite des ersten Bereich hoher Siliziumkonzentration 12 (d.h. die Breite des porösen Oxidfilmbereichs 2c in der horizontalen Richtung des ersten Bereichs hoher Siliziumkonzentration 12) und die Tiefe T1 des porösen Oxidfilmbereichs 2c auf einer Seite des ersten Bereichs hoher Siliziumkonzentration 12 gegenüber dem N--Driftbereich (d.h. die Breite oder Länge des porösen Oxidfilmbereichs 2c in der vertikalen Richtung des ersten Bereichs hoher Siliziumkonzentration 12) fest durch Berücksichtigung der dielektrischen Durchschlagsfestigkeit des Oxidfilms. In anderen Worten sind die Breite W1 und die Tiefe T1 des porösen Oxidfilmbereichs 2c derart festgelegt, dass sie die folgenden Gleichungen erfüllen: W1 [μm] > 0,01 [μm/V] × BV [V], und T1 [μm] > 0,01 [μm/V] × BV [V],wobei BV die Durchschlagsfestigkeit (Einheit Volt) der Insel hoher Durchbruchsspannung ist, die zum Verwenden der Halbleitervorrichtung benötigt wird.
  • Hierbei ist der weitere Aufbau dieser Ausführungsform der gleiche wie der oben erwähnten dritten Ausführungsform.
  • Bei dieser achten Ausführungsform werden zusätzlich zu den schon oben bei der dritten Ausführungsform erwähnten die folgenden vorteilhaften Effekte erzielt. Da die Breite W1 und die Tiefe T1 des porösen Oxidfilmbereichs 2c derart festgelegt sind, dass sie Gleichungen W1 [μm] > 0,01 (μm/V] × BV [V] und T1 [μm] > 0,01 [μm/V] × BV [V]erfüllen, kann der poröse Oxidfilmbereich 2c eine zufriedenstellende dielektrische Durchschlagsfestigkeit mit einem ausreichenden Spielraum für eine elektrische Feldstärke von 1 MV/cm haben, obwohl die dielektrische Durchschlagsfestigkeit des porösen Oxidfilmbereichs 2c sich in Abhängigkeit von den Eigenschaften wie z.B. der Porosität, der Porengröße etc. des porösen Siliziums, das den porösen Oxidfilmbereich 2c bildet, ändert. Weiter kann der Vorsprung des porösen Oxidfilmbereichs 2c zu der Sourceseite unterdrückt werden auf ein notwendiges Minimum, so dass eine hohe Spannungsfestigkeit oder dielektrische Durchschlagseigenschaft sichergestellt werden kann, und der Oxidfilm 2b mit einem geringeren thermischen Widerstand in einem ausreichenden und genügenden Raum angeordnet werden kann, womit ermöglicht wird, die Wärmeableitung auf der Sourceseite zu verbessern.
  • Neunte Ausführungsform
  • 11 ist eine Querschnittsansicht, die eine Halbleitervorrichtung der Bauart mit dielektrischer Isolierung nach einer neunten Ausführungsform darstellt.
  • Wie in 11 dargestellt, sind bei dieser allgemein mit einem Bezugszeichen 108 gekennzeichnete Halbleitervorrichtung der Bauart mit dielektrischer Isolierung die Breite W1 und die Tiefe T1 des porösen Oxidfilmbereichs 2c derart festgelegt, dass die die folgenden Gleichungen erfüllen: W1 [μm] > 0,01 [μm/V] × BV [V], und T1 [μm] > 0,01 [μm/V] × BV [V]erfüllen, und ein Bereich des porösen Oxidfilmbereichs 2c, der ein Pfad für das Potential des elektrischen Feldes ist und auf der äußeren Randseite des ersten Bereichs hoher Siliziumkonzentration 12 liegt, befindet sich oder ist enthalten innerhalb eines Bereichs WS, der zwischen der ersten und der zweiten Feldplatte 9 und 10 hinsichtlich der Richtung orthogonal zu der Grenzfläche der Verbindungsflächen A definiert ist.
  • Hierbei ist der weitere Aufbau dieser Ausführungsform gleich dem der oben erwähnten achten Ausführungsform.
  • Gemäß der neunten Ausführungsform werden zusätzlich zu den oben bei der achten Ausführungsform erwähnten die folgenden vorteilhaften Effekte erzielt. Da der Bereich des porösen Oxidfilmbereichs 2c, der der Pfad für das Potential des elektrischen Feldes ist, das an dem äußeren Seitenrand des ersten Bereichs hoher Silizumkonzentration 12 innerhalb des Bereich WS zwischen der ersten und der zweiten Feldplatte 9 und 10 in der Richtung orthogonal zu der Grenzfläche der Verbindungsflächen A liegt, wird das Potential des elektrischen Feldes, welches den Bereich (d.h. den Bereich W1) des porösen Oxidfilmbereichs 2c an dem äußeren Seitenrand des ersten Bereichs hoher Siliziumkonzentration kreuzt, in einer Form gehalten, die sich sowohl zur Sourceseite als auch zur Drainseite hin erstreckt. Als eine Folge kann der Lawinendurchbruch aufgrund der Konzentration des elektrischen Feldes in der Nähe der ersten und der zweiten Feldplatte unterdrückt werden, womit ermöglicht wird, die hohe Spannungsfestigkeit oder die elektrische Widerstandseigenschaft stabil zu halten.
  • Zehnte Ausführungsform
  • 12 ist eine Querschnittsansicht, die eine Halbleitervorrichtung der Bauart mit dielektrischer Isolierung nach einer zehnten Ausführungsform darstellt.
  • Wie in 12 gezeigt, liegt diese allgemein mit dem Bezugszeichen 109 bezeichnete Halbleitervorrichtung der Bauart mit dielektrischer Isolierung das Durchmessermaß W2 des porösen Oxidfilmbereichs 2c, der ein Pfad des Potentials des elektrischen Feldes ist, welcher zwischen dem ersten Bereich hoher Siliziumkonzentration 12 und dem zweiten Bereich hoher Siliziumkonzentration 13 definiert ist, sowie die Tiefe T2 des porösen Oxidfilmbereichs 2c auf einer Seite des ersten und zweiten Bereichs hoher Siliziumkonzentration 12 und 13 gegenüber dem N--Driftbereich (d.h. die Breite oder Länge des porösen Oxidfilmbereichs 2c in der vertikalen Richtung des ersten und zweiten Bereichs hoher Siliziumkonzentration 12 und 13) durch Berücksichtigung der Durchschlagsfestigkeit des Oxidfilms fest. In anderen Worten sind die Breite W2 und die Tiefe T2 des porösen Oxidfilmbereichs 2c derart festgelegt, dass sie die folgenden Gleichungen erfüllen: W2 [μm] > 0,01 [μm/V] × BV [V] und T2 [μm] > 0,01 [μm/V] × BV [V].
  • Zusätzlich befindet sich ein Bereich des porösen Oxidfilmbereichs 2c, der ein Pfad des Potentials des elektrischen Feldes ist, dass zwischen dem ersten und dem zweiten Bereich hoher Siliziumkonzentration 12 und 13 liegt, oder ist enthalten in einem Bereich WS, der zwischen der ersten und zweiten Feldplatte 9, 10 in der Richtung orthogonal zu der Grenzfläche der Verbindungsflächen A definiert ist.
  • Hierbei ist der weitere Aufbau dieser Ausführungsform der gleiche wie der der oben erwähnten sechsten Ausführungsform.
  • Gemäß dieser zehnten Ausführungsform werden die folgenden vorteilhaften Effekte zusätzlich zu denjenigen der oben erwähnten achten Ausführungsform erzielt. Da die Breite W2 und die Tiefe T2 des porösen Oxidfilmbereichs 2c derart festgelegt sind, dass sie die Gleichungen: W2 [μm] > 0,01 [μm/V] × BV [V] und T2 [μm] > 0,01 [μm/V] × BV [V]erfüllen, kann der poröse Oxidfilmbereich 2c eine zufriedenstellende Durchschlagsfestigkeit mit einem ausreichenden Spielraum für eine elektrische Feldstärke von 1 MV/cm aufweisen, obwohl die Durchschlagsfestigkeit des porösen Oxidfilmbe reichs 2c in Abhängigkeit von den Eigenschaften wie z.B. die Porosität, der Porengröße etc. des porösen Siliziums, welches den porösen Oxidfilmbereich 2c bildet, leicht variiert. Da darüber hinaus sich der Bereich des porösen Oxidfilmbereichs 2c, der ein Pfad des Potentials des elektrischen Feldes ist, welches zwischen dem ersten und zweiten Bereich hoher Siliziumkonzentration 12 und 13 liegt, befindet oder enthalten ist in einem Bereich WS, der zwischen der ersten und zweiten Feldplatte 9 und 10 in der Richtung orthogonal zu der Grenzfläche der Verbindungsflächen A definiert ist, wird das Potential des elektrischen Feldes, welches den Bereich (d.h. den Bereich W2) des porösen Oxidfilmbereichs 2c quert, in einer Form gehalten, die sich sowohl zu der Sourceseite als auch zu der Drainseite hin erstreckt. Als eine Folye kann der Lawinendurchbruch aufgrund der Konzentration des elektrischen Feldes in der Nähe der ersten und zweiten Feldplatte 9 und 10 unterdrückt werden, womit ermöglicht wird, eine hohe Spannungsfestigkeit oder dielektrische Widerstandseigenschaft stabil zu halten.
  • Elfte Ausführungsform
  • 13 ist eine Querschnittsansicht, die eine Halbleitervorrichtung der Bauart mit dielektrischer Isolierung nach einer elften Ausführungsform darstellt.
  • Wie in 13 gezeigt, besitzt diese allgemein mit einem Bezugszeichen 110 gekennzeichnete Halbleitervorrichtung der Bauart mit dielektrischer Isolierung eine erste MFP (engl. Multi Field Plate)-Anordnung aufweist, bei der eine Mehrzahl von ersten vergrabenen N+-Bereichen 24 kreis- oder ringförmig um einen Abstand oder eine Lücke von ΔW2 voneinander entfernt in einem Bereich des porösen Oxidfilmbereichs 2c ausgebildet ist, der ein Pfad für das Potential des elektrischen Feldes zwischen dem ersten Bereich hoher Siliziumkonzentration 12 und dem zweiten Bereich hoher Siliziumkonzentration 13 ist. Die ersten vergrabenen N+-Bereiche 24 sind gegenseitig voneinander entfernt angeordnet und kreis- oder ringförmig in einer Art und Weise ausgebildet, dass sie gegenseitig unabhängig voneinander in elektrischen Schwebezuständen sind und in einer selbst beendenden oder selbst begrenzenden Art und weise ausgebildet sind. Zusätzlich gibt es kapazitive Kopplungen zwischen dem ersten Bereich hoher Siliziumkonzentration 12 und einem der ersten vergrabenen N+-Bereiche 24 zwischen dem zweiten Bereich hoher Siliziumkonzentration 13 und einem anderen der ersten vergrabenen N+-Bereiche 24 bzw. zwischen benachbarten ersten vergrabenen N+-Bereichen 24, und die Gesamtsumme ΣW2 [μm] der Lücken ΔW2 ist derart gebildet, dass sie die folgende Ungleichung erfüllt: ΣW2 [μm] > 0,01 [μm/V] × BV [V].
  • Hierbei ist der weitere Aufbau der Ausführungsform gleich dem der oben erwähnten zehnten Ausführungsform.
  • Da bei dieser Halbleitervorrichtung der Bauart mit dielektrischer Isolierung 110 die Gesamtsummte ΣW2 der Lücken ΔW2 in den ersten vergrabenen N+-Bereichen 24 derart festgelegt ist, dass sie größer ist als 0,01 [μm/V] × BV [V] (d.h. ΣW2 [μm] > 0,01 [μm/V] × BV [V]), kann der poröse Oxidfilmbereich 2c eine ausreichende Durchschlagfestigkeit mit einem ausreichenden Spielraum für eine elektrische Feldstärke von 1 MV/cm aufweisen.
  • Darüber hinaus ist ein elektrisches Feldpotential 14c, das zwischen dem ersten und dem zweiten Bereich hoher Siliziumkonzentration 12 und 13 nach Anlegen einer Vorwärtsprüfspannung kreuzt, durch die Kapazitätsteilungsfunktion der ersten MFP-Anordnung der ersten vergrabenen N+-Bereiche 24 wie in 14 gezeigt, derart gleichmäßig verteilt, dass Spitzen der elektrischen Feldstärke abgeschwächt werden.
  • Somit kann gemäß dieser elften Ausführungsform eine hohe Spannungsfestigkeit oder dielektrische Widerstandseigenschaft erzielt werden, während verglichen mit der oben erwähnten zehnten Ausführungsform eine sicherere Durchschlagsfestigkeit aufrecht erhalten wird.
  • Zwölfte Ausführungsform
  • 15 ist eine Querschnittsansicht, die eine Halbleitervorrichtung der Bauart mit dielektrischer Isolierung nach einer zwölften Ausführungsform darstellt. 16 ist eine Ansicht, welche die örtliche Beziehung zwischen der ersten und der zweiten Feldplatte und dem vergrabenen N+-Bereich bei einer Halbleitervorrichtung der Bauart mit dielektrischer Isolierung nach der zwölften Ausführungsform zeigt, wie sie von oben in einer Richtung orthogonal zu einer Grenzfläche zwischen den Verbindungsflächen A zu sehen ist.
  • Wie in 15 und 16 dargestellt, sind bei dieser allgemein mit einem Bezugszeichen 111 gekennzeichneten Halbleitervorrichtung der Bauart mit dielektrischer Isolierung elektrische Leitungsabschnitte 25 zwischen dem ersten Bereich hoher Siliziumkonzentration 12 und einem der ersten vergrabenen N+-Bereiche 24, zwischen dem zweiten Bereich hoher Siliziumkonzentration 13 und einem anderen der ersten vergrabenen N+-Bereiche 24 sowie zwischen benachbarten der ersten vergrabenen N+-Bereiche 24 ausgebildet. Diese elektrischen Leitungsabschnitte 25 werden gebildet nach der Bildung des porösen Oxidfilmbereichs 2c durch Einbringen von Si, P, As oder dergleichen in den porösen Oxidfilmbereich 2c, der somit ausgebildet ist durch Hochenergieinjektion oder Implantation in dem gleichen Bereich wie die Tiefe der ersten vergrabenen N+-Bereiche 24. Folglich sind Widerstandskopplungen aufgrund der elektrischen Leitungsabschnitte 25 zwischen dem ersten Bereich hoher Siliziumkonzentration 12 und einem ersten vergrabenen N+-Bereich 24, zwischen dem zweiten Bereich hoher Siliziumkonzen tration 13 und einem anderen der ersten vergrabenen N+-Bereich 24, sowie zwischen benachbarten der ersten vergrabenen N+-Bereiche 24 eingefügt. Hierbei ist es wünschenswert, die elektrischen Leitungsabschnitte 25 in einer in Umfangsrichtung verteilten Art und Weise anzuordnen, um die Konzentration ihrer Anordnungspostitionen zu verhindern.
  • Hierbei ist der weitere Aufbau dieser Ausführungsform gleich dem der oben erwähnten elften Ausführungsform.
  • Bei dieser Halbleitervorrichtung der Bauart mit dielektrischer Isolierung 111 ist das elektrische Feldpotential 14c, welches zwischen dem ersten und dem zweiten Bereich hoher Siliziumkonzentration 12 und 13 nach Anlegen einer Vorwärtsprüfspannung kreuzt, gleichmäßig durch die erste MFP-Anordnung der ersten vergrabenen N+-Bereiche 24 und die Widerstandsteilungsfunktion der elektrischen Leitungsabschnitte 25 gleichmäßig verteilt, so dass Spitzen der elektrischen Feldstärke abgeschwächt werden.
  • Dementsprechend kann auch bei dieser zwölften Ausführungsform eine hohe Spannungsfestigkeit oder dielektrische Widerstandseigenschaft erzielt werden, während eine sicherere Durchschlagsfestigkeit erhalten wird.
  • Dreizehnte Ausführungsform
  • 17 ist eine Querschnittsansicht, die eine Halbleitervorrichtung der Bauart mit dielektrischer Isolierung nach einer dreizehnten Ausführungsform darstellt.
  • Wie in 17 gezeigt, besitzt diese allgemein mit einem Bezugszeichen 112 gekennzeichnete Halbleitervorrichtung der Bauart mit dielektrischer Isolierung eine zweite MFP-Anordnung, bei der eine Mehrzahl von zweiten vergrabenen N+-Bereichen 24 kreis- oder ringförmig auf einer Seite der ersten vergrabenen N+-Bereiche 24 gegenüber der Drainelektrode an Stellen ausgebildet sind, die um einen vertikalen Abstand ΔW3 von dem ersten Bereich hoher Siliziumkonzentration 12, dem zweiten Bereich hoher Siliziumkonzentration 13 und den ersten vergrabenen N+-Bereichen 24 sowie gegenseitig voneinander mit einem Abstand ΔW3 entfernt sind. Zusätzlich gibt es kapazitive Kopplungen zwischen dem ersten Bereich hoher Siliziumkonzentration 12 und einem der zweiten vergrabenen N+-Bereiche 26 zwischen dem zweiten Bereich hoher Siliziumkonzentration 13 und einem anderen der zweiten vergrabenen N+-Bereiche 26, bzw. zwischen benachbarten der zweiten vergrabenen N+-Bereiche 26, und die Gesamtsumme ΣW3 [μm] der Lücken ΔW3 ist derart gebildet, dass sie die folgende Ungleichung erfüllt: ΣW3 [μm] > 0,01 [μm/V] × BV [V].
  • Hierbei ist der weitere Aufbau dieser Ausführungsform gleich dem der oben erwähnten elften Ausführungsform.
  • Bei dieser Halbleitervorrichtung der Bauart mit dielektrischer Isolierung 112 ist, da die Gesamtsummte ΣW3 der Lücken ΔW3 in den zweiten vergrabenen N+-Bereichen 26 derart festgelegt ist, dass sie größer als 0,01 [μm/v] × BV [V] (d.h. ΣW3 [μm] > 0,01 [μm/V] × BV [V]) ist, kann der poröse Oxidfilmbereich 2c eine zufrieden stellende Durchschlagfestigkeit mit einem ausreichenden Spielraum für eine elektrische Feldstärke von 1 MV/cm haben.
  • Da darüber hinaus das elektrische Feldpotential, welches zwischen dem ersten und dem zweiten Bereich hoher Siliziumkonzentration 12 und 13 kreuzt, durch die erste und die zweite MFP-Anordnung an ersten vergrabenen N+-Bereichen 24 und 26 und deren Kapazitätsteilungsfunktion gleichmäßig verteilt ist, sind Spitzen der elektrischen Feldstärke abgeschwächt und eine hohe Spannungsfestigkeit oder dielektrische Widerstandseigenschaft kann erzielt werden, während eine sicherere Durchschlagsfestigkeit aufrechterhalten wird.
  • Obwohl bei der oben erwähnten dreizehnten Ausführungsform zwei Reihen oder Schichten der ersten und zweiten MFP-Anordnung genommen werden, können ähnliche vorteilhafte Effekte erzielt werden, selbst in den Fällen, in denen drei der mehr Reihen oder Schichten von MFP-Anordnungen eingesetzt werden.
  • Vierzehnte Ausführungsform
  • 18 ist eine Querschnittsansicht, die eine Halbleitervorrichtung der Bauart mit dielektrischer Isolierung nach einer vierzehnten Ausführungsform darstellt.
  • Wie in 18 gezeigt, ist bei dieser allgemein mit einem Bezugszeichen 113 gekennzeichneten Halbleitervorrichtung der Bauart mit dielektrischer Isolierung ein dritter Bereich hoher Siliziumkonzentration 27 kreis- oder ringförmig in dem porösen Oxidfilmbereich 2c angeordnet auf einer Seite des ersten Bereichs hoher Siliziumkonzentration 12 gegenüber N--Driftbereich, und weiter ein vierter Bereich hoher Siliziumkonzentration auch in dem porösen Oxidfilmbereich 2c angeordnet auf einer Seite des zweiten Bereichs hoher Siliziumkonzentration 13 gegenüber dem N--Driftbereich in der gleichen Tiefe wie die des dritten Bereichs hoher Siliziumkonzentration 27. Zusätzlich ist der vergrabene N+-Drainbereich 21 derart ausgebildet, dass er mit dem ersten und dem dritten Bereich hoher Siliziumkonzentration 12 und 27 elektrisch verbunden ist, und der vergrabene N+-Sourcebereich 22 ist derart ausgebildet, dass er mit dem zweiten und dem vierten Bereich hoher Siliziumkonzentration 13 und 28 elektrisch verbunden ist.
  • Darüber hinaus sind die zweiten vergrabenen N+-Bereiche 26 kreis- oder ringförmig angeordnet auf einer Seite der ersten vergrabenen N+-Bereiche 24 gegenüber der Drainelektrodenseite in einer gegenseitig voneinander um einen Abstand ΔW4 beabstandeten Art und Weise, um eine zweite MFP-Anordnung zu bilden. Weiter ist eine Mehrzahl von elektrischen Leitungsabschnitten 25 zwischen dem ersten Bereich hoher Siliziumkonzentration 12 und einem der ersten vergrabenen N+-Bereiche 24, zwischen dem zweiten Bereich hoher Siliziumkonzentration 13 und einem anderen der ersten vergrabenen N+-Bereiche 24 sowie zwischen benachbarten der ersten vergrabenen N+-Bereiche 24 eingefügt. Ferner ist eine andere Mehrzahl von elektrischen Leitungsabschnitten 25 zwischen dem dritten Bereich hoher Siliziumkonzentration 27 und einem der zweiten vergrabenen N+-Bereiche 26, zwischen dem vierten Bereich hoher Siliziumkonzentration 28 und einem anderen der zweiten vergrabenen N+-Bereiche 26, sowie zwischen benachbarten der zweiten vergrabenen N+-Bereiche 26 eingefügt. Diese elektrischen Leitungsabschnitte 25 werden gebildet nach der Bildung des porösen Oxidfilmbereichs 2c durch Einbringen von Si, P, As oder dergleichen in den porösen Oxidfilmbereich 2c womit sie gebildet sind mittels Hochenergieinjektion oder Implantation in dem gleichen Bereich wie die Tiefe der zweiten vergrabenen N+-Bereiche 26 und weiter in dem gleichen Bereich wie die Tiefe der ersten vergrabenen N+-Bereiche 24.
  • Mit der obigen Anordnung sind Widerstandskopplungen aufgrund der elektrischen Leitungsabschnitte 25 eingefügt zwischen den ersten Bereich hoher Siliziumkonzentration 12 und einem ersten vergrabenen N+-Bereich 24, zwischen dem zweiten Bereich hoher Siliziumkonzentration 13 und einem anderen der ersten vergrabenen N+-Bereiche 24, sowie zwischen benachbarten der ersten vergrabenen N+-Bereiche 24. Ferner sind Widerstandskopplungen aufgrund der elektrischen Leitungsabschnitte 25 eingefügt zwischen den dritten Bereich hoher Siliziumkonzentration 27 und einem der zweiten vergrabenen N+-Bereiche 26, zwischen dem vierten Bereich hoher Siliziumkonzentration 28 und einem anderen der zweiten vergrabenen N+-Bereiche 26, sowie zwischen den benachbarten der ersten vergrabenen N+-Bereiche 26. Zusätz lich sind kapazitive Kopplungen eingefügt zwischen die Schichten der ersten und zweiten MFP-Anordnung, bzw. zwischen die zweite MFP-Anordnung und das Halbleitersubstrat 1.
  • Weiter ist die Gesamtsumme ΣW4 der Lücken ΔW4 in den zweiten vergrabenen N+-Bereichen 26 so gebildet, dass sie die folgende Ungleichung erfüllt: ΣW4 [μm] > 0,01 [μm/V] × BV [V].
  • Hierbei ist der weitere Aufbau dieser Ausführungsform gleich dem der oben erwähnten elften Ausführungsform.
  • Da bei dieser Halbleitervorrichtung der Bauart mit dielektrischer Isolierung 113 ist, da die Gesamtsummte ΣW4 der Lücken ΔW4 in den zweiten vergrabenen N+Bereichen 26 derart festgelegt ist, dass sie größer ist als 0,01 [μm/V] × BV [V] (d.h. ΣW4 [μm] > 0,01 [μm/V] × BV [V]) wie in dem Fall der Gesamtsumme ΣW2 an Lücken ΔW2 bei den ersten vergrabenen N+-Bereichen 24, kann der poröse Oxidfilmbereich 2c eine zufrieden stellende Durchschlagsfestigkeit mit einem ausreichenden Spielraum für eine elektrische Feldstärke von 1 MV/cm haben.
  • Da darüber hinaus das elektrische Feldpotential, das zwischen dem ersten und dem zweiten Bereich hoher Siliziumkonzentration 12, 13 kreuzt, durch die zwei Schichten der ersten und zweiten MFP-Anordnung der ersten und zweiten vergrabenen N+Bereiche 24 und 26 und deren Kapazitätsteilungsfunktion gleichmäßig verteilt ist, sind die Spitzen der elektrischen Feldstärke abgeschwächt und eine hohe Spannungsfestigkeit oder dielektrische Widerstandseigenschaft kann erzielt werden, während eine sicherere Durchschlagsfestigkeit aufrechterhalten wird.
  • Fünfzehnte Ausführungsform
  • 19 ist eine Ansicht, welche die Ortsbeziehung zwischen ersten und zweiten Feldplatten und einem vergrabenen N+-Bereich in einer Halbleitervorrichtung der Bauart mit dielektrischer Isolierung nach einer fünfzehnten Ausführungsform darstellt, wie sie von oben in einer Richtung orthogonal zu einer Grenzfläche zwischen den Verbindungsflächen A gesehen wird. 20 ist eine Querschnittsansicht entlang der Linie XX-XX aus 19 und von Pfeilen darin gesehen.
  • Wie in 19 und 20 gezeigt, sind bei dieser allgemein mit einem Bezugszeichen 114 gekennzeichneten Halbleitervorrichtung der Bauart mit dielektrischer Isolierung der zweite Bereich hoher Siliziumkonzentration 13 und die ersten vergrabenen N+-Bereiche 24 jeweils in einer teilweise ausgeschnittenen oder geteilten ringförmigen Form ausgebildet, und eine Drainanschlussverdrahtung 29 mit einem vergrabenen N+Bereich ist derart vorgesehen, dass sie sich von dem ersten Bereich hoher Siliziumkonzentration 12 zu einer Sourceseite durch die geteilten Abschnitte der ersten vergrabenen N+-Bereiche 24 und des zweiten Bereichs hoher Siliziumkonzentration 13 erstreckt. Zusätzlich ist ein N+Drainanschlussdrahtbereich 30 in dem N--Driftbereich 3 in einer elektrisch von dem P--Sourcewannenbereich 6 durch den ersten Isoliergraben 4a elektrisch getrennten oder isolierten Art und Weise ausgebildet, und erstreckt sich durch den Oxidfilm 2a und den porösen Oxidfilmbereich 2c derart, dass er elektrisch mit der Drainverdrahtung 29 verbunden ist. Ferner ist eine Drainanschlussdrahtelektrode 31 auf der oberen Oberfläche des N--Driftbereichs 3 derart ausgebildet, dass er mit dem vergrabenen N+Drainanschlussdrahtbereich 30 in Kontakt ist, und die zweite Grabenisolierung 4b ist kreis- oder ringförmig an einer äußeren Randseite des vergrabenen N+Anschlussdrahtbereichs 30 zur Abtrennung der gesamten Vorrichtung ausgebildet.
  • Hierbei ist der weitere Aufbau dieser Ausführungsform der gleiche wie derjenige der oben erwähnten elften Ausführungsform.
  • Gemäß dieser fünfzehnten Ausführungsform werden zusätzlich zu den oben erwähnten vorteilhaften Effekten der elften Ausführungsform die folgenden vorteilhaften Effekte erzielt. Die Drainanschlussdrahtelektrode 31 kann zu der äußeren Randseite der Sourceelektrode 8 herausgezogen werden durch den ersten Bereich hoher Siliziumkonzentration 12, die Drainanschlussverdrahtung 29 und den vergrabenen N+Drainanschlussdrahtbereich 30.
  • Zusätzlich dienen der Oxidfilm 2a und ein Abschnitt des porösen Oxidfilmbereichs 2c auf der Drainanschlussverdrahtung 29 als Zwischenschichtisolierfilme, und der poröse Oxidfilmbereich 2c, der aus einem porösen Siliziumoxidfilm ausgebildet ist, kann leicht dicker gemacht werden, so dass die Durchschlagfestigkeit der Drainanschlussverdrahtung 29 dem erhöhten dielektrischen Widerstand der Vorrichtung folgend verbessert werden kann.
  • Darüber hinaus hängt die Durchschlagsfestigkeit, die benötigt wird, wenn die Drainanschlussverdrahtung 29 durch die sourceseitige SOI-Schicht (den N--Driftbereich 3) herausgezogen wird, von der ersten und zweiten Grabenisolierung 4a, 4b ab, so dass der dielektrische Widerstand leicht höher gemacht werden kann durch Anheben der Anzahl an Gräben der ersten und zweiten Grabenisolierungen 4a, 4b. Dementsprechend kann eine solche (herausgezogene) Drainanschlussdrahtelektrodenanordnung eine ausreichende Durchschlagfestigkeit des (herausgezogenen) Anschlussdrahtes einer Halbleitervorrichtung sicherstellen.
  • Somit wird durch Einsetzen dieser Drainanschlussdrahtelektrodenanordnung ein Oxidverdickungsverfahren oder ein CVD-Verfahren zur Bildung eines dicken CVD-Oxidfilms durch CVD, das herkömmlich zur Zwischenschichtisolierung benötigt wird, unnötig, womit ermöglicht wird, den gesamten Herstellungsprozess zu vereinfachen und die Herstellungszeit zu verkürzen.
  • Obwohl bei dieser fünfzehnten Ausführungsform die Drainanschlussdrahtelektrodenanordnung angewendet wird auf die oben erwähnte Halbleitervorrichtung der Bauart mit dielektrischer Isolierung nach der elften Ausführungsform, können ähnliche vorteilhafte Effekte erzielt werden, selbst wenn sie auf eine Halbleitervorrichtung der Bauart mit dielektrischer Isolierung nach einer der anderen Ausführungsformen angewendet wird.
  • Sechzehnte Ausführungsform
  • 21 ist eine Querschnittsansicht, die eine Halbleitervorrichtung der Bauart mit dielektrischer Isolierung nach einer sechzehnten Ausführungsform darstellt.
  • Wie in 21 gezeigt, umfasst bei einer allgemein mit einem Bezugszeichen 115 gekennzeichneten Halbleitervorrichtung der Bauart mit dielektrischer Isolierung eine dielektrische Schicht in der Form einer vergrabenen Oxidschicht 2B einen porösen Oxidfilmbereich 2d, einen Oxidfilm 2b und einen porösen Oxidfilmbereich 2c, und umfassen Verbindungsflächen A den porösen Oxidfilmbereich 2d, den Oxidfilm 2b und den porösen Oxidfilmbereich 2c. Zusätzlich ist der N--Driftbereich 3 auf dem porösen Oxidfilmbereich 2d ausgebildet, und der erste und zweite Bereich hoher Siliziumkonzentration 12, 13, die ersten vergrabenen N+Bereiche 24 sowie die Drainanschlussverdrahtung 29 sind in dem porösen Oxidfilmbereich 2d ausgebildet.
  • Hierbei ist der weitere Aufbau dieser Ausführungsform gleich denjenigen der oben erwähnten fünfzehnten Ausführungsform.
  • Bei dieser sechzehnten Ausführungsform ist der einen leicht zu verdickenden porösen Siliziumfilm umfassende poröse Oxidfilmbereich 2d derart gemacht, dass er als ein Zwischenschichtisolierfilm wirkt. Somit wird ein Oxidverdickungsverfahren oder CVD-Verfahren zur Bildung eines dicken CVD-Oxidfilms mittels CVD, der herkömmlich für den Zwischenschichtisolierfilm notwendig ist, unnötig, und daher ist es möglich, den gesamten Herstellungsprozess zu vereinfachen und die Herstellungszeit zu verkürzen. Ferner kann die Zwischenschichtisolierschicht leicht verdickt werden, womit ermöglicht wird, die hohe dielektrische Widerstandseigenschaft zu erzielen.
  • Zusätzlich könnte die Befürchtung bestehen, dass, wenn der vergrabene N+Drainbereich 21 und der vergrabene N+-Drainanschlussdrahtbereich 30 die Verbindungsflächen A kreuzen, die Grenzfläche zwischen den Verbindungsflächen A ein Leckstrompfad. Jedoch sind bei dieser sechzehnten Ausführungsform der vergrabene N+-Drainbereich 21 und der vergrabene N+-Drainanschlussdrahtbereich 30 in einem Abschnitt eines Wafers ausgebildet, der auf einer SOI-Seite von der Grenzfläche zwischen den Verbindungsflächen A liegt, so dass weder der vergrabene N+Drainbereich 21 noch der vergrabene N+-Drainanschlussdrahtbereich 30 die Verbindungsflächen A kreuzt, und es tritt auch kein Leckstrompfad wie oben genannt auf.
  • Obwohl bei den oben erwähnten jeweiligen Ausführungsformen Bezug genommen wurde auf den Fall, bei dem ein HV-MOS oder ein IGBT als eine Horizontaltypvorrichtung hoher Spannungsfestigkeit verwendet wurde, kann die vorliegende Erfindung genauso angewendet werden auf eine Horizontaltypvorrichtung hoher Spannungsfestigkeit, die allgemein auf einem SOI ausgebildet ist, wie z.B. eine Diode, ein Transistor und ein EST (Emitter Switched Thyristor), während ähnliche vorteilhafte Effekte bereitgestellt werden.
  • Darüber hinaus, obwohl bei den oben erwähnten jeweiligen Ausführungsformen eine n-Kanal-Vorrichtung hoher Spannungsfestigkeit beschrieben worden ist als eine horizontale Vorrichtung hoher Spannungsfestigkeit, können ähnliche vorteilhafte Effekte erzielt werden, selbst wenn die vorliegende Erfindung auf einen p-Kanal-Vorrichtung hoher Spannungsfestigkeit angewendet wird.

Claims (16)

  1. Halbleitervorrichtung der Bauart mit dielektrischer Isolierung mit: einem Halbleitersubstrat (1); einer dielektrischen Schicht (2, 2B), die angrenzend an einen gesamten Bereich einer Hauptebene des Halbleitersubstrates (1) angeordnet ist; einer ersten Halbleiterschicht (3) eines ersten Leitfähigkeitstyps mit einer geringen Störstellenkonzentration, die mit dem Halbleitersubstrat (1) durch die dielektrische Schicht (2, 2B) verbunden ist; einer Grabenisolierung (4, 4a, 4b), die ringförmig in der ersten Halbleiterschicht (3) derart ausgebildet ist, dass sie die erste Halbleiterschicht (3) in einer lateralen Richtung abtrennt, wodurch ein Elementbereich bereitgestellt wird; einer Vorrichtung hoher Spannungsfestigkeit mit einer zweiten Halbleiterschicht eines ersten Leitfähigkeitstyps (5) mit einer hohen Störstellenkonzentration, die selektiv auf einer Oberfläche eines zentralen Abschnitts des Elementbereichs ausgebildet ist, und mit einer dritten Halbleiterschicht (6) eines zweiten Leitfähigkeitstyps, die in dem Elementbereich in einem Bereich beabstandet von der zweiten Halbleiterschicht (5) derart ausgebildet ist, dass sie die zweite Halbleiterschicht (5) umgibt; einer ersten Elektrode (7, 7a), die angeordnet ist auf und verbunden ist mit einer Oberfläche der zweiten Halbleiterschicht (5); einer zweiten Elektrode (8, 8a), die angeordnet ist auf und verbunden ist mit einer Oberfläche der dritten Halbleiter schicht (6); einer ersten Feldplatte (9), die auf der ersten Halbleiterschicht (3) derart angeordnet ist, dass sie die zweite Halbleiterschicht (5) bedeckt; einer zweiten Feldplatte (10), die auf der ersten Halbleiterschicht (3) derart angeordnet ist, dass sie die dritte Halbleiterschicht (6) bedeckt und die erste Feldplatte (9) umgibt; und einem ersten Bereich hoher Siliziumkonzentration (12), der in der dielektrischen Schicht (2, 2B) in einem Bereich genau unter der ersten Elektrode (7, 7a) ausgebildet ist; wobei die erste Elektrode (7, 7a) und der erste Bereich hoher Siliziumkonzentration (12) elektrisch miteinander verbunden sind.
  2. Halbleitervorrichtung der Bauart mit dielektrischer Isolierung nach Anspruch 1, wobei die Vorrichtung hoher Spannungsfestigkeit einen Horizontaltyp-HV-MOS umfasst, der einen Sourcebereich des ersten Leitfähigkeitstyps besitzt, welcher in der dritten Halbleiterschicht (6) derart ausgebildet ist, dass er in Kontakt mit der zweiten Elektrode (8) ist; und der erste Bereich hoher Siliziumkonzentration (12) aus einem vergrabenen N+-Bereich besteht, und ein N+-Drainbereich (16) in der ersten Halbleiterschicht (3) derart ausgebildet ist, dass er mit der ersten Elektrode (7) und dem ersten Bereich hoher Siliziumkonzentration (12) elektrisch verbunden ist.
  3. Halbleitervorrichtung der Bauart mit dielektrischer Isolierung nach Anspruch 2, wobei der erste Bereich hoher Siliziumkonzentration (12) in einem porösen Oxidfilmbereich (2c, 2d) ausgebildet ist, der einen Teil der dielektrischen Schicht (2) bildet, und sich der N+-Drainbereich (16) durch den porösen Oxidfilm (2c, 2d) derart erstreckt, dass er elektrisch mit dem ersten Bereich hoher Siliziumkonzentration (12) verbunden ist.
  4. Halbleitervorrichtung der Bauart mit dielektrischer Isolierung nach Anspruch 1, wobei die Vorrichtung hoher Spannungsfestigkeit einen Horizontaltyp-HV-IGBT eines Kurzanodentyps mit einem Drainbereich (17) des zweiten Leitfähigkeitstyps, der in der zweiten Halbleiterschicht (5) derart ausgebildet ist, dass er in Kontakt mit der ersten Elektrode (7a) ist, und mit einem Sourcebereich des ersten Leitfähigkeitstyps, der in der dritten Halbleiterschicht (6) derart ausgebildet ist, dass er in Kontakt mit der zweiten Elektrode (8a) ist, umfasst; und der erste Bereich hoher Siliziumkonzentration (12) aus einem vergrabenen N+Bereich besteht und in dem porösen Odixfilmbereich (2c) ausgebildet ist, der einen Teil der dielektrischen Schicht (2) bildet, und ein N+-Anodenkurzschlussbereich (18) ist in der ersten Halbleiterschicht (3) derart ausgebildet, dass er sich durch die erste Elektrode (7a) und den porösen Oxidfilmbereich (2c) derart erstreckt, dass er mit dem ersten Bereich hoher Siliziumkonzentration (12) elektrisch verbunden ist.
  5. Halbleitervorrichtung der Bauart mit dielektrischer Isolierung nach Anspruch 1, wobei die Vorrichtung hoher Spannungsfestigkeit einen horizontalen HV-IGBT eines Nichtdurchgriffstyps mit einem Drainbereich (20) des zweiten Leitfähigkeitstyps, der in der Halbleiterschicht (5) derart ausgebildet ist, dass er in Kontakt mit der ersten Elektrode (7a) ist, und mit einem Sourcebereich des ersten Leitfähigkeitstyps, der in der dritten Halbleiterschicht (6) derart ausgebildet ist, dass er in Kontakt mit der zweiten Elektrode (8a) ist, beinhaltet; und der erste Bereich hoher Siliziumkonzentration 12 aus einem vergrabenen N+Bereich besteht und in dem porösen Oxidfilmbereich (2c) ausgebildet ist, der einen Teil der dielektrischen (2) bildet, und der Drainbereich (20) des zweiten Leitfähigkeitstyps in der ersten Halbleiterschicht (3) derart ausgebildet ist, dass er sich durch den porösen Oxidfilmbereich (2c) derart erstreckt, dass er elektrisch mit dem ersten Bereich hoher Siliziumkonzentration (12) verbunden ist.
  6. Halbleitervorrichtung der Bauart mit dielektrischer Isolierung nach einem der Ansprüche 3 bis 5 weiter mit: einem zweiten Bereich hoher Siliziumkonzentration (13), der aus einem vergrabenen N+-Bereich besteht, der in dem porösen Oxidfilmbereich (2c) in einem Bereich genau unter der zweiten Elektrode (8) derart ausgebildet ist, dass er den ersten Bereich hoher Siliziumkonzentration (12) umgibt; wobei die zweite Elektrode (8) elektrisch mit dem zweiten Bereich hoher Siliziumkonzentration (13) durch die dritte Halbleiterschicht (6) oder einem zweiten elektrodenseitigen N+-Verbindungsbereich elektrisch verbunden ist.
  7. Halbleitervorrichtung der Bauart mit dielektrischer Isolierung nach einem der Ansprüche 3 bis 5, weiter mit: einem zweiten Bereich hoher Siliziumkonzentration (13), der aus einem vergrabenen N+-Bereich besteht, der in dem porösen Oxidfilmbereich (2c) in einem Bereich genau unter der zweiten Elektrode (8) derart ausgebildet ist, dass er den ersten Bereich hoher Siliziumkonzentration (12) umgibt; wobei ein N+-Elektrodenverbindungsbereich in der ersten Halbleiterschicht (3) derart ausgebildet ist, dass er mit dem zweiten Bereich hoher Siliziumkonzentration (13) elektrisch verbunden ist in einem elektrisch von der dritten Halbleiterschicht (6) elektrisch isolierten Zustand; und eine dritte Elektrode (23) verbunden ist mit und angeordnet ist auf einer Oberfläche des N+-Elektrodenverbindungsbereichs.
  8. Halbleitervorrichtung der Bauart mit dielektrischer Isolierung nach einem der Ansprüche 3 bis 5, wobei unter der Annahme, dass die Durchschlagfestigkeit einer dielektrischen Hochwiderstandsinsel, die zum Treiben der Halbleitervorrichtung benötigt wird, gleich BV (Volt) ist, der poröse Oxidfilmbereich (2c) mit einer Durchmesserbreite W von einem Ende des ersten Bereichs hoher Siliziumkonzentration (12) und einer Tiefe T von dem ersten Bereich hoher Siliziumkonzentration (12) zu dessen Seite gegenüber der ersten Halbleiterschicht (3) derart aufgebaut ist, dass die folgenden Beziehungen erfüllt werden: W > 0,01 × BV [μm] und T > 0,01 × BV [μm].
  9. Halbleitervorrichtung der Bauart mit dielektrischer Isolierung nach Anspruch 6 oder 7, wobei unter der Annahme, dass die Durchschlagfestigkeit einer zum Treiben der Halbleitervorrichtung benötigten dielektrischen Widerstandsinsel gleich BV (Volt) ist, der poröse Oxidfilmbereich (2c), der eine Durchmesserbreite W von dessen Fläche zwischen dem ersten und dem zweiten Bereich hoher Siliziumkonzentration (12, 13) und eine Tiefe T von dem ersten und zweiten Bereich hoher Siliziumkonzentration (12, 13) zu dessen Seite gegenüber der ersten Halbleiterschicht (3) hat, derart aufgebaut ist, dass er die folgenden Beziehungen erfüllt: W > 0,01 × BV [μm] und T > 0,01 × BV [μm].
  10. Halbleitervorrichtung der Bauart mit dielektrischer Isolierung nach Anspruch 8 oder 9, wobei ein Bereich des porösen Oxidfilmbereichs (2c), der der Durchmesserbreite W entspricht in einem Bereich WS zwischen der ersten und der zweiten Feldplatte (9, 10) mit Bezug auf eine Richtung orthogonal zu den Verbindungsflächen der dielektrischen Schicht (2) und der ersten Halbleiterschicht (3) enthält.
  11. Halbleitervorrichtung der Bauart mit dielektrischer Isolierung nach einem der Ansprüche 8 bis 10, wobei eine Mehrzahl von ringförmigen N+-Feldplattenbereichen (24, 26) den Durchmesser betreffend parallel zueinander in einem Bereich des porösen Oxidfilmbereichs (2c), welcher der Durchmesserbreite W entspricht, unabhängig voneinander in einer kapazitiv gekop pelten Art und Weise derart angeordnet sind, dass sie den ersten Bereich hoher Siliziumkonzentration (12) umgeben, wodurch eine Multifeldplattenanordnung aufgebaut wird.
  12. Halbleitervorrichtung der Bauart mit dielektrischer Isolierung nach Anspruch 11, wobei die ringförmigen N+-Feldplattenbereiche (26) weiter angeordnet sind in dem porösen Oxidfilmbereich (2c) in einer oder mehreren Schichten an einer Stelle oder Stellen, die bezüglich der Tiefe verschieden sind von der Multifeldplattenanordnung in einer derartigen Art und Weise, dass aneinander angrenzende der N+-Feldplattenbereiche (26) innerhalb oder zwischen der einen oder mehreren Schichten kapazitiv miteinander gekoppelt sind.
  13. Halbleitervorrichtung der Bauart mit dielektrischer Isolierung nach einem der Ansprüche 8 bis 10, wobei eine Mehrzahl von ringförmigen N+-Feldplattenbereichen (24, 26) den Durchmesser betreffend parallel zueinander in einem Bereich des porösen Oxidfilmbereichs (2c), welcher der Durchmesserbreite W entspricht, unabhängig voneinander derart angeordnet sind, dass Sie den ersten Bereich hoher Siliziumkonzentration (12) umgeben und miteinander durch Widerstandsbauelemente verbunden sind, wodurch eine Multifeldplattenanordnung aufgebaut ist.
  14. Halbleitervorrichtung der Bauart mit dielektrischer Isolierung nach Anspruch 13, wobei zumindest ein Bereich hoher Siliziumkonzentration (27) auf der Seite der ersten Elektrode, der aus einem vergrabenen N+-Bereich besteht, in dem porösen Oxidfilmbereich (2c) angeordnet ist auf einer Seite des ersten Bereichs hoher Siliziumkonzentration (12) gegenüber der ersten Halbleiterschicht (3) in einer oder mehreren Schichten an einer Stelle oder Stellen, die bezüglich der Tiefe verschieden sind von dem ersten Bereich hoher Siliziumkonzentration (12), in einer elektrischen mit der ersten Elektrode (7) verbundenen Art und Weise; zumindest ein Bereich hoher Siliziumkonzentration (28) auf der Seite der zweiten Elektrode, welcher aus einem vergrabenen N+-Bereich besteht, in dem porösen Oxidfilmbereich (2c) angeordnet ist auf eine Seite des zweiten Bereichs hoher Siliziumkonzentration (13) gegenüber der ersten Halbleiterschicht (3) an einer Stelle oder Stellen der gleichen Tiefe wie die des zumindest einen Bereichs hoher Siliziumkonzentration (27) auf der Seite der ersten Elektrode in einer elektrisch mit der zweiten Elektrode (8) verbundenen Art und Weise; die Mehrzahl an ringförmigen N+-Feldplattenbereichen (26) weiter den Durchmesser betreffend parallel zueinander in jeweiligen Bereichen zwischen den Bereichen hoher Siliziumkonzentration (27, 28) auf der Seite der ersten Elektrode und auf der Seite der zweiten Elektrode an Stellen der gleichen Tiefe davon unabhängig voneinander derart angeordnet sind, dass sie den Bereich hoher Siliziumkonzentration (27) auf der Seite der ersten Elektrode umgeben; und angrenzende der N+-Feldplattenbereiche (26) innerhalb jeder der einen oder mehreren Schichten resistiv miteinander verbunden sind und angrenzende der N+-Feldplattenbereiche (26) zwischen der einen oder mehreren Schichten kapazitiv miteinander gekoppelt sind.
  15. Halbleitervorrichtung der Bauart mit dielektrischer Isolierung nach einem der Ansprüche 1 bis 14, wobei eine Anschlussverdrahtung (29), die aus einem vergrabenen N+-Bereich besteht, derart vorgesehen ist, dass sie sich durch den porösen Oxidfilmbereich (2c, 2d) in einer den Durchmesser betreffenden Richtung von dem ersten Bereich hoher Siliziumkonzentration (12) zu einem unteren Abschnitt unter der Grabenisolierung (4a, 4b) erstreckt; und eine Elektrode (31) des Anschlusses der ersten Elektrode herausgezogen ist aus der Anschlussverdrahtung (29) in einem elektrisch von der zweiten Elektrode (8) durch eine Wand der Grabenisolierung (4a) isolierten Zustand.
  16. Halbleitervorrichtung der Bauart mit dielektrischer Iso lierung nach Anspruch 15, wobei der poröse Oxidfilmbereich (2c, 2d) einen porösen Oxidfilmbereich (2d) auf der Seite der ersten Halbleiterschicht und einen porösen Oxidfilmbereich (2c) auf der Seite des Halbleitersubstrates umfasst, die miteinander verbunden sind mit dazwischen liegenden Verbindungsflächen (A) der dielektrischen Schicht (2B); und die Anschlussverdrahtung (29) in dem porösen Oxidfilmbereich (2d) auf der Seite der ersten Halbleiterschicht ausgebildet ist.
DE102005018378A 2004-04-21 2005-04-20 Halbleitervorrichtung der Bauart mit dielektrischer Isolierung Expired - Fee Related DE102005018378B4 (de)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2004-125982 2004-04-21
JP2004125982A JP4618629B2 (ja) 2004-04-21 2004-04-21 誘電体分離型半導体装置

Publications (2)

Publication Number Publication Date
DE102005018378A1 true DE102005018378A1 (de) 2005-11-17
DE102005018378B4 DE102005018378B4 (de) 2011-01-05

Family

ID=35160466

Family Applications (1)

Application Number Title Priority Date Filing Date
DE102005018378A Expired - Fee Related DE102005018378B4 (de) 2004-04-21 2005-04-20 Halbleitervorrichtung der Bauart mit dielektrischer Isolierung

Country Status (7)

Country Link
US (1) US7417296B2 (de)
JP (1) JP4618629B2 (de)
KR (1) KR100726898B1 (de)
CN (2) CN100474620C (de)
DE (1) DE102005018378B4 (de)
FR (1) FR2869457B1 (de)
TW (1) TWI264055B (de)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8878239B2 (en) 2010-08-30 2014-11-04 Mitsubishi Electric Corporation Semiconductor device

Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8110868B2 (en) 2005-07-27 2012-02-07 Infineon Technologies Austria Ag Power semiconductor component with a low on-state resistance
US8461648B2 (en) 2005-07-27 2013-06-11 Infineon Technologies Austria Ag Semiconductor component with a drift region and a drift control region
EP1908119B1 (de) * 2005-07-27 2012-04-18 Infineon Technologies Austria AG Halbleiterbauelement mit einer driftzone und einer driftsteuerzone
JP5055813B2 (ja) * 2006-04-10 2012-10-24 富士電機株式会社 Soi横型半導体装置
JP2008227474A (ja) * 2007-02-13 2008-09-25 Toshiba Corp 半導体装置
JP5105060B2 (ja) * 2007-11-16 2012-12-19 三菱電機株式会社 半導体装置およびその製造方法
JP2009141237A (ja) * 2007-12-10 2009-06-25 Panasonic Corp 半導体装置及びその製造方法
JP2010098189A (ja) * 2008-10-17 2010-04-30 Toshiba Corp 半導体装置
JP2011165924A (ja) * 2010-02-10 2011-08-25 Mitsubishi Electric Corp 半導体装置
US8623732B2 (en) * 2010-06-17 2014-01-07 Freescale Semiconductor, Inc. Methods of making laterally double diffused metal oxide semiconductor transistors having a reduced surface field structure
JP5565309B2 (ja) * 2010-12-29 2014-08-06 三菱電機株式会社 半導体装置
KR101380309B1 (ko) * 2012-05-23 2014-04-02 주식회사 동부하이텍 커패시터 및 그 형성 방법
JP6053415B2 (ja) * 2012-09-19 2016-12-27 三菱電機株式会社 半導体装置
FR3011124A1 (fr) * 2013-09-26 2015-03-27 St Microelectronics Tours Sas Composant scr a caracteristiques stables en temperature
US9666710B2 (en) * 2015-05-19 2017-05-30 Nxp Usa, Inc. Semiconductor devices with vertical field floating rings and methods of fabrication thereof
DE102015122387B4 (de) * 2015-12-21 2023-09-21 Infineon Technologies Ag Leistungshalbleiterbauelemente, Halbleiterbauelemente und ein Verfahren zum Anpassen einer Anzahl von Ladungsträgern
CN105633140B (zh) * 2016-03-30 2018-06-12 南京邮电大学 一种双层部分soi ligbt器件及其制造方法
US10586865B2 (en) * 2017-09-29 2020-03-10 Cirrus Logic, Inc. Dual gate metal-oxide-semiconductor field-effect transistor
FR3091021B1 (fr) * 2018-12-20 2021-01-08 St Microelectronics Tours Sas Thyristor vertical
CN115274848B (zh) * 2021-04-29 2023-10-31 苏州华太电子技术股份有限公司 图形化布局夹层氧化层soi的超结ldmos器件

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5343067A (en) * 1987-02-26 1994-08-30 Kabushiki Kaisha Toshiba High breakdown voltage semiconductor device
JP3293871B2 (ja) * 1991-01-31 2002-06-17 株式会社東芝 高耐圧半導体素子
EP0497577B1 (de) * 1991-01-31 2002-07-17 Kabushiki Kaisha Toshiba Halbleiterbauelement für hohe Durchbruchsspannungen
US5386136A (en) * 1991-05-06 1995-01-31 Siliconix Incorporated Lightly-doped drain MOSFET with improved breakdown characteristics
DE69317004T2 (de) * 1992-03-26 1998-06-10 Texas Instruments Inc Hochspannungstruktur mit oxydisolierter Source und RESURF-Drift-Zone in Massivsilizium
DE4231310C1 (de) 1992-09-18 1994-03-24 Siemens Ag Verfahren zur Herstellung eines Bauelementes mit porösem Silizium
JP2739018B2 (ja) * 1992-10-21 1998-04-08 三菱電機株式会社 誘電体分離半導体装置及びその製造方法
JPH0945762A (ja) 1995-07-26 1997-02-14 Matsushita Electric Works Ltd 半導体素子基体およびその製造方法
JP3435930B2 (ja) 1995-09-28 2003-08-11 株式会社デンソー 半導体装置及びその製造方法
JP3082671B2 (ja) 1996-06-26 2000-08-28 日本電気株式会社 トランジスタ素子及びその製造方法
KR100225411B1 (ko) * 1997-03-24 1999-10-15 김덕중 LDMOS(a lateral double-diffused MOS) 트랜지스터 소자 및 그의 제조 방법
KR19980084367A (ko) * 1997-05-23 1998-12-05 배순훈 실리콘-온-인슐레이터 기판을 사용한 저감 표면 전계형 횡형 이중-확산 모스 트랜지스터에 대한 모델링 방법
JP4785335B2 (ja) * 2001-02-21 2011-10-05 三菱電機株式会社 半導体装置およびその製造方法
KR100403519B1 (ko) * 2001-03-07 2003-10-30 재단법인서울대학교산학협력재단 실리콘 이중막 전력 트랜지스터 및 그 제조 방법
GB0107408D0 (en) 2001-03-23 2001-05-16 Koninkl Philips Electronics Nv Field effect transistor structure and method of manufacture
JP4020195B2 (ja) * 2002-12-19 2007-12-12 三菱電機株式会社 誘電体分離型半導体装置の製造方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8878239B2 (en) 2010-08-30 2014-11-04 Mitsubishi Electric Corporation Semiconductor device
DE102011079307B4 (de) * 2010-08-30 2015-08-13 Mitsubishi Electric Corporation Halbleitervorrichtung

Also Published As

Publication number Publication date
DE102005018378B4 (de) 2011-01-05
FR2869457B1 (fr) 2008-02-01
JP2005311075A (ja) 2005-11-04
KR100726898B1 (ko) 2007-06-14
TW200535969A (en) 2005-11-01
US7417296B2 (en) 2008-08-26
TWI264055B (en) 2006-10-11
FR2869457A1 (fr) 2005-10-28
JP4618629B2 (ja) 2011-01-26
CN101388409B (zh) 2010-09-08
US20050253170A1 (en) 2005-11-17
CN101388409A (zh) 2009-03-18
KR20060045747A (ko) 2006-05-17
CN100474620C (zh) 2009-04-01
CN1691351A (zh) 2005-11-02

Similar Documents

Publication Publication Date Title
DE102005018378B4 (de) Halbleitervorrichtung der Bauart mit dielektrischer Isolierung
DE112016003510B4 (de) HALBLEITERVORRlCHTUNG UND VERFAHREN ZUR HERSTELLUNG EINER HALBLEITERVORRICHTUNG
DE102017124871B4 (de) Leistungshalbleiter-Vorrichtung und Verfahren zum Herstellen einer Leistungshalbleiter-Vorrichtung
DE112012002956B4 (de) Bipolarer Transistor mit isoliertem Gate
DE10161129B4 (de) Halbleitervorrichtung und Verfahren zu ihrer Herstellung
DE60127166T2 (de) Graben-gate-feldeffekttransistoren und ihre herstellung
DE69628633T2 (de) Halbleiteranordnung mit isoliertem Gate und Verfahren zur Herstellung
DE102010064588B3 (de) Halbleitervorrichtung mit einer potenzialfreien Halbleiterzone
DE102008000660B4 (de) Siliziumkarbid-Halbleitervorrichtung
DE19539541B4 (de) Lateraler Trench-MISFET und Verfahren zu seiner Herstellung
DE102008052422B4 (de) Halbleitervorrichtung mit reduzierter Kapazität
DE19651108C2 (de) Halbleitereinrichtung des Gategrabentyps mit hoher Durchbruchsspannung und ihr Herstellungsverfahren
DE10041344B4 (de) SJ-Halbleitervorrichtung
DE102017124872B4 (de) Verfahren zur Herstellung eines IGBT mit dV/dt-Steuerbarkeit
DE102007029121B3 (de) Verfahren zur Herstellung eines Halbleiterbauelements, sowie Halbleiterbauelement
DE102011053147B4 (de) Halbleiterstruktur mit grabenstrukturen in direktem kontakt
WO1999023703A9 (de) Hochspannungsfeste randstruktur für halbleiterbauelemente
AT505176A2 (de) Grabenfeldplattenabschluss für leistungsvorrichtungen
DE102008039845A1 (de) Halbleiterbauelement mit einem Halbleiterkörper
DE102012112332A1 (de) Halbleitervorrichtung mit einer Diode
DE102012004085B4 (de) MOSFET-Vorrichtung mit dickem Grabenbodenoxid
DE19722441C2 (de) IGBT mit Grabengatestruktur und Verfahren zu seiner Herstellung
DE19720215B4 (de) Verfahren zum Herstellen von Halbleiterbauteilen mit einem Graben-Gate mittels Seitenwandimplantation
DE19725091B4 (de) Laterales Transistorbauelement und Verfahren zu seiner Herstellung
DE102017129955B4 (de) Halbleitervorrichtung mit einem barrierengebiet sowie elektrische vorrichtung

Legal Events

Date Code Title Description
OP8 Request for examination as to paragraph 44 patent law
R020 Patent grant now final

Effective date: 20110405

R119 Application deemed withdrawn, or ip right lapsed, due to non-payment of renewal fee
R119 Application deemed withdrawn, or ip right lapsed, due to non-payment of renewal fee

Effective date: 20141101