JP5055813B2 - Soi横型半導体装置 - Google Patents
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Description
ワールドワイドの商用交流電源電圧は最高で240V(実効値)に達する。その場合、ピーク電圧は約680V程度になり得るので、半導体装置に求められる電圧定格として約700Vの耐圧が必要となる。
下記特許文献2は酸素イオンを注入することにより任意の領域に部分的に埋め込み酸化膜を形成することが可能なSIMOX技術を適用して縦型MOSFETのドレイン−ソース間容量の低減を図る構造であり、特に横型デバイスの耐圧構造に着目したものではない。
下記特許文献4は横型バイポーラトランジスタに関し、高増幅率と低ベース抵抗とを両立させるために、エミッタ領域の下部に埋め込み酸化膜を形成する技術を開示している。下記特許文献5には部分的な薄い埋め込み酸化膜の形成を可能にするSIMOX法(Separation by Implanted Oxygen法)に関する記述がある。近年、このSIMOX法による薄い埋め込み酸化膜を形成する技術の進展が著しい。
特許請求の範囲の請求項3記載の発明によれば、前記埋め込み絶縁膜が酸素イオン注入法により形成される膜である特許請求の範囲の請求項1または2記載のSOI横型半導体
装置とすることが望ましい。
特許請求の範囲の請求項5記載の発明によれば、前記埋め込み絶縁膜の直下に沿って形成され、少なくとも一方の端部において、前記活性層または前記第2導電型第1半導体領域と接続する第2導電型第3半導体領域を備える特許請求の範囲の請求項1乃至4のいずれか一項に記載のSOI横型半導体装置とすることがより好適である。
特許請求の範囲の請求項7記載の発明によれば、前記第2導電型第3半導体領域が前記第1導電型第1半導体領域と前記第2導電型第1半導体領域との間で不純物濃度の異なる複数の領域に分割されている特許請求の範囲の請求項5または6記載のSOI横型半導体装置とすることがより好ましい。
特許請求の範囲の請求項9記載の発明によれば、前記第2導電型第1半導体領域が前記埋め込み絶縁膜と接している請求項1乃至8のいずれか一項に記載のSOI横型半導体装置とすることがより好適である。
フォトプロセスにより図示しないイオン注入用マスクを作製し、注入エネルギー160keVで、後述のn領域15の相当部分にリンをドーズ量8×1012cm−2注入し、続けてn領域16の相当部分に追加で、さらにリンをドーズ量4×1012cm−2注入する。エピタキシャル成長法を用いて基板温度900°Cで不純物濃度が1×1014cm−3のp型シリコン1−1を厚さ0.5μm堆積する(図15−1d)。マスク86を形成し注入エネルギー50keVで、ボロンイオンをドーズ量3.5×1011cm−2注入するする(図15−2e)。マスク86を除去し窒化膜87を全面に形成して1150℃で400分熱処理し、濃度約3×1014cm−3で、厚さ0.8μmのn型シリコン活性層3と表面濃度は5×1015cm−3で、Xj(接合)の深さが7.5μmであるpウェル領域4と表面濃度約2×1014cm−3、Xj(接合)の深さが約4.5μmである領域15と表面濃度約3×1014cm−3、Xj(接合)の深さが約5μmである領域16を形成する(図15−2f)。窒化膜87をパターニングして窒化膜マスク87を形成し、LOCOS酸化膜19を厚さ0.6μm形成する。続けて、一般的な半導体プロセスを用いて、図10に記載と同符号で示すn+型エミッタ領域8、p+型アノード領域6−1、n+型バッファ領域7−1、コンタクト領域9、13−1、ゲート電極11、カソード電極12、ドレイン電極13、アノード電極14等を形成する(図15−2g)と、図11に示す実施例6にかかるSOI横型IGBTとなる。シミュレーションの結果、実施例6のSOI横型IGBTでは、オン損失は2.78×10−6J、ターンオフ損失は、1.45×10−6Jで、トータル損失は4.23×10−6J(駆動周波数100kHzでの仕事率は4.23×10−6×105=0.423W)であった。また、耐圧は672Vであった。実施例4と比較してスイッチング損失はそれほど変らないが、耐圧は12V改善された。
BOX層2、2−1の厚さは、実施例ではいずれも50nm、すなわち、現状で酸素イオンの注入量や熱処理法により作製可能な最小値となっているが、SIMOX法の作製上限である数百nmとしてもよい。
2 埋め込み絶縁膜、BOX層
3 第2導電型の高抵抗活性層、n型シリコン活性層
4 第1導電型第1半導体領域、p型ウエル領域
5 第2導電型第1半導体領域、n型ウエル領域
6 第1導電型第2半導体領域、p+型アノード領域
7 第2導電型バッファ領域、n+型バッファ領域
8 第2導電型第2半導体領域、n+型エミッタ領域
9 p+領域
10 ゲート絶縁膜
11 ゲート電極
12 カソード電極
13 ドレイン電極
14 アノード電極
15 n型リサーフ領域
16 n型リサーフ領域
17 n型リサーフ領域。
Claims (10)
- 第1導電型の半導体基板上に埋め込み絶縁膜を介して半導体機能層が形成されるSOI横型半導体装置において、前記半導体機能層が前記埋め込み絶縁膜により前記半導体基板と大部分で絶縁分離される第2導電型の高抵抗活性層と、該活性層の一方端に隣接して形成される第1導電型第1半導体領域と、前記活性層の他端に隣接して形成される前記埋め込み絶縁膜より深い第2導電型第1半導体領域と、前記第2導電型の高抵抗活性層内に形成され該活性層より低抵抗の第2導電型バッファ領域と、該バッファ領域表面から形成される第1導電型第2半導体領域とを備え、前記第1導電型第1半導体領域表面には第2導電型第2半導体領域が形成され、該第2導電型第2半導体領域と前記活性層とに挟まれる前記第1導電型第1半導体領域表面にはゲート酸化膜を介してゲート電極を備え、前記第1導電型第2半導体領域と第2導電型第2半導体領域と第2導電型第1半導体領域とには、それぞれ金属電極が設けられることを特徴とするSOI横型半導体装置。
- 前記埋め込み絶縁膜の厚さが200nm以下であることを特徴とする請求項1記載のSOI横型半導体装置。
- 前記埋め込み絶縁膜が酸素イオン注入法により形成される膜であることを特徴とする請求項1または2記載のSOI横型半導体装置。
- 前記第1導電型第2半導体領域が前記埋め込み絶縁膜に到達していることを特徴とする請求項1乃至3にいずれか一項に記載のSOI横型半導体装置。
- 前記埋め込み絶縁膜の直下に沿って形成され、少なくとも一方の端部において、前記活性層または前記第2導電型第1半導体領域と接続する第2導電型第3半導体領域を備えることを特徴とする特許請求の範囲の請求項1乃至4のいずれか一項に記載のSOI横型半導体装置。
- 前記第2導電型第3半導体領域が濃度勾配を有することを特徴とする請求項5記載のSOI横型半導体装置。
- 前記第2導電型第3半導体領域が前記第1導電型第1半導体領域と前記第2導電型第1半導体領域との間で不純物濃度の異なる複数の領域に分割されていることを特徴とする請求項5または6記載のSOI横型半導体装置。
- 前記第2導電型第3半導体領域が前記第1導電型第1半導体領域と前記第2導電型第1半導体領域との間で3分割され、そのうち、中央の領域の不純物濃度が最も高いことを特徴とする請求項7記載のSOI横型半導体装置。
- 前記第2導電型第1半導体領域が前記埋め込み絶縁膜と接している請求項1乃至8のいずれか一項に記載のSOI横型半導体装置。
- 前記第1導電型第1半導体領域および前記第2導電型第1半導体領域と前記埋め込み絶縁膜とは互いに離れており、前記第2導電型第3半導体領域の両端が前記活性層と接していることを特徴とする請求項5乃至8のいずれか一項に記載のSOI横型半導体装置。
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