JP5055813B2 - Ｓｏｉ横型半導体装置 - Google Patents

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Description

本発明は、ＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）構造を有する横型ＩＧＢＴなどの半導体装置に関し、特には、高耐圧化、低スイッチング損失に係わる構造を有するＳＯＩ横型ＩＧＢＴに関する。
近年、機能の異なる半導体素子をワンチップ化すると共に、誘電体分離（ＳＯＩ）技術を用いることによりさらに高機能化を計った半導体装置の開発が盛んに行われるようになってきた。特には、パワー半導体素子を組み込んだデバイス、たとえば、制御用ＩＣとパワー半導体素子を一体化したスイッチング電源や、トレンチ分離技術を組み合わせたＢｉ−ＣＭＯＳ素子、ＭＯＳＦＥＴとサイリスタの複合機能デバイス等が、様々なプロセス技術、たとえば、トレンチ形成技術、酸化膜埋め込み技術、シリコンエピタキシャル成長技術、ＣＭＰ（化学機械的研磨）等の表面平坦化技術等を組み合わせて用いることにより具体化されている。
電源ＩＣ分野では、高耐圧パワー半導体素子と制御用ＩＣを一体化したワンチップＩＣを用いたスイッチング電源が、その小型・軽量の特徴を生かして、携帯電話、携帯用カメラ、パソコン等の携帯機器や、照明用電源、モーター駆動電源等に広く採用され、普及している。
ワールドワイドの商用交流電源電圧は最高で２４０Ｖ（実効値）に達する。その場合、ピーク電圧は約６８０Ｖ程度になり得るので、半導体装置に求められる電圧定格として約７００Ｖの耐圧が必要となる。
スイッチング電源の部品の中ではコンデンサおよびトランスが大きな面積を占める。これらは高周波化することにより小型化が可能となる。従って、周波数帯は１００ｋＨｚ台が広く使用されており、パワー半導体素子としてスイッチング損失が小さくて制御ＩＣとのプロセス互換性に優れたＭＯＳＦＥＴが採用される。ＭＯＳＦＥＴは多数キャリアデバイスであり、少数キャリアの注入による伝導度変調がないためオン抵抗が大きい。しかし、近年、このＭＯＳＦＥＴのオン抵抗に関しても、半導体基板面に垂直なトレンチ構造を形成して従来の平面的なゲート構造を立体構造化してユニットセルのピッチを短縮すると共にチャネル密度を高くすること、またはリサーフ構造を多段化すること等により、その低減が可能になってきた。ただし、これらのオン抵抗低減技術は、ＭＯＳＦＥＴの構造やプロセスの複雑化（その結果、良品率やコストなどに悪影響を及ぼす）を伴うという問題がある。
ＩＧＢＴは、ＭＯＳＦＥＴの自己消孤機能とバイポーラトランジスタの低オン抵抗の特徴を兼ね備えており高電圧大電流用途の産業分野では特に広く用いられている。ＩＧＢＴでは、アノード領域からベース領域へ少数キャリアを注入し伝導度変調効果を高めることでオン抵抗は下がるが、一方でターンオフ損失が増加する。これらオン抵抗とターンオフ損失はトレードオフ関係にあるとされる。また、伝導度変調効果に寄与しない電流経路外への拡散によるキャリアの存在もターンオフ損失を増大させる原因となる。
近年、電流経路となる薄いｎ型シリコン活性層に誘電体分離によりキャリアを閉じ込めてスイッチング損失の低減を図る誘電体分離構造を備えるＩＧＢＴが実用化されるようになった（特許文献１）。この特許文献１によれば、ｎ型シリコン活性層と埋め込み酸化膜（ＢＯＸ層）とにより電圧を分担するが、ｎ型シリコン活性層の厚さは１μｍ以下と薄いため、１〜数μｍの厚いＢＯＸ層を用いて高耐圧化をはかっている。図１３の縦断面図に示すように、前記特許文献１に記載のＳＯＩ半導体装置は、半導体基板５１上にあってｐ型アノード領域５５の直下に形成された数μｍの厚いＢＯＸ層５２に耐圧を分担させる構造と、ｎ型カソード領域５４の直下のエッジ部でのブレイクダウンを避けるため、多段不純物濃度勾配によるエッジ曲率の緩和による電位分布の改善構造と、ｐ型アノード領域５５表面およびｎ型カソード領域５４表面にそれぞれ形成されたアノード電極５７およびカソード電極５６とがそれぞれ両端に接続される高抵抗性薄膜５３を用いた電位分布の改善構造とを備える高耐圧半導体素子である。
このような厚いＢＯＸ層は、表面に酸化膜層を有するシリコンウエハ同士を貼り合わせた後、片方のウエハを研磨して形成されるため、一般的には高価となる。また、表面に形成されるポリシリコンからなる高抵抗性薄膜は高温高湿環境化での信頼性に難点がある。
下記特許文献２は酸素イオンを注入することにより任意の領域に部分的に埋め込み酸化膜を形成することが可能なＳＩＭＯＸ技術を適用して縦型ＭＯＳＦＥＴのドレイン−ソース間容量の低減を図る構造であり、特に横型デバイスの耐圧構造に着目したものではない。
下記特許文献３にはＳＯＩ構造により、互いに離れて形成された横型ＭＯＳＦＥＴ間をそれらの下側に設けられている埋め込み酸化膜下に設けた高抵抗領域で電気的に接続することにより、高耐圧化に影響なく、高速動作を可能にする半導体装置の記載がある。
下記特許文献４は横型バイポーラトランジスタに関し、高増幅率と低ベース抵抗とを両立させるために、エミッタ領域の下部に埋め込み酸化膜を形成する技術を開示している。下記特許文献５には部分的な薄い埋め込み酸化膜の形成を可能にするＳＩＭＯＸ法（Ｓｅｐａｒａｔｉｏｎ ｂｙ Ｉｍｐｌａｎｔｅｄ Ｏｘｙｇｅｎ法）に関する記述がある。近年、このＳＩＭＯＸ法による薄い埋め込み酸化膜を形成する技術の進展が著しい。
特開平６−３１８７１４号公報 特開平７−１２２７５０号公報 特開平８−６４６８７号公報 特開２００３−３０３８２８号公報 特開２０００−３５７６６５号公報
しかしながら、前述のＳＩＭＯＸ法では酸素イオンの注入とその後のアニール技術とを組み合わせることにより薄い埋め込み酸化膜を形成してＳＯＩ構造とするので、ＳＯＩ半導体装置を低コストで実現できるようになったが、このＳＩＭＯＸ法による埋め込み酸化膜は、厚さが数百ｎｍ以下と薄いため高耐圧化が難しく、主として低耐圧のロジック回路ＩＣに適したＳＯＩ酸化膜形成技術とされている。
本発明は、以上述べた点に鑑みてなされたものであり、ＳＩＭＯＸ法による薄い埋め込み酸化膜を用いても高耐圧と低スイッチング損失が得られるＳＯＩ横型半導体装置の提供を目的とする。
特許請求の範囲の請求項１記載の発明によれば、第１導電型の半導体基板上に埋め込み絶縁膜を介して半導体機能層が形成されるＳＯＩ横型半導体装置において、前記半導体機能層が前記埋め込み絶縁膜により前記半導体基板と大部分で絶縁分離される第２導電型の高抵抗活性層と、該活性層の一方端に隣接して形成される第１導電型第１半導体領域と、前記活性層の他端に隣接して形成される前記埋め込み絶縁膜より深い第２導電型第１半導体領域と、前記第２導電型の高抵抗活性層内に形成され該活性層より低抵抗の第２導電型バッファ領域と、該バッファ領域表面から形成される第１導電型第２半導体領域とを備え、前記第１導電型第１半導体領域表面には第２導電型第２半導体領域が形成され、該第２導電型第２半導体領域と前記活性層とに挟まれる前記第１導電型第１半導体領域表面にはゲート酸化膜を介してゲート電極を備え、前記第１導電型第２半導体領域と第２導電型第２半導体領域と第２導電型第１半導体領域とには、それぞれ金属電極が設けられるＳＯＩ横型半導体装置とすることにより、前記目的は達成される。
特許請求の範囲の請求項２記載の発明によれば、前記埋め込み絶縁膜の厚さが２００ｎｍ以下である特許請求の範囲の請求項１記載のＳＯＩ横型半導体装置とすることが好ましい。
特許請求の範囲の請求項３記載の発明によれば、前記埋め込み絶縁膜が酸素イオン注入法により形成される膜である特許請求の範囲の請求項1または２記載のＳＯＩ横型半導体
装置とすることが望ましい。
特許請求の範囲の請求項４記載の発明によれば、前記第１導電型第２半導体領域が前記埋め込み絶縁膜に到達している特許請求の範囲の請求項１乃至３にいずれか一項に記載のＳＯＩ横型半導体装置とすることが好適である
特許請求の範囲の請求項５記載の発明によれば、前記埋め込み絶縁膜の直下に沿って形成され、少なくとも一方の端部において、前記活性層または前記第２導電型第１半導体領域と接続する第２導電型第３半導体領域を備える特許請求の範囲の請求項１乃至４のいずれか一項に記載のＳＯＩ横型半導体装置とすることがより好適である。
特許請求の範囲の請求項６記載の発明によれば、前記第２導電型第３半導体領域が濃度勾配を有する特許請求の範囲の請求項５記載のＳＯＩ横型半導体装置とすることがいっそう好適である。
特許請求の範囲の請求項７記載の発明によれば、前記第２導電型第３半導体領域が前記第１導電型第１半導体領域と前記第２導電型第１半導体領域との間で不純物濃度の異なる複数の領域に分割されている特許請求の範囲の請求項５または６記載のＳＯＩ横型半導体装置とすることがより好ましい。
特許請求の範囲の請求項８記載の発明によれば、前記第２導電型第３半導体領域が前記第１導電型第１半導体領域と前記第２導電型第１半導体領域との間で３分割され、そのうち、中央の領域の不純物濃度が最も高い特許請求の範囲の請求項７記載のＳＯＩ横型半導体装置とすることがより望ましい。
特許請求の範囲の請求項９記載の発明によれば、前記第２導電型第１半導体領域が前記埋め込み絶縁膜と接している請求項１乃至８のいずれか一項に記載のＳＯＩ横型半導体装置とすることがより好適である。
特許請求の範囲の請求項１０の発明によれば、前記第１導電型第１半導体領域および前記第２導電型第１半導体領域と前記埋め込み絶縁膜とは互いに離れており、前記第２導電型第３半導体領域の両端が前記活性層と接している請求項５乃至８のいずれか一項に記載のＳＯＩ横型半導体装置とすることがより好適である。

要するに本発明は、図１に示すようにｐ型の半導体基板１と、このｐ型の半導体基板１の上部に形成した埋め込み酸化膜層２と、埋め込み酸化膜層２の上部に薄膜のｎ型シリコン活性層３を有するＳＯＩ横型半導体装置であって、ｎ型シリコン活性層３の一部にｐ＋型アノード領域６と、埋め込み酸化膜層２に接してｐ＋型アノード領域６からｎ型シリコン活性層３に注入される少数キャリアをｎ型シリコン活性層３内に閉じ込め、尚かつ、高耐圧構造を形成するためにｎ型ウエル領域５を有する半導体装置を特徴とするものである。この構成によれば、ｐ＋型アノード領域６からｎ型シリコン活性層３に注入されるホールを、埋め込み酸化膜層２の端部に接して設けたｎ型ウエル領域５にて消滅させ、ｐ型の半導体基板１への拡散を防止することによりスイッチング損失を低減することができる。
本発明によれば、ＳＩＭＯＸ法による薄い埋め込み酸化膜を用いても高耐圧と低スイッチング損失が得られるＳＯＩ横型半導体装置を提供することができる。
以下、本発明のＳＯＩ横型ＩＧＢＴにかかる実施例について図面を参照しながら詳細に説明する。本発明は以下説明する実施例の記載のみに限定されるものではない。図１は本発明の実施例１にかかるＳＯＩ横型ＩＧＢＴの縦断面図、図２−１、図２−２は実施例１のＳＯＩ横型ＩＧＢＴの製造方法にかかるウエハ工程における各工程段階のウエハの縦断面図、図４はスイッチング時の過渡特性シミュレーションによるホール密度分布図、図５は本発明の実施例２にかかるＳＯＩ横型ＩＧＢＴの縦断面図、図６は本発明の実施例３にかかるＳＯＩ横型ＩＧＢＴの縦断面図、図７は本発明の実施例４にかかるＳＯＩ横型ＩＧＢＴの縦断面図、図８−１、図８−２は実施例４のＳＯＩ横型ＩＧＢＴの製造方法にかかるウエハ工程における各工程段階のウエハの縦断面図、図１０は本発明の実施例５にかかるＳＯＩ横型ＩＧＢＴの縦断面図、図１１は本発明の実施例６にかかるＳＯＩ横型ＩＧＢＴの縦断面図、図１２は本発明の実施例７にかかるＳＯＩ横型ＩＧＢＴの縦断面図、図１４は実施例５と実施例７のＩＧＢＴにおけるスイッチング時の電圧波形図、図１５−１、図１５−２は本発明の実施例６にかかるＳＯＩ横型ＩＧＢＴの製造方法にかかるウエハ工程における各工程段階のウエハの縦断面図である。
図１に本発明の実施例１にかかるＳＯＩ横型ＩＧＢＴの縦断面図を示す。このＩＧＢＴはｐ型シリコン基板１に、厚さ５０ｎｍのＢＯＸ層（埋め込み酸化膜層）２と、このＢＯＸ層２の上に、表面が露出する厚さ０．８μｍ程度のｎ型シリコン活性層３を備えたＳＯＩ構造を有する。このｎ型シリコン活性層３はＩＧＢＴの主電流経路となる高抵抗薄膜領域となる。ｎ型シリコン活性層３内には表面からＢＯＸ層２に達する深さのｐ＋型アノード領域６とこのｐ＋型アノード領域６に隣接するｎ＋型バッファ領域７を備える。ＢＯＸ層２およびｎ型シリコン活性層３のｐ＋型アノード領域６側の一端にはＢＯＸ層２より深いｎ型ウエル領域５が設けられ、他端側にはＢＯＸ層２より深いｐ型ウエル層４が設けられている。ｐ型ウエル層４とｎ型シリコン活性層３は接触しても構わない。このｐ型ウエル領域４の表面層にはｎ＋型エミッタ領域８とｐ＋型領域９が互いに接して設けられ、これらの両領域８、９の表面にはカソード電極１２が設けられている。ｎ＋型エミッタ領域８とｎ型シリコン活性層３との間のｐ型ウエル領域４の表面には厚さ２５ｎｍのゲート酸化膜１０を介してゲート電極１１が設けられる。前記ｐ＋型アノード領域６の表面にアノード電極１４が設けられ、ｎ型ウエル領域５の表面層にはｎ＋型コンタクト領域１３−１が設けられ、さらにその表面にドレイン電極１３が設けられる。
図２−１、図２−２は図１を用いて説明したＳＯＩ横型ＩＧＢＴの製造方法を主要なウエハ工程段階ａ〜ｈにより示すシリコン基板の縦断面図である。図１で説明した深いｎ型ウエル領域５と厚さ５０ｎｍのＢＯＸ層２を同時に形成するために、不純物濃度１×１０１４ｃｍ−３のｐ型シリコン基板１上に、フォトプロセスによりイオン注入用マスク２２を作製し、注入エネルギー５０ｋｅＶで、リンをドーズ量３．５×１０１１ｃｍ−２で注入し、リンイオン打ち込み領域２３を形成する（図２−１ａ）。イオン注入マスク２４を作製し、酸素イオンを注入エネルギー１８０ｋｅＶで、ドーズ量５×１０１７ｃｍ−２で注入し、酸素イオン打ち込み領域２５を形成する（図２−１ｂ）。温度１３５０℃程度で２時間程度熱処理（アニール）して、表面濃度が２×１０１５ｃｍ−３で、接合（Ｘｊ）の深さが１４．５μｍのｎ型ウエル領域５と、深さ０．３μｍの位置にあって厚さ５０ｎｍで一端がｎ型ウエル領域５に接するＢＯＸ層２とを、同時に形成する（図２−１ｃ）。エピタキシャル成長法を用いて、基板温度９００℃で不純物濃度が１×１０１４ｃｍ−３のｐ型シリコン層１−１を厚さ０．５μｍ堆積する（図２−１ｄ）。ｎ型シリコン活性層３の形成のため、マスク２６を用いて注入エネルギー５０ｋｅＶで、リンイオンをドーズ量１．５×１０１２ｃｍ−２で注入する（図２−１ｅ）。
マスク２７を用いて注入エネルギー５０ｋｅＶで、ボロンイオンをドーズ量３．５×１０１１ｃｍ−２で注入する（図２−２ｆ）。マスク２７を除去し全面に図示しない窒化膜を形成し温度１１５０℃で４００分熱処理（アニール）して、表面濃度が５×１０１５ｃｍ−３で、接合（Ｘｊ）深さが７．５μｍのｐ型ウエル領域４および濃度が３×１０１４ｃｍ−３で厚さ０．８μｍのｎ型シリコン活性層３を形成する（図２−２ｆ）。その後、フォトエッチングにより形成した窒化膜２８パターンを利用して選択酸化を行い、厚さ０．６μｍのＬＯＣＯＳ酸化膜１９を形成する（図２−２ｇ）。窒化膜２８の除去後、一般的な半導体プロセスを用いて、ゲート酸化膜１０、ｐ＋型アノード領域６、ｎ＋型エミッタ領域８、ｎ＋型バッファ領域７、コンタクト領域、９、１３−１およびアノード電極１４、カソード電極１２、ゲート電極１１、ドレイン電極等１３を形成すると図１に示す横型ＩＧＢＴとなる（図２−２ｈ）。アノード電極１４とドレイン電極１３とは配線を介して接続してもよい。
このような構成を有するＳＯＩ横型半導体装置の動作について図１を用いて説明する。カソード電極１２を接地しアノード電極１４およびドレイン電極１３に正の電圧を印加した状態において、ゲート電極１１に閾値電圧より高い正の電圧を印加すると、ゲート酸化膜１０直下のｐ型ウエル領域４の表面に図示しない反転層（チャネル層）が形成される。カソード電極１１から供給された電子は、ｎ＋型エミッタ領域８、図示しない反転層（チャネル層）、ｎ型シリコン活性層３を経てｎ＋型バッファ領域７に供給される。この電子は、ｐ＋型アノード領域６、ｎ＋型バッファ領域７、ｎ型シリコン活性層３、ｐ型ウエル領域４、ｐ＋領域９から構成されるｐｎｐトランジスタのベース電流となり、このｐｎｐトランジスタをオンさせる。ホールは、ｐ＋型アノード領域６から注入され前記した電子と逆の経路を経てカソード電極１２へと導かれる。ＩＧＢＴの伝導度変調作用は、ｐ＋型アノード領域６からのホール注入量を制御することにより、具体的には、ｐ＋型アノード領域６の不純物濃度とｎ＋型バッファ領域７の不純物濃度の比率を変えることにより制御できる。たとえば、ｐ＋型アノード領域６の不純物濃度を高めるとオン抵抗は小さくなる。この半導体装置のターンオフはゲート電極１１の電位を下げることで、反転層が消失して電子の注入が停止し、ｎ型シリコン活性層３内部にあるホールはカソード電極１２を通じて、また電子はアノード電極１４から排出されることにより行われる。
スイッチング損失エネルギーは熱に変換されるので、素子温度が上昇し電気特性に影響を及ぼす。特に高周波になるほどその影響は大きくなり、素子特性にいっそう影響しやすくなるので、スイッチング損失はできる限り小さい方が良い。そのため、装置を小型化するために高周波数動作が求められるスイッチング電源では、デバイスの低オン抵抗化によるオン損失の低減と同時にスイッチング損失（ターンオフ損失）の低減も求められる。一般的に、キャリアの閉じ込め機能を有するｎ型シリコン活性層構造をもたないデバイスでは、ターンオフ時にｎ型シリコン活性層外へ拡散したキャリアを排出するためのエネルギーが加わるので、ターンオフ損失が増大する傾向を示す。しかもこの拡散によるキャリアはオン抵抗の低減には寄与しない。
図３に、スイッチング損失のシミュレーション結果に用いたＢＯＸ層の無い従来の横型ＩＧＢＴの半導体基板の要部縦断面図を示す。チャネル幅は１１０００ｎｍとした。シミュレーションにより本発明にかかる図１のＢＯＸ層２を備えたＳＯＩ横型ＩＧＢＴと、図３に示す従来のＢＯＸ層の無い横型ＩＧＢＴとの損失比較を行った。図３に示す従来のＩＧＢＴは、ｐ型シリコン基板６１の表面層にｎ型シリコン活性層６４と、ｎ型シリコン活性層６４の一方の端部に形成されるｎ＋型バッファ層６３の表面層にｐ＋型アノード領域６２を備え、その表面にアノード電極６８が設けられる。ｎ型シリコン活性層６４の他方の端部にはｎ型シリコン活性層６４より深いｐ型ウエル領域６５が形成され、ｐ型ウエル領域６５の表面層にはｎ＋型エミッタ領域６６とｐ＋型コンタクト領域６７が形成され、これらの両領域表面にはカソード電極７１が設けられ、ｎ＋型エミッタ領域６６とｎ型シリコン活性層６４とに挟まれるｐ型ウエル領域６５の表面にはゲート酸化膜６９を介してゲート電極７０を備える構造を有している。図４は、ターンオフ時の過渡特性のシミュレーション結果であり、ゲートオフから２０ｎｓ後のｎ型シリコン活性層３の表面から深さ０．１μｍの地点でのホール密度の空間分布を示す。横軸はｎ型シリコン活性層３のｐ型ウエル領域４、６５からｐ＋型アノード領域６、６８端部までの距離Ｘ（μｍ）、縦軸はホール密度（ｃｍ−３）を示す。縦軸の数字の表記法１．０Ｅ＋２０は１．０×１０２０を意味する。他の数字表記法も同じである。図４の左端座標はＸ＝３０μｍとあるが、ｐ型ウエル領域４、６５のアノード側端部の位置である。右端の座標はＸ＝７０μｍとあるが、ｐ＋型アノード領域６、６２のｎ＋型エミッタ側の端部の位置である。図４中、ａ）はＢＯＸ層が無いＩＧＢＴ、ｂ）はＢＯＸ層２が有る実施例１にかかるＩＧＢＴのホール密度分布をそれぞれ示す。ＢＯＸ層が無いＩＧＢＴでは、ホールの基板１への拡散による広がりのため、ホールが、ｐ＋型アノード領域６２の端（Ｘ＝７０の位置）から２７μｍまでの領域（すなわちＸ＝７０〜４３μｍまでの領域）において掃き出されず残存していることを示している。一方、本発明の実施例１にかかるｂ）では、ホールの残存領域もアノード側約１５μｍ（すなわちｘ＝７０〜５５μｍまでの領域）と短くなっており、それだけカソード側の空乏層の拡がりが大きくなっている事がわかる。ＢＯＸ層無しのＩＧＢＴでは、ホール密度の高い領域が多いのでオン損失は、１．３５×１０−６Ｊ（ジュール）と最も低い値を示したが、一方でターンオフ損失は３．０×１０−５Ｊと大きく、トータルで３．１３５×１０−５Ｊ（駆動周波数１００ｋＨｚの仕事率は３．１３５×１０−５×１０５＝３．１３５Ｗ（ワット））を示した。実施例１にかかるＩＧＢＴでは、オン損失は１．８×１０−６Ｊと増加したが、ターンオフ損失は、３．５×１０−６Ｊと大きく減少し、トータルで５．３×１０−６Ｊ（駆動周波数１００ｋＨｚの仕事率は５．３×１０−６×１０５＝０．５３Ｗ）と小さくなった。耐圧は、従来例が４２５Ｖであるのに対し、実施例１では４２０Ｖであった。実施例１にかかるＩＧＢＴのスイッチング損失は閉じ込め構造の無いＩＧＢＴと比較して、０．５３Ｗ／３．１３５Ｗから約１／６に改善されることが分かる。
図５に実施例２にかかるＳＯＩ横型ＩＧＢＴの縦断面図を示す。実施例１との違いはｐ＋型アノード領域６−１の周囲にｎ＋型バッファ領域７−１を設けると共に、ｐ＋型アノード領域６−１の深さをｎ型シリコン活性層３の深さの約１／３程度として、ｐ＋型アノード領域６−１の直下にも、ＢＯＸ層２との間にｎ＋型バッファ領域７−１を設けることにより、ｐ＋型アノード領域６−１からｎ＋型バッファ領域７−１へのホールの注入面積の減少によるホール注入量の減少と、ｎ型シリコン活性層３のターンオフ時における、電子のｎ型ドレイン領域４への排出機能の増大を狙ったものである。ここで説明しなかった図５の他の領域については、図１と同様である。シミュレーションの結果、この実施例２ではオン損失は２．８×１０−６Ｊと低い値を示し、また、ターンオフ損失は、１．４×１０−６Ｊとなった。トータル損失は４．２×１０−６Ｊ（駆動周波数１００ｋＨｚでの仕事率は４．２×１０−６×１０５＝０．４２Ｗ）のように実施例１より低い損失となった。また、耐圧は４２０Ｖであった。この実施例２のようなＳＯＩ横型ＩＧＢＴとすることにより、いっそうのスイッチング損失の低減が可能である。
図６に示す本発明のＳＯＩ横型ＩＧＢＴにかかる実施例３は、ＢＯＸ層２−１とドレイン領域（ｎ型ウエル領域）５との間からキャリアの一部が基板１に拡散可能なように、ＢＯＸ層２−１とドレイン領域（ｎ型ウエル領域）５とを接触させずに間隔を設けることにより、ｎ型シリコン活性層３の残留キャリアを減少させてオン損失の低減を図るものである。その他の領域については、図５と同じである。図５と同様に簡略化のため一部省略した。ドレイン領域（ｎ型ウエル領域）５と、ＢＯＸ層２−１右端の間隔を１μｍに設定した。この間隔は数μｍ以下とすることが望ましい。シミュレーションの結果、この実施例３では、オン損失は２．３６×１０−６Ｊ、ターンオフ損失は、１．９３×１０−６Ｊで、トータル損失は４．２９×１０−６Ｊ（駆動周波数１００ｋＨｚでの仕事率は４．２９×１０−６×１０５＝０．４２９Ｗ）であった。また、耐圧は４８５Ｖであった。実施例３では、実施例２に比べてターンオフ損失は増加するが、耐圧が向上する効果がある。
図７に本発明の実施例４にかかるＳＯＩ横型ＩＧＢＴの縦断面図を示す。ｐ型シリコン基板１に、厚さ５０ｎｍのＢＯＸ層２と、厚さ０．８μｍのｎ型シリコン活性層３を備えたＳＯＩ構造であり、ｎ型シリコン活性層３内には、ｐ＋型アノード領域６−１とｎ＋型バッファ領域７−１が形成されている。ｎ型シリコン活性層３の一方端に接してｎ型ウエル領域５を設けて、シリコン基板１へのホール拡散を防止した。ｐ＋型アノード領域６−１にはアノード電極１４を、ｎ型ウエル領域５の表面層に設けられたｎ＋型領域１３−１にはドレイン電極１３がそれぞれ形成されている。
ｎ型シリコン活性層３の他方端にはカソードおよびゲートが形成されている。カソードはｐ型ウエル領域４、ｐ型ウエル領域４の表面層に形成されるｎ＋型エミッタ領域８とｐ＋領域９からなる。ｎ＋型エミッタ領域８、ｐ＋領域９表面にカソード電極１２を設け、ｎ＋型エミッタ領域８とｎ型シリコン活性層３との間のｐ型ウエル領域４の表面には厚さ２５ｎｍのゲート絶縁膜１０を介してゲート電極１１が形成されている。さらに、この実施例４では、ＢＯＸ層２の直下に領域１５をｎ型ウエル領域５とｐ型ウエル領域４間を接続するように形成されている。このようなＳＯＩ横型ＩＧＢＴでは、ｎ＋型エミッタ領域８をソース領域、ｎ型領域１５をドリフト領域、ｎ型ドレイン領域５をドレイン領域とするＭＯＳＦＥＴがＩＧＢＴと並列に形成されている。シミュレーションの結果、この実施例４では、オン損失は２．８１×１０−６Ｊ、ターンオフ損失は、１．４７×１０−６Ｊで、トータル損失は４．２８×１０−６Ｊ（駆動周波数１００ｋＨｚでの仕事率は４．２８×１０−６×１０５＝０．４２８Ｗ）であった。また、耐圧は６６０Ｖであった。
図８−１、図８−２はこの実施例４にかかる図７のＳＯＩ横型ＩＧＢＴの製造方法を説明するための主要な工程ａ〜ｇにおけるシリコン基板の縦断面図である。最初に、図７で説明した深いｎ型ウエル領域５と厚さ５０ｎｍのＢＯＸ層２を同時に形成するために、不純物濃度１×１０１４ｃｍ−３のｐ型シリコン基板１上に、フォトプロセスによりイオン注入用マスク３２を作製し、注入エネルギー５０ｋｅＶで、リンをドーズ量３．５×１０１１ｃｍ−２注入し領域３３を形成する（図８−１ａ）。続けて、イオン注入マスク３４を作製し、酸素イオンを、注入エネルギー１８０ｋｅＶで、ドーズ量５×１０１７ｃｍ−２注入し領域３５を形成する（図８−１ｂ）。これを、１３５０℃で１２０分熱処理して、表面濃度が２×１０１５ｃｍ−３で、Ｘｊ（接合）の深さが１４．５μｍのｎ型ウエル領域５と、厚さ５０ｎｍのＢＯＸ層２を深さ０．３μｍの位置に形成し（図８−１ｃ）、次に、レジストマスク３６を形成して、ｎ型シリコン活性層３およびｎ型領域１５の形成のため、ＢＯＸ層２の直下に注入エネルギー１６０ｋｅＶで、リンをドーズ量１.５×１０１３ｃｍ−２注入する（図８−１ｃ）。エピタキシャル成長法を用いて基板温度９００°Ｃで不純物濃度が１×１０１４ｃｍ−３のｐ型シリコン１−１を厚さ０．５μｍ堆積する（図８−１ｄ）。マスク３７を形成して注入エネルギー５０ｋｅＶで、ボロンイオンをドーズ量３．５×１０１１ｃｍ−２注入する（図８−２ｅ）。マスク３７を除去後窒化膜３８を全面に形成し、該窒化膜３８を保護膜として、１１５０℃で４００分熱処理し、３×１０１４ｃｍ−３のｎ型シリコン活性層３と表面濃度は５×１０１５ｃｍ−３で、Ｘｊ（接合）の深さが７．５μｍであるｐウェル領域４と表面濃度３×１０１４ｃｍ−３、Ｘｊ（接合）の深さが約５μｍである領域１５を形成する（図８−２ｆ）。窒化膜３８をパターニングして形成した窒化膜マスク３８を利用してＬＯＣＯＳ酸化膜１９を厚さ０．６μｍ形成し、一般的な半導体プロセスを用いて、ｐ＋型アノード領域６−１、ｎ＋型バッファ領域７−１、ｎ＋型エミッタ領域８、コンタクト領域９、１３−１とゲート電極１１、カソード電極１２、ドレイン電極１３、アノード電極１４等を形成する（図８−２ｇ）と、図７に示す実施例４の横型ＩＧＢＴとなる。
図９のＳＯＩ横型半導体装置の縦断面図により示す従来のＳＯＩ構造の横型ＩＧＢＴではＢＯＸ層４２がシリコン基板４１上の全面に設けられ、このＢＯＸ層４２上に形成されたｎ型シリコン活性層４３の両端側にｎ型ウエル領域（ドレイン領域）４５とｐ型ウエル領域４４とが設けられ、両領域間の全領域がその下層のＢＯＸ層４２により基板４１から絶縁分離される構造である。このＳＯＩ構造ではＢＯＸ層４２の厚さを薄くすると耐圧が低下する。シミュレーションの結果、このＳＯＩ横型半導体装置はＢＯＸ層４２の厚さ１００ｎｍの場合、耐圧８０Ｖであった。
これに対し、図７に示す本発明のＳＯＩ横型ＩＧＢＴでは、深いｎ型ウエル領域５により、実施例１〜３で示した構成で得られる、ｎ型ウェル領域５と基板１とのｐｎ接合から基板１へ空乏層を広げる効果およびｎ型シリコン活性層３とｐウェル領域４とのｐｎ接合からｐウェル領域４へ空乏層を広げる効果に加え、ＢＯＸ層２直下に形成されたｎ型領域１５と基板１とのｐｎ接合から基板１へ空乏層を広げることにより、ｎ型シリコン活性層３に入った電気力線をＢＯＸ層２で集中させることなく基板１に対して垂直方向に誘導することができる。シミュレーションの結果、この実施例４のＳＯＩ横型ＩＧＢＴでは、ＢＯＸ層２の膜厚が５０ｎｍの場合でも耐圧６６０Ｖを得ることができた。
本発明の実施例５にかかり、スイッチング損失をさらに低減するＳＯＩ横型ＩＧＢＴの縦断面図を図１０に示す。図１０では、厚さ８μｍの絶縁膜１８がｎ型シリコン活性層３とゲート電極１１の上に形成されている。この絶縁膜１８にはアノード電極１４とカソード電極１２から絶縁膜１８の表面に沿ってそれぞれ延長されるフィールドプレートが設けられる。このフィールドプレートを設けることにより、各電極近傍の電界強度を下げ、デバイス中央部の電界強度を高めることができる。この結果、ｎ型シリコン活性層３の中央部からのホールの排出速度が早められるため、オフ電圧の立ち上がりが早くなり、オフに向かう電流の波形はテールを引くものの、トータルではスイッチング損失を低減することができる。ここで説明しない図１０中の領域については、図７と同じであるので説明を省く。シミュレーションの結果、この実施例５にかかるＳＯＩ横型ＩＧＢＴのオン損失は２．５０×１０−６Ｊ、ターンオフ損失は、１．４５×１０−６Ｊで、トータル損失は３．９５×１０−６Ｊ（駆動周波数１００ｋＨｚでの仕事率は３．９５×１０−６×１０５＝０．３９５Ｗ）であった。また、耐圧は６４０Ｖを示した。このＩＧＢＴによれば、耐圧の低下を抑えつつ、スイッチング損失の低減が可能となる。
図１１に、本発明の実施例６にかかるＳＯＩ横型ＩＧＢＴの縦断面図を示す。このＩＧＢＴはｐ型シリコン基板１に、厚さ５０ｎｍのＢＯＸ層２と、厚さ０．８μｍのｎ型シリコン活性層３を備えたＳＯＩ構造であって、ｎ型シリコン活性層３内には、ｐ＋型アノード領域６−１とｎ＋型バッファ領域７−１、また、ｎ型シリコン活性層３の一方端に接してｎ型ウエル領域５が形成されている。ｐ＋型アノード領域６−１とｎ＋型バッファ領域７−１にはアノード電極１４が設けられ、ドレイン側には、ｎ＋型領域１３−１とドレイン電極１３が設けられている。
ｎ型シリコン活性層３のもう一方の側にはカソードおよびゲートが形成されている。カソードはｐ型ウエル領域４、ｎ＋型エミッタ領域８とｐ＋領域９からなる。ｎ＋型エミッタ領域８とｐ＋型領域９表面にカソード電極１２が設けられ、ｎ＋型エミッタ領域８とｎ型シリコン活性層３とに挟まれるｐ型ウエル領域４表面には厚さ２５ｎｍのゲート絶縁膜１０を介してゲート電極１１が形成されている。
図１５−１、図１５−２に本発明の実施例６にかかる製造プロセスを示す。深いｎウエル領域５と、厚さ５０ｎｍのＢＯＸ層２を同時に形成するために、最初、不純物濃度１×１０１４ｃｍ−３のｐ型シリコン基板１上に、フォトプロセスによりイオン注入用マスク８２を作製し、注入エネルギー５０ｋｅＶで、リンをドーズ量３．５×１０１１ｃｍ−２注入し領域８３を形成する（図１５−１ａ）。イオン注入マスク８４を作製し、酸素イオンを、注入エネルギー１８０ｋｅＶで、ドーズ量５×１０１７ｃｍ−２注入し領域８５を形成する（図１５−１ｂ）。これを、温度１３５０℃程度で２時間程度熱処理して、表面濃度が２×１０１５ｃｍ−３で、Ｘｊ（接合）の深さが１４．５μｍのｎウエル領域５と、深さ０．３μｍの位置で厚さ５０μｍのＢＯＸ層２とを同時に形成する。（図１５−１ｃ）
フォトプロセスにより図示しないイオン注入用マスクを作製し、注入エネルギー１６０ｋｅＶで、後述のｎ領域１５の相当部分にリンをドーズ量８×１０１２ｃｍ−２注入し、続けてｎ領域１６の相当部分に追加で、さらにリンをドーズ量４×１０１２ｃｍ−２注入する。エピタキシャル成長法を用いて基板温度９００°Ｃで不純物濃度が１×１０１４ｃｍ−３のｐ型シリコン１−１を厚さ０．５μｍ堆積する（図１５−１ｄ）。マスク８６を形成し注入エネルギー５０ｋｅＶで、ボロンイオンをドーズ量３．５×１０１１ｃｍ−２注入するする（図１５−２ｅ）。マスク８６を除去し窒化膜８７を全面に形成して１１５０℃で４００分熱処理し、濃度約３×１０１４ｃｍ−３で、厚さ０．８μｍのｎ型シリコン活性層３と表面濃度は５×１０１５ｃｍ−３で、Ｘｊ（接合）の深さが７．５μｍであるｐウェル領域４と表面濃度約２×１０１４ｃｍ−３、Ｘｊ（接合）の深さが約４．５μｍである領域１５と表面濃度約３×１０１４ｃｍ−３、Ｘｊ（接合）の深さが約５μｍである領域１６を形成する（図１５−２ｆ）。窒化膜８７をパターニングして窒化膜マスク８７を形成し、ＬＯＣＯＳ酸化膜１９を厚さ０．６μｍ形成する。続けて、一般的な半導体プロセスを用いて、図１０に記載と同符号で示すｎ＋型エミッタ領域８、ｐ＋型アノード領域６−１、ｎ＋型バッファ領域７−１、コンタクト領域９、１３−１、ゲート電極１１、カソード電極１２、ドレイン電極１３、アノード電極１４等を形成する(図１５−２ｇ)と、図１１に示す実施例６にかかるＳＯＩ横型ＩＧＢＴとなる。シミュレーションの結果、実施例６のＳＯＩ横型ＩＧＢＴでは、オン損失は２．７８×１０−６Ｊ、ターンオフ損失は、１．４５×１０−６Ｊで、トータル損失は４．２３×１０−６Ｊ（駆動周波数１００ｋＨｚでの仕事率は４．２３×１０−６×１０５＝０．４２３Ｗ）であった。また、耐圧は６７２Ｖであった。実施例４と比較してスイッチング損失はそれほど変らないが、耐圧は１２Ｖ改善された。
ＢＯＸ層２の厚さは、この実施例６では５０ｎｍとしたが、この厚さは酸素イオンの注入量や熱処理法（ＳＩＭＯＸ法）により作製可能な最小値である。ＳＩＭＯＸ法の作製上限である数百ｎｍを用いることもできる。
図１２に本発明の実施例７にかかるＳＯＩ横型ＩＧＢＴを示す。実施例６との違いはＢＯＸ層２の下部に設けたｎ型リサーフ領域の不純物濃度分布である。この実施例７ではｎ型リサーフ領域を３分割し、中央部のリサーフ領域１７の表面濃度を３×１０１５ｃｍ−３と高め、両端部リサーフ領域１５、１６の表面濃度を下げて２×１０１５ｃｍ−３とした。Ｘｊはいずれも５．５μｍである。このようなリサーフ構造は両端部の電界を強めてキャリアの排出効果をいっそう高めるものである。
シミュレーションの結果、実施例７では、オン損失は２．１０×１０−６Ｊ、ターンオフ損失は、１．６３×１０−６Ｊで、トータル損失は３．７３×１０−６Ｊ（駆動周波数１００ｋＨｚでの仕事率は３．７３×１０−６×１０５＝０．３７３Ｗ）であった。また、耐圧は６４１Ｖと実施例４より１９Ｖ低下したが、トータルスイッチング損失は、０．３７３Ｗと実施例４より１３％改善することができた。
図１４には、実施例５と実施例７のＳＯＩ横型ＩＧＢＴによるターンオフ時のスイッチング波形を示す。電圧波形（ａ）の立ち上がりの形状は、実施例５とほぼ同じであるが、電流波形（ｂ）のテール部分が実施例５と比べて短くなり、その分損失が改善された。本実施例７では、電流の立ち下がり開始は遅くなっているが、電圧と電流の積である損失が、電流波形（ｂ）のテール部分の短縮で低減されている。このように、ｎ型リサーフ領域の濃度に分布をつけることでスイッチング損失の低減がいっそう可能であることが分かる。
以上説明した実施例はいずれも、ｐ型ウェル領域４は、ＢＯＸ層２、２−１とは離れて形成されているがＢＯＸ層２、２−１と接し形成しても構わない。ｐウェル領域４とＢＯＸ層２、２−１とが接している場合は、ＢＯＸ層２、２−１の下にＩＧＢＴと並列にＭＯＳＦＥＴが形成されないため、上記の実施例４〜７に比べオン抵抗が若干高くなる。ｐ型ウェル領域４とＢＯＸ層２、２−１を離して形成する場合は、ｐ型ウェル領域４とＢＯＸ層２、２−１との距離は、オン時に、ｐ＋型アノード領域６からｎ型シリコン活性層３に注入されるホールが基板１へ漏れない範囲の距離とすればよい。ゲート電極１１の直下までＢＯＸ層２、２−１が形成されていれば確実にホールが基板１へ漏れることを防ぐことができる。また、以上説明した実施例では、ｐ型ウェル領域４は、ＢＯＸ層２、２−１より浅くても構わない。
また、実施例４〜７において、ＢＯＸ層２を実施例３（図６）のＢＯＸ層２−１のように、ｎ型ウェル領域５と離して形成してもよい。
ＢＯＸ層２、２−１の厚さは、実施例ではいずれも５０ｎｍ、すなわち、現状で酸素イオンの注入量や熱処理法により作製可能な最小値となっているが、ＳＩＭＯＸ法の作製上限である数百ｎｍとしてもよい。
また、以上説明した実施例では、いずれも第１導電型としてｐ型シリコン、第２導電型としてｎ型シリコンを用いたが、ｐ型とｎ型を入れ替えることもできる。また、半導体結晶であればシリコン，ＳｉＣ，ダイヤモンド等を問わない。
本発明の実施例１にかかるＳＯＩ横型ＩＧＢＴの縦断面図、 本発明の実施例１のＳＯＩ横型ＩＧＢＴの製造方法にかかるウエハ工程における各工程段階のウエハの縦断面図、 本発明の実施例１のＳＯＩ横型ＩＧＢＴの製造方法にかかるウエハ工程における各工程段階のウエハの縦断面図、 従来の横型ＩＧＢＴの半導体基板の要部縦断面図、 スイッチング時の過渡特性シミュレーションによるホール密度分布図、 本発明の実施例２にかかるＳＯＩ横型ＩＧＢＴの縦断面図、 本発明の実施例３にかかるＳＯＩ横型ＩＧＢＴの縦断面図、 本発明の実施例４にかかるＳＯＩ横型ＩＧＢＴの製造方法にかかるウエハ工程における各工程段階のウエハの縦断面図、 実施例４のＳＯＩ横型ＩＧＢＴの製造方法にかかるウエハ工程における各工程段階のウエハの縦断面図、 実施例４のＳＯＩ横型ＩＧＢＴの製造方法にかかるウエハ工程における各工程段階のウエハの縦断面図、 従来のＳＯＩ横型ＩＧＢＴの縦断面図、 本発明の実施例５にかかるＳＯＩ横型ＩＧＢＴの縦断面図、 本発明の実施例６にかかるＳＯＩ横型ＩＧＢＴの縦断面図、 本発明の実施例７にかかるＳＯＩ横型ＩＧＢＴの縦断面図、 従来の特許文献１に記載のＳＯＩ半導体装置の縦断面図、 本発明と従来のＩＧＢＴにおけるスイッチング時の電圧波形図、 本発明の実施例６にかかるＳＯＩ横型ＩＧＢＴの製造方法にかかるウエハ工程における各工程段階のウエハの縦断面図、 本発明の実施例６にかかるＳＯＩ横型ＩＧＢＴの製造方法にかかるウエハ工程における各工程段階のウエハの縦断面図、
符号の説明
１ 第１導電型の半導体基板、ｐ型シリコン基板
２ 埋め込み絶縁膜、ＢＯＸ層
３ 第２導電型の高抵抗活性層、ｎ型シリコン活性層
４ 第１導電型第１半導体領域、ｐ型ウエル領域
５ 第２導電型第１半導体領域、ｎ型ウエル領域
６ 第１導電型第２半導体領域、ｐ＋型アノード領域
７ 第２導電型バッファ領域、ｎ＋型バッファ領域
８ 第２導電型第２半導体領域、ｎ＋型エミッタ領域
９ ｐ＋領域
１０ ゲート絶縁膜
１１ ゲート電極
１２ カソード電極
１３ ドレイン電極
１４ アノード電極
１５ ｎ型リサーフ領域
１６ ｎ型リサーフ領域
１７ ｎ型リサーフ領域。

Claims (10)

  1. 第１導電型の半導体基板上に埋め込み絶縁膜を介して半導体機能層が形成されるＳＯＩ横型半導体装置において、前記半導体機能層が前記埋め込み絶縁膜により前記半導体基板と大部分で絶縁分離される第２導電型の高抵抗活性層と、該活性層の一方端に隣接して形成される第１導電型第１半導体領域と、前記活性層の他端に隣接して形成される前記埋め込み絶縁膜より深い第２導電型第１半導体領域と、前記第２導電型の高抵抗活性層内に形成され該活性層より低抵抗の第２導電型バッファ領域と、該バッファ領域表面から形成される第１導電型第２半導体領域とを備え、前記第１導電型第１半導体領域表面には第２導電型第２半導体領域が形成され、該第２導電型第２半導体領域と前記活性層とに挟まれる前記第１導電型第１半導体領域表面にはゲート酸化膜を介してゲート電極を備え、前記第１導電型第２半導体領域と第２導電型第２半導体領域と第２導電型第１半導体領域とには、それぞれ金属電極が設けられることを特徴とするＳＯＩ横型半導体装置。
  2. 前記埋め込み絶縁膜の厚さが２００ｎｍ以下であることを特徴とする請求項１記載のＳＯＩ横型半導体装置。
  3. 前記埋め込み絶縁膜が酸素イオン注入法により形成される膜であることを特徴とする請求項1または２記載のＳＯＩ横型半導体装置。
  4. 前記第１導電型第２半導体領域が前記埋め込み絶縁膜に到達していることを特徴とする請求項１乃至３にいずれか一項に記載のＳＯＩ横型半導体装置。
  5. 前記埋め込み絶縁膜の直下に沿って形成され、少なくとも一方の端部において、前記活性層または前記第２導電型第１半導体領域と接続する第２導電型第３半導体領域を備えることを特徴とする特許請求の範囲の請求項１乃至４のいずれか一項に記載のＳＯＩ横型半導体装置。
  6. 前記第２導電型第３半導体領域が濃度勾配を有することを特徴とする請求項５記載のＳＯＩ横型半導体装置。
  7. 前記第２導電型第３半導体領域が前記第１導電型第１半導体領域と前記第２導電型第１半導体領域との間で不純物濃度の異なる複数の領域に分割されていることを特徴とする請求項５または６記載のＳＯＩ横型半導体装置。
  8. 前記第２導電型第３半導体領域が前記第１導電型第１半導体領域と前記第２導電型第１半導体領域との間で３分割され、そのうち、中央の領域の不純物濃度が最も高いことを特徴とする請求項７記載のＳＯＩ横型半導体装置。
  9. 前記第２導電型第１半導体領域が前記埋め込み絶縁膜と接している請求項１乃至８のいずれか一項に記載のＳＯＩ横型半導体装置。
  10. 前記第１導電型第１半導体領域および前記第２導電型第１半導体領域と前記埋め込み絶縁膜とは互いに離れており、前記第２導電型第３半導体領域の両端が前記活性層と接していることを特徴とする請求項５乃至８のいずれか一項に記載のＳＯＩ横型半導体装置。
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