JPH10270693A - 半導体装置 - Google Patents
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- JPH10270693A JPH10270693A JP9093102A JP9310297A JPH10270693A JP H10270693 A JPH10270693 A JP H10270693A JP 9093102 A JP9093102 A JP 9093102A JP 9310297 A JP9310297 A JP 9310297A JP H10270693 A JPH10270693 A JP H10270693A
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- 239000004065 semiconductor Substances 0.000 title claims description 32
- 239000000758 substrate Substances 0.000 claims abstract description 43
- 239000012535 impurity Substances 0.000 claims abstract description 10
- 238000009792 diffusion process Methods 0.000 claims description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 abstract description 29
- 229910052710 silicon Inorganic materials 0.000 abstract description 29
- 239000010703 silicon Substances 0.000 abstract description 29
- 210000000746 body region Anatomy 0.000 abstract description 14
- 238000000034 method Methods 0.000 description 19
- 230000000052 comparative effect Effects 0.000 description 12
- 238000010586 diagram Methods 0.000 description 7
- 229910004298 SiO 2 Inorganic materials 0.000 description 5
- 239000002184 metal Substances 0.000 description 5
- 230000007423 decrease Effects 0.000 description 4
- 239000001301 oxygen Substances 0.000 description 4
- 229910052760 oxygen Inorganic materials 0.000 description 4
- 230000015556 catabolic process Effects 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 3
- 238000010438 heat treatment Methods 0.000 description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 3
- MYMOFIZGZYHOMD-UHFFFAOYSA-N Dioxygen Chemical compound O=O MYMOFIZGZYHOMD-UHFFFAOYSA-N 0.000 description 2
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 239000000969 carrier Substances 0.000 description 2
- 239000002131 composite material Substances 0.000 description 2
- 238000005094 computer simulation Methods 0.000 description 2
- 229910001882 dioxygen Inorganic materials 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000002474 experimental method Methods 0.000 description 2
- 238000007667 floating Methods 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- -1 oxygen ions Chemical class 0.000 description 2
- 238000001953 recrystallisation Methods 0.000 description 2
- 238000005452 bending Methods 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
-
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- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
- H01L29/0642—Isolation within the component, i.e. internal isolation
- H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
- H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
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- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
- H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
- H01L29/7395—Vertical transistors, e.g. vertical IGBT
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- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【課題】 オフ耐圧が高く、かつ相互コンダクタンスが
高い、ＭＯＳゲート構造を有する半導体装置を提供す
る。 【解決手段】 半導体装置１０００は、ｐ型のシリコン
基板１０、シリコン基板１０内に離間して形成された、
ｎ型の不純物拡散層からなるソース領域１２およびドレ
イン領域１４、ソース領域１２とドレイン領域１４との
間に形成されたチャネル領域１６、およびチャネル領域
１６に接して形成されたゲート絶縁膜２０を含む。前記
チャネル領域１６の内部あるいは近傍に、ゲート絶縁膜
２０に対向する状態で絶縁層４０が形成されている。
高い、ＭＯＳゲート構造を有する半導体装置を提供す
る。 【解決手段】 半導体装置１０００は、ｐ型のシリコン
基板１０、シリコン基板１０内に離間して形成された、
ｎ型の不純物拡散層からなるソース領域１２およびドレ
イン領域１４、ソース領域１２とドレイン領域１４との
間に形成されたチャネル領域１６、およびチャネル領域
１６に接して形成されたゲート絶縁膜２０を含む。前記
チャネル領域１６の内部あるいは近傍に、ゲート絶縁膜
２０に対向する状態で絶縁層４０が形成されている。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置、特に
高耐圧でしかも高速スイッチング性に優れた半導体装置
に関する。
高耐圧でしかも高速スイッチング性に優れた半導体装置
に関する。
【０００２】
【背景技術】従来より、ＭＯＳゲート構造を有する半導
体装置は、高速スイッチング素子として用いられおり、
今後も各種用途への幅広い適用が期待されている。
体装置は、高速スイッチング素子として用いられおり、
今後も各種用途への幅広い適用が期待されている。
【０００３】図１２に、従来の一般的なｎチャネルＭＯ
Ｓトランジスタの基本構造が示されている。同図に示す
素子は、ｐ型の半導体基板１０の表面に、ｎ+型のソー
ス領域１２およびドレイン領域１４が形成され、これら
のソース領域１２およびドレイン領域１４に挟まれるよ
うに、チャネル領域１６が形成されている。そして、こ
のチャネル領域１６の形成された半導体基板１０の表面
には、ゲート絶縁膜２０が形成され、このゲート絶縁膜
２０の上にはゲート電極３０が形成されている。また、
ソース領域１２およびドレイン領域１４の上には、それ
ぞれソース電極３２およびドレイン電極３４が形成され
ている。
Ｓトランジスタの基本構造が示されている。同図に示す
素子は、ｐ型の半導体基板１０の表面に、ｎ+型のソー
ス領域１２およびドレイン領域１４が形成され、これら
のソース領域１２およびドレイン領域１４に挟まれるよ
うに、チャネル領域１６が形成されている。そして、こ
のチャネル領域１６の形成された半導体基板１０の表面
には、ゲート絶縁膜２０が形成され、このゲート絶縁膜
２０の上にはゲート電極３０が形成されている。また、
ソース領域１２およびドレイン領域１４の上には、それ
ぞれソース電極３２およびドレイン電極３４が形成され
ている。
【０００４】次に、このＭＯＳトランジスタの作用を説
明する。
明する。
【０００５】このＭＯＳトランジスタは、ゲート電極３
０がフローティングの場合もしくはしきい値電圧より小
さい電圧が加えられている状態では、ソース領域１２−
ドレイン領域１４間には電流が流れず、オフ状態に制御
される。ソース電極３２を基準として、ゲート電極３０
およびドレイン電極３４を正極性にすると、ソース領域
１２−ドレイン領域１４間（チャネル領域１６）に電流
が流れ、オン状態に制御される。そして、再び、ゲート
電極３０をフローティング状態もしくはしきい値電圧よ
り小さい電圧に設定すると、ソース領域１２−ドレイン
領域１４に電流が流れず、オフ状態に戻すことができ
る。
０がフローティングの場合もしくはしきい値電圧より小
さい電圧が加えられている状態では、ソース領域１２−
ドレイン領域１４間には電流が流れず、オフ状態に制御
される。ソース電極３２を基準として、ゲート電極３０
およびドレイン電極３４を正極性にすると、ソース領域
１２−ドレイン領域１４間（チャネル領域１６）に電流
が流れ、オン状態に制御される。そして、再び、ゲート
電極３０をフローティング状態もしくはしきい値電圧よ
り小さい電圧に設定すると、ソース領域１２−ドレイン
領域１４に電流が流れず、オフ状態に戻すことができ
る。
【０００６】このようなＭＯＳトランジスタのオン，オ
フ制御は以下のようにして制御される。
フ制御は以下のようにして制御される。
【０００７】すなわち、ゲート電極３０に正の電圧を印
加することによって、チャネル領域１６において少数キ
ャリアが表面に引き寄せられ、チャネル領域表面にはチ
ャネル領域１６と反対の導電型に反転した、薄い電荷層
（ｎチャネル）が形成される。このように、ゲート電極
３０を正極性とすることにより、ソース領域１２−ドレ
イン領域１４間はチャネル領域１６を挟んでオン状態と
なる。また、同時にドレイン電極３４に正の電圧を印加
することにより、チャネル領域１６の電位がドレイン領
域１４からソース領域１２に向かって電位勾配を有す
る。この電位勾配によって、チャネル領域１６表面に形
成された反転層に電子がドリフト電流として流れ、そし
て、ドレイン電流はドレイン電圧に比例して流れる。
加することによって、チャネル領域１６において少数キ
ャリアが表面に引き寄せられ、チャネル領域表面にはチ
ャネル領域１６と反対の導電型に反転した、薄い電荷層
（ｎチャネル）が形成される。このように、ゲート電極
３０を正極性とすることにより、ソース領域１２−ドレ
イン領域１４間はチャネル領域１６を挟んでオン状態と
なる。また、同時にドレイン電極３４に正の電圧を印加
することにより、チャネル領域１６の電位がドレイン領
域１４からソース領域１２に向かって電位勾配を有す
る。この電位勾配によって、チャネル領域１６表面に形
成された反転層に電子がドリフト電流として流れ、そし
て、ドレイン電流はドレイン電圧に比例して流れる。
【０００８】このように、ＭＯＳトランジスタは、ゲー
ト電圧（ＶＧ）およびドレイン電圧（ＶＤ）によって、
ドレイン電流（ＩＤ）を制御することができる。
ト電圧（ＶＧ）およびドレイン電圧（ＶＤ）によって、
ドレイン電流（ＩＤ）を制御することができる。
【０００９】ところで、ＭＯＳトランジスタを例えば高
速スイッチング素子として用いる場合、オフ状態でのソ
ース領域−ドレイン領域間の耐圧（以下、これを「オフ
耐圧」と記す）が極めて重要な因子となる。このため、
従来の一般的なＭＯＳトランジスタでは、オフ耐圧を確
保するために、ある程度高い不純物濃度を有するチャネ
ル領域が必要であった。しかし、チャネル領域の不純物
濃度を高くすることは、素子のオン電圧を高くし、相互
コンダクタンス（ｇｍ）の低下を招く。相互コンダクタ
ンス（ｇｍ）の低下は、ドレイン電流の制御のために、
より高いゲート電圧を必要とし、このゲート電圧の増加
と共に、ＭＯＳトランジスタを含む制御回路全体の電力
損失が増大するという問題があった。このように、ＭＯ
Ｓトランジスタの相互コンダクタンス（ｇｍ）を高くす
ることと、オフ耐圧を高くすることとは、トレードオフ
の関係にある。
速スイッチング素子として用いる場合、オフ状態でのソ
ース領域−ドレイン領域間の耐圧（以下、これを「オフ
耐圧」と記す）が極めて重要な因子となる。このため、
従来の一般的なＭＯＳトランジスタでは、オフ耐圧を確
保するために、ある程度高い不純物濃度を有するチャネ
ル領域が必要であった。しかし、チャネル領域の不純物
濃度を高くすることは、素子のオン電圧を高くし、相互
コンダクタンス（ｇｍ）の低下を招く。相互コンダクタ
ンス（ｇｍ）の低下は、ドレイン電流の制御のために、
より高いゲート電圧を必要とし、このゲート電圧の増加
と共に、ＭＯＳトランジスタを含む制御回路全体の電力
損失が増大するという問題があった。このように、ＭＯ
Ｓトランジスタの相互コンダクタンス（ｇｍ）を高くす
ることと、オフ耐圧を高くすることとは、トレードオフ
の関係にある。
【００１０】このような問題を解決する方法として、す
なわち、オフ耐圧を確保しつつ、かつ相互コンダクタン
スを高める方法として、例えば、チャネル領域の不純物
濃度をチャネル領域表面から半導体基板の内部に向かっ
て変化させる方法が知られている。この方法では、電子
電流の輸送されるチャネル領域の最表面におけるチャネ
ル不純物の濃度を低くし、電子電流の輸送にあまり寄与
しないチャネル領域の表面から離れた領域においては不
純物濃度を高くし、不純物プロファイルをチャネル領域
の深さ方向に変化させることにより、オフ耐圧を確保し
つつ比較的低いオン電圧を得ることが可能となる。しか
し、この方法では、不純物プロファイルの制御に技術的
な限界があること、また半導体基板へのリーク電流が増
加することなど、いくつかの問題があげられている。
なわち、オフ耐圧を確保しつつ、かつ相互コンダクタン
スを高める方法として、例えば、チャネル領域の不純物
濃度をチャネル領域表面から半導体基板の内部に向かっ
て変化させる方法が知られている。この方法では、電子
電流の輸送されるチャネル領域の最表面におけるチャネ
ル不純物の濃度を低くし、電子電流の輸送にあまり寄与
しないチャネル領域の表面から離れた領域においては不
純物濃度を高くし、不純物プロファイルをチャネル領域
の深さ方向に変化させることにより、オフ耐圧を確保し
つつ比較的低いオン電圧を得ることが可能となる。しか
し、この方法では、不純物プロファイルの制御に技術的
な限界があること、また半導体基板へのリーク電流が増
加することなど、いくつかの問題があげられている。
【００１１】
【発明が解決しようとする課題】本発明は、オフ耐圧が
高く、かつ相互コンダクタンスが高い、ＭＯＳゲート構
造を有する半導体装置を提供することにある。
高く、かつ相互コンダクタンスが高い、ＭＯＳゲート構
造を有する半導体装置を提供することにある。
【００１２】
【課題を解決するための手段】本発明に係る半導体装置
は、第１導電型の半導体基板、前記半導体基板内に離間
して形成された、第２導電型の不純物拡散層からなるソ
ース領域およびドレイン領域、前記ソース領域と前記ド
レイン領域との間に形成されたチャネル領域、および前
記チャネル領域に接して形成されたゲート絶縁膜を含
み、前記チャネル領域の内部あるいは近傍に、前記ゲー
ト絶縁膜に対向する状態で絶縁層が形成されたことを特
徴とする。
は、第１導電型の半導体基板、前記半導体基板内に離間
して形成された、第２導電型の不純物拡散層からなるソ
ース領域およびドレイン領域、前記ソース領域と前記ド
レイン領域との間に形成されたチャネル領域、および前
記チャネル領域に接して形成されたゲート絶縁膜を含
み、前記チャネル領域の内部あるいは近傍に、前記ゲー
ト絶縁膜に対向する状態で絶縁層が形成されたことを特
徴とする。
【００１３】この半導体装置によれば、チャネル領域の
内部あるいは近傍に、ゲート絶縁膜に対向する状態すな
わちチャネル領域に形成されるチャネル方向に沿って絶
縁層が形成されることにより、チャネル領域での反転層
の形成が容易となり、高い相互コンダクタンスを得るこ
とができる。このような効果が得られる理由としては以
下のことが考えられる。
内部あるいは近傍に、ゲート絶縁膜に対向する状態すな
わちチャネル領域に形成されるチャネル方向に沿って絶
縁層が形成されることにより、チャネル領域での反転層
の形成が容易となり、高い相互コンダクタンスを得るこ
とができる。このような効果が得られる理由としては以
下のことが考えられる。
【００１４】図１は、理想的なｐ型半導体のＭＯＳダイ
オードのエネルギーバンド図を示している。図１におい
て、符号１００は金属層、２００は酸化膜（ゲート絶縁
膜）、７００はｐ型半導体層を示し、金属層１００に正
の電圧ＶＧが印加された状態を示している。図１に示す
エネルギー状態では、酸化膜２００の表面では、フェル
ミ準位ＥFが真性フェルミ準位Ｅiより高く、電子（少数
キャリア）の数は正孔（多数キャリア）より多く、反転
層ｘが形成されている。そして、金属層（ゲート電極）
１００に印加される正の電圧ＶＧをさらに大きくする
と、バンドの曲がりがさらに急勾配になり、いわゆる弱
い反転から強い反転へと移行し、ＭＯＳトランジスタに
おいてしきい値電圧を印加した状態となる。
オードのエネルギーバンド図を示している。図１におい
て、符号１００は金属層、２００は酸化膜（ゲート絶縁
膜）、７００はｐ型半導体層を示し、金属層１００に正
の電圧ＶＧが印加された状態を示している。図１に示す
エネルギー状態では、酸化膜２００の表面では、フェル
ミ準位ＥFが真性フェルミ準位Ｅiより高く、電子（少数
キャリア）の数は正孔（多数キャリア）より多く、反転
層ｘが形成されている。そして、金属層（ゲート電極）
１００に印加される正の電圧ＶＧをさらに大きくする
と、バンドの曲がりがさらに急勾配になり、いわゆる弱
い反転から強い反転へと移行し、ＭＯＳトランジスタに
おいてしきい値電圧を印加した状態となる。
【００１５】図２は、本発明の半導体装置を構成するＭ
ＯＳダイオードのエネルギーバンド図を、図１と比較し
て示す。図２において、符号１００は金属層（ゲート電
極）、符号２００は酸化膜（ゲート絶縁膜）、７００は
ｐ型半導体層および３００は半導体基板内に埋め込まれ
た絶縁層を示す。
ＯＳダイオードのエネルギーバンド図を、図１と比較し
て示す。図２において、符号１００は金属層（ゲート電
極）、符号２００は酸化膜（ゲート絶縁膜）、７００は
ｐ型半導体層および３００は半導体基板内に埋め込まれ
た絶縁層を示す。
【００１６】図２に示すように、本発明の半導体装置に
おいては、チャネル領域を構成する半導体層７００と絶
縁層３００との界面領域では、半導体層７００と酸化膜
（ゲート絶縁膜）２００との界面領域と同様に下向きの
バンドの曲がりが発生し、エネルギー帯の両端が低下す
る。このことは、絶縁層３００がない構造の素子に比
べ、低いゲート電圧でチャネル領域に反転層が形成され
ることを意味し、すなわち、絶縁層３００を有さない構
造の素子より相対的に低いゲート電圧で効率的に反転層
を形成でき、その結果、高い相互コンダクタンスを得る
ことができる。
おいては、チャネル領域を構成する半導体層７００と絶
縁層３００との界面領域では、半導体層７００と酸化膜
（ゲート絶縁膜）２００との界面領域と同様に下向きの
バンドの曲がりが発生し、エネルギー帯の両端が低下す
る。このことは、絶縁層３００がない構造の素子に比
べ、低いゲート電圧でチャネル領域に反転層が形成され
ることを意味し、すなわち、絶縁層３００を有さない構
造の素子より相対的に低いゲート電圧で効率的に反転層
を形成でき、その結果、高い相互コンダクタンスを得る
ことができる。
【００１７】また、本発明においては、チャネル領域の
内部あるいは近傍に絶縁層を形成することにより、チャ
ネル容量を小さくすることができる。すなわち、ＭＯＳ
素子の容量は、酸化膜（ゲート絶縁膜）２００の容量Ｃ
OX、酸化膜２００と絶縁層３００との間の半導体層７０
０の容量ＣS、絶縁層３００の容量ＣBOXおよび絶縁層３
００より下の半導体層の容量ＣSUBとの直列和で表させ
る。そして、素子全体の容量は最も小さな容量に支配さ
れるため、絶縁層３００の容量ＣOXを小さく設定するこ
とによって、チャネル容量を絶縁層３００を設けない場
合に比べて小さくすることができ、その結果、しきい値
電圧を下げることが可能となる。
内部あるいは近傍に絶縁層を形成することにより、チャ
ネル容量を小さくすることができる。すなわち、ＭＯＳ
素子の容量は、酸化膜（ゲート絶縁膜）２００の容量Ｃ
OX、酸化膜２００と絶縁層３００との間の半導体層７０
０の容量ＣS、絶縁層３００の容量ＣBOXおよび絶縁層３
００より下の半導体層の容量ＣSUBとの直列和で表させ
る。そして、素子全体の容量は最も小さな容量に支配さ
れるため、絶縁層３００の容量ＣOXを小さく設定するこ
とによって、チャネル容量を絶縁層３００を設けない場
合に比べて小さくすることができ、その結果、しきい値
電圧を下げることが可能となる。
【００１８】また、本発明の半導体装置においては、チ
ャネル領域の電位を基板側から固定できることから、ソ
ース領域−ドレイン領域間のオフ耐圧も従来のデバイス
と同程度に確保される。
ャネル領域の電位を基板側から固定できることから、ソ
ース領域−ドレイン領域間のオフ耐圧も従来のデバイス
と同程度に確保される。
【００１９】前記絶縁層は、一般的に用いられるＳＯＩ
技術によって作成することができる。これらの方法につ
いては、後に詳述する。
技術によって作成することができる。これらの方法につ
いては、後に詳述する。
【００２０】また、前記絶縁層は、連続した膜状の構
造、あるいは分割された島状の構造であってもよい。そ
して、前記絶縁層はチャネル領域内のチャネルが形成さ
れる領域に近接し、かつチャネルの形成を阻害しない領
域にあることが望ましく、例えば半導体基板の表面から
約０．５μｍの深さより浅い位置あることが望ましい。
造、あるいは分割された島状の構造であってもよい。そ
して、前記絶縁層はチャネル領域内のチャネルが形成さ
れる領域に近接し、かつチャネルの形成を阻害しない領
域にあることが望ましく、例えば半導体基板の表面から
約０．５μｍの深さより浅い位置あることが望ましい。
【００２１】以上説明したように、本発明によれば、Ｍ
ＯＳゲート構造を有する半導体装置において、従来構造
のデバイスに比べて、チャネル容量を小さくでき、した
がって低いゲート電圧で大きなドレイン電流を得ること
ができるため、高い相互コンダクタンスを得ることがで
きる。さらに、本発明の半導体装置によれば、オン電圧
を従来のデバイスに比べて低減でき、さらに、オフ耐圧
も従来と同程度に確保することができる。
ＯＳゲート構造を有する半導体装置において、従来構造
のデバイスに比べて、チャネル容量を小さくでき、した
がって低いゲート電圧で大きなドレイン電流を得ること
ができるため、高い相互コンダクタンスを得ることがで
きる。さらに、本発明の半導体装置によれば、オン電圧
を従来のデバイスに比べて低減でき、さらに、オフ耐圧
も従来と同程度に確保することができる。
【００２２】
（第１の実施の形態）図３には、本発明に係るｎチャネ
ルＭＯＳトランジスタの基本構造が模式的に示されてい
る。この実施の形態においては、ＭＯＳトランジスタ１
０００は、ｐ型のシリコン基板１０に、ｐ-型のボディ
領域１８が形成されている。ボディ領域１８の表面側に
は、ｎ+型の不純物拡散層からなるソース領域１２およ
びドレイン領域１４が所定の間隔を置いて形成されてい
る。また、シリコン基板１０上には、前記ソース領域１
２およびドレイン領域１４の間に位置するように、ゲー
ト絶縁膜２０が形成されている。ゲート絶縁膜２０の直
下のボディ領域１８は、チャネル領域１６を構成する。
そして、このチャネル領域１６の内部に絶縁層４０が形
成されている。この絶縁層４０は、ゲート絶縁膜２０に
対向して、つまりチャネル領域１６内に形成されるチャ
ネルの方向に沿って形成されている。さらに、前記ソー
ス領域１２およびドレイン領域１４の表面には、それぞ
れソース電極３２およびドレイン電極３４が形成されて
いる。
ルＭＯＳトランジスタの基本構造が模式的に示されてい
る。この実施の形態においては、ＭＯＳトランジスタ１
０００は、ｐ型のシリコン基板１０に、ｐ-型のボディ
領域１８が形成されている。ボディ領域１８の表面側に
は、ｎ+型の不純物拡散層からなるソース領域１２およ
びドレイン領域１４が所定の間隔を置いて形成されてい
る。また、シリコン基板１０上には、前記ソース領域１
２およびドレイン領域１４の間に位置するように、ゲー
ト絶縁膜２０が形成されている。ゲート絶縁膜２０の直
下のボディ領域１８は、チャネル領域１６を構成する。
そして、このチャネル領域１６の内部に絶縁層４０が形
成されている。この絶縁層４０は、ゲート絶縁膜２０に
対向して、つまりチャネル領域１６内に形成されるチャ
ネルの方向に沿って形成されている。さらに、前記ソー
ス領域１２およびドレイン領域１４の表面には、それぞ
れソース電極３２およびドレイン電極３４が形成されて
いる。
【００２３】このような構成のＭＯＳトランジスタ１０
００においては、基本的な動作は一般的なＭＯＳトラン
ジスタと同様に、ゲート電極３０に印加される電圧を制
御することによって、チャネル領域１６にｎチャネルが
形成され、ソース領域１２とドレイン領域１４とが導通
し、ドレイン電流が流れる。そして、ドレイン電流はド
レイン電極３４に印加される電圧に比例して流れる。
００においては、基本的な動作は一般的なＭＯＳトラン
ジスタと同様に、ゲート電極３０に印加される電圧を制
御することによって、チャネル領域１６にｎチャネルが
形成され、ソース領域１２とドレイン領域１４とが導通
し、ドレイン電流が流れる。そして、ドレイン電流はド
レイン電極３４に印加される電圧に比例して流れる。
【００２４】さらに、チャネル領域１６に絶縁層４０を
有することにより、前述したように、絶縁層４０を有さ
ない構造に比べてチャネル容量を小さくでき、同じゲー
ト電圧を加えた状態でより多くのドレイン電流を得るこ
とが可能となる。したがって、ドレイン電流ＩＤとゲー
ト電圧ＶＧとの比（ＩＤ／ＶＧ）で表される相互コンダ
クタンスが高くなる。
有することにより、前述したように、絶縁層４０を有さ
ない構造に比べてチャネル容量を小さくでき、同じゲー
ト電圧を加えた状態でより多くのドレイン電流を得るこ
とが可能となる。したがって、ドレイン電流ＩＤとゲー
ト電圧ＶＧとの比（ＩＤ／ＶＧ）で表される相互コンダ
クタンスが高くなる。
【００２５】本実施の形態に係るＭＯＳトランジスタ１
０００は、一般的に用いられるＭＯＳトランジスタの製
造方法に、ＳＯＩ技術を組み合わせることによって製造
することができる。
０００は、一般的に用いられるＭＯＳトランジスタの製
造方法に、ＳＯＩ技術を組み合わせることによって製造
することができる。
【００２６】絶縁層４０の構造は、ＳＯＩ（Ｓｉｌｉｃ
ｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）技術を用いて実現す
ることができる。
ｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）技術を用いて実現す
ることができる。
【００２７】図５（ａ）はＳＯＩ構造の作成技術の一つ
である、はり合わせ法を用いた絶縁層の埋め込み形成法
を示す図であり、図５（ｂ）はＳＩＭＯＸ法（酸素イオ
ン注入法）を用いた絶縁層の埋め込み形成法を示す図で
あり、図５（ｃ）はＳＰＥ法（再結晶化法）を用いた絶
縁層の形成法を示す図である。
である、はり合わせ法を用いた絶縁層の埋め込み形成法
を示す図であり、図５（ｂ）はＳＩＭＯＸ法（酸素イオ
ン注入法）を用いた絶縁層の埋め込み形成法を示す図で
あり、図５（ｃ）はＳＰＥ法（再結晶化法）を用いた絶
縁層の形成法を示す図である。
【００２８】図５（ａ）のはりあわせ法を用いた場合
は、中央にリセス（窪み）を設けた、一部加工したシリ
コン基板４００とシリコン基板５００とを、酸素ガス雰
囲気中で熱処理を行いながら張り合わせることで、絶縁
層（ＳｉＯ2膜）４０が埋め込まれたＳＯＩ基板６００
を形成する。
は、中央にリセス（窪み）を設けた、一部加工したシリ
コン基板４００とシリコン基板５００とを、酸素ガス雰
囲気中で熱処理を行いながら張り合わせることで、絶縁
層（ＳｉＯ2膜）４０が埋め込まれたＳＯＩ基板６００
を形成する。
【００２９】すなわち、酸素ガス雰囲気中の熱処理によ
って中央のリセス部分でシリコンの酸化が行われ、Ｓｉ
Ｏ2膜４０が形成される。シリコンは酸化されることに
よって体積膨張するため、生成されたＳｉＯ2膜４０が
リセス部分を埋めることになる。これによって、絶縁層
（ＳｉＯ2膜）４０が埋め込まれたＳＯＩ基板６００が
得られる。
って中央のリセス部分でシリコンの酸化が行われ、Ｓｉ
Ｏ2膜４０が形成される。シリコンは酸化されることに
よって体積膨張するため、生成されたＳｉＯ2膜４０が
リセス部分を埋めることになる。これによって、絶縁層
（ＳｉＯ2膜）４０が埋め込まれたＳＯＩ基板６００が
得られる。
【００３０】この場合、シリコン基板５００の厚みＬ１
を選択することにより、絶縁層４０の深さを制御するこ
とができる。
を選択することにより、絶縁層４０の深さを制御するこ
とができる。
【００３１】図４（ｂ）のＳＩＭＯＸ法を用いた場合
は、シリコン基板４２０上にマスク材４４０を形成し、
選択的に酸素イオンを注入し、マスク材４４０を取り除
いた後、熱処理によって酸素イオンを活性化させて、シ
リコン基板４２０に埋め込まれた絶縁層（ＳｉＯ2膜）
４０を形成するものである。
は、シリコン基板４２０上にマスク材４４０を形成し、
選択的に酸素イオンを注入し、マスク材４４０を取り除
いた後、熱処理によって酸素イオンを活性化させて、シ
リコン基板４２０に埋め込まれた絶縁層（ＳｉＯ2膜）
４０を形成するものである。
【００３２】この方法では、酸素イオンの注入深さ（Ｌ
２）を制御することによって、絶縁層の深さを制御する
ことができる。
２）を制御することによって、絶縁層の深さを制御する
ことができる。
【００３３】図４（ｃ）のＳＰＥ法（再結晶化法）を用
いた場合は、シリコン基板４４０上に選択的に絶縁層５
０を形成しておき、多結晶シリコン層４６０を成膜し、
続いて熱処理を行って多結晶シリコン層４６０を再結晶
化して絶縁層（ＳｉＯ2膜）４０が埋め込まれたＳＯＩ
基板４４０を形成するものである。
いた場合は、シリコン基板４４０上に選択的に絶縁層５
０を形成しておき、多結晶シリコン層４６０を成膜し、
続いて熱処理を行って多結晶シリコン層４６０を再結晶
化して絶縁層（ＳｉＯ2膜）４０が埋め込まれたＳＯＩ
基板４４０を形成するものである。
【００３４】この方法では、多結晶シリコン層４６０の
厚みＬ３を制御することによって、絶縁膜の深さを制御
することができる。
厚みＬ３を制御することによって、絶縁膜の深さを制御
することができる。
【００３５】次に、本実施の形態に係るＭＯＳトランジ
スタについて行った実験結果について述べる。図４に
は、本実施の形態に係るＭＯＳトランジスタおよび比較
例についてコンピュータシュミレーションによって求め
た、ゲート電圧ＶＧと、ドレイン電流ＩＤとの関係が示
されている。図４において、符号ａで示す曲線が本実施
の形態に係るサンプル特性を示し、符号ｂで示す曲線が
比較例の特性を示す。比較例は絶縁層４０を有さない以
外は本実施の形態のサンプルと同様の構成を有する。サ
ンプルとして使用した素子のサイズは以下の通りであ
る。
スタについて行った実験結果について述べる。図４に
は、本実施の形態に係るＭＯＳトランジスタおよび比較
例についてコンピュータシュミレーションによって求め
た、ゲート電圧ＶＧと、ドレイン電流ＩＤとの関係が示
されている。図４において、符号ａで示す曲線が本実施
の形態に係るサンプル特性を示し、符号ｂで示す曲線が
比較例の特性を示す。比較例は絶縁層４０を有さない以
外は本実施の形態のサンプルと同様の構成を有する。サ
ンプルとして使用した素子のサイズは以下の通りであ
る。
【００３６】すなわち、ソース領域１２およびドレイン
領域１４の拡散深さは、約０．３μｍである。ゲート絶
縁膜２０の膜厚はゲート絶縁膜２００ｎｍである。ゲー
ト電極３０の長さは約２μｍである。絶縁層４０は、厚
さ１００ｎｍ、長さ１．６μｍで、基板表面から約０．
１μｍの深さの位置に形成されている。
領域１４の拡散深さは、約０．３μｍである。ゲート絶
縁膜２０の膜厚はゲート絶縁膜２００ｎｍである。ゲー
ト電極３０の長さは約２μｍである。絶縁層４０は、厚
さ１００ｎｍ、長さ１．６μｍで、基板表面から約０．
１μｍの深さの位置に形成されている。
【００３７】図４から、本実施の形態に係るＭＯＳトラ
ンジスタは、線形動作領域において、比較例に比べ最大
約１００％、そのドレイン電流が増えていることがわか
る。
ンジスタは、線形動作領域において、比較例に比べ最大
約１００％、そのドレイン電流が増えていることがわか
る。
【００３８】（第２の実施の形態）図６には、本発明に
係るＭＯＳトランジスタ素子の基本構造が模式的に示さ
れている。この実施の形態のＭＯＳトランジスタゲート
絶縁膜２０００は、その基本的構造は前記第１の実施の
形態と同じであり、ソース領域１２およびドレイン領域
１４の下部に、さらに絶縁層を設けた点で異なる。それ
以外の構成ついては、詳細な記載を省略する。
係るＭＯＳトランジスタ素子の基本構造が模式的に示さ
れている。この実施の形態のＭＯＳトランジスタゲート
絶縁膜２０００は、その基本的構造は前記第１の実施の
形態と同じであり、ソース領域１２およびドレイン領域
１４の下部に、さらに絶縁層を設けた点で異なる。それ
以外の構成ついては、詳細な記載を省略する。
【００３９】すなわち、ＭＯＳトランジスタゲート絶縁
膜２０００においては、チャネル領域１６と接して形成
される第１の絶縁層４０と、ソース領域１２およびドレ
イン領域１４の下端に接する状態で形成される第２の絶
縁層４２，４４とが形成されている。前記第１の絶縁層
４０を設けることにより、前述した第１の実施の形態の
絶縁層４０と同様に、絶縁層を形成しない場合比べ、同
じゲート電圧を加えた状態でより多くのドレイン電流を
得ることができ、高い相互コンダクタンスを得ることが
できる。
膜２０００においては、チャネル領域１６と接して形成
される第１の絶縁層４０と、ソース領域１２およびドレ
イン領域１４の下端に接する状態で形成される第２の絶
縁層４２，４４とが形成されている。前記第１の絶縁層
４０を設けることにより、前述した第１の実施の形態の
絶縁層４０と同様に、絶縁層を形成しない場合比べ、同
じゲート電圧を加えた状態でより多くのドレイン電流を
得ることができ、高い相互コンダクタンスを得ることが
できる。
【００４０】さらに、ソース領域１２およびドレイン領
域１４の下端部、つまりこれらの領域に接する状態で、
シリコン基板１０のボディ領域１８に第２の絶縁層４
２，４４がそれぞれ形成されることにより、ソース領域
１２およびドレイン領域１４とボディ領域１８との接合
面積を小さくすることができる。その結果、シリコン基
板１０側へ向かって流れるリーク電流を小さくすること
ができ、電力損失を低減することができる。
域１４の下端部、つまりこれらの領域に接する状態で、
シリコン基板１０のボディ領域１８に第２の絶縁層４
２，４４がそれぞれ形成されることにより、ソース領域
１２およびドレイン領域１４とボディ領域１８との接合
面積を小さくすることができる。その結果、シリコン基
板１０側へ向かって流れるリーク電流を小さくすること
ができ、電力損失を低減することができる。
【００４１】次に、本実施の形態に係るＭＯＳトランジ
スタについて行った実験結果について述べる。図７に
は、本実施の形態に係るＭＯＳトランジスタおよび比較
例についてコンピュータシュミレーションによって求め
た、ゲート電圧ＶＧと、ドレイン電流ＩＤとの関係が示
されている。図７において、符号ａで示す曲線が本実施
の形態に係るサンプル特性を示し、符号ｂで示す曲線が
比較例の特性を示す。比較例は絶縁層４０を有さない以
外は本実施の形態のサンプルと同様の構成を有する。サ
ンプルとして使用した素子のサイズは以下の通りであ
る。
スタについて行った実験結果について述べる。図７に
は、本実施の形態に係るＭＯＳトランジスタおよび比較
例についてコンピュータシュミレーションによって求め
た、ゲート電圧ＶＧと、ドレイン電流ＩＤとの関係が示
されている。図７において、符号ａで示す曲線が本実施
の形態に係るサンプル特性を示し、符号ｂで示す曲線が
比較例の特性を示す。比較例は絶縁層４０を有さない以
外は本実施の形態のサンプルと同様の構成を有する。サ
ンプルとして使用した素子のサイズは以下の通りであ
る。
【００４２】すなわち、ソース領域１２およびドレイン
領域１４の拡散深さは、約０．３μｍである。ゲート絶
縁膜２０の膜厚はゲート絶縁膜２００ｎｍである。ゲー
ト電極３０の長さは約２μｍである。第１の絶縁層４０
は、厚さ１００ｎｍ、長さ１．６μｍで、基板表面から
約０．１μｍの深さの位置に形成されている。また、第
２の絶縁層４２，４４は、厚さ１００ｎｍ、長さ１．６
μｍで、基板表面から約０．１μｍの深さの位置に形成
されている。
領域１４の拡散深さは、約０．３μｍである。ゲート絶
縁膜２０の膜厚はゲート絶縁膜２００ｎｍである。ゲー
ト電極３０の長さは約２μｍである。第１の絶縁層４０
は、厚さ１００ｎｍ、長さ１．６μｍで、基板表面から
約０．１μｍの深さの位置に形成されている。また、第
２の絶縁層４２，４４は、厚さ１００ｎｍ、長さ１．６
μｍで、基板表面から約０．１μｍの深さの位置に形成
されている。
【００４３】図７から、本実施の形態に係るＭＯＳトラ
ンジスタは、線形動作領域において、比較例に比べ最大
約１００％、そのドレイン電流が増えていることがわか
る。さらに、図７から、ゲート電圧が低い領域では、本
発明の実施例は比較例に比べてドレイン電流が小さく、
このことから実施例ではリーク電流成分が比較例に比べ
て小さいことがわかる。
ンジスタは、線形動作領域において、比較例に比べ最大
約１００％、そのドレイン電流が増えていることがわか
る。さらに、図７から、ゲート電圧が低い領域では、本
発明の実施例は比較例に比べてドレイン電流が小さく、
このことから実施例ではリーク電流成分が比較例に比べ
て小さいことがわかる。
【００４４】（第３の実施の形態）図８には、本発明に
係るパワーＭＯＳトランジスタの要部の基本構造が模式
的に示されている。本実施の形態に係るＭＯＳトランジ
スタ３０００は、ドレイン領域１４を構成するｎ+型の
シリコン基板上にｎ-型のエピタキシャル領域１５が形
成されて、シリコン基板１０を構成している。そして、
エピタキシャル領域１５の表面部にはｐ+型のボディ領
域１８が形成され、このボディ領域１８の表面にはｎ+
型のソース領域１２が形成されている。シリコン基板１
０の表面には、前記ソース領域１２に隣接する位置にゲ
ート絶縁膜２０が形成されている。このゲート絶縁膜２
０の直下の部分は、チャネル領域１６を構成している。
そして、このチャネル領域１６内には絶縁層４０が形成
されている。さらにゲート絶縁膜２０の上にはゲート電
極３０が、ソース領域１２およびドレイン領域１４の表
面にはそれぞれソース電極３２およびドレイン電極３４
が形成されている。
係るパワーＭＯＳトランジスタの要部の基本構造が模式
的に示されている。本実施の形態に係るＭＯＳトランジ
スタ３０００は、ドレイン領域１４を構成するｎ+型の
シリコン基板上にｎ-型のエピタキシャル領域１５が形
成されて、シリコン基板１０を構成している。そして、
エピタキシャル領域１５の表面部にはｐ+型のボディ領
域１８が形成され、このボディ領域１８の表面にはｎ+
型のソース領域１２が形成されている。シリコン基板１
０の表面には、前記ソース領域１２に隣接する位置にゲ
ート絶縁膜２０が形成されている。このゲート絶縁膜２
０の直下の部分は、チャネル領域１６を構成している。
そして、このチャネル領域１６内には絶縁層４０が形成
されている。さらにゲート絶縁膜２０の上にはゲート電
極３０が、ソース領域１２およびドレイン領域１４の表
面にはそれぞれソース電極３２およびドレイン電極３４
が形成されている。
【００４５】このＭＯＳトランジスタ３０００において
は、ゲート電極３０に印加される電圧を制御することに
よって、チャネル領域１６にｎチャネルが形成され、ソ
ース領域１２とドレイン領域１４とが導通され、シリコ
ン基板１０の厚さ方向（縦方向）にドレイン電流が流れ
る。そして、ドレイン電流はドレイン電極３４に印加さ
れる電圧に比例して流れる。
は、ゲート電極３０に印加される電圧を制御することに
よって、チャネル領域１６にｎチャネルが形成され、ソ
ース領域１２とドレイン領域１４とが導通され、シリコ
ン基板１０の厚さ方向（縦方向）にドレイン電流が流れ
る。そして、ドレイン電流はドレイン電極３４に印加さ
れる電圧に比例して流れる。
【００４６】本実施の形態においても、前述した第１の
実施の形態と同様に、チャネル領域１６に絶縁層４０を
有することにより、絶縁層４０を有さない構造に比べて
チャネル容量を小さくでき、同じゲート電圧を加えた状
態でより多くのドレイン電流を得ることが可能となり、
したがって、高い相互コンダクタンスを得ることができ
る。
実施の形態と同様に、チャネル領域１６に絶縁層４０を
有することにより、絶縁層４０を有さない構造に比べて
チャネル容量を小さくでき、同じゲート電圧を加えた状
態でより多くのドレイン電流を得ることが可能となり、
したがって、高い相互コンダクタンスを得ることができ
る。
【００４７】（第４の実施の形態）図９には、本発明に
係るＵＭＯＳトランジスタの要部の基本構造が模式的に
示されている。この実施の形態に係るＭＯＳトランジス
タ４０００は、ドレイン電流が基板の上下方向に流れる
縦型である点で前記第３の実施の形態と基本的には同じ
であるが、ゲート電極がトレンチ構造を有する点で前記
第３の実施の形態と異なっている。
係るＵＭＯＳトランジスタの要部の基本構造が模式的に
示されている。この実施の形態に係るＭＯＳトランジス
タ４０００は、ドレイン電流が基板の上下方向に流れる
縦型である点で前記第３の実施の形態と基本的には同じ
であるが、ゲート電極がトレンチ構造を有する点で前記
第３の実施の形態と異なっている。
【００４８】すなわち、ドレイン領域１４を構成するｎ
+型シリコン基板およびこの基板上に形成された高抵抗
層であるｎ-型のエピタキシャル領域１５とからシリコ
ン基板１０が構成されている。そして、エピタキシャル
領域１５の表面部にｐ-型のボディ領域１８が形成さ
れ、このボディ領域１８の表面にｎ+型のソース領域１
２が形成されている。そして、シリコン基板１０には縦
方向にトレンチ状のゲート絶縁膜２０（図９には一部の
みを示す）が形成され、その内部にゲート電極３０が形
成されている。そして、前記ゲート絶縁膜２０表面にチ
ャネル領域１６が形成され、このチャネル領域１６に沿
って絶縁層４０が形成されている。すなわち、絶縁層４
０は前記ゲート絶縁膜２０に対向する状態で形成されて
いる。
+型シリコン基板およびこの基板上に形成された高抵抗
層であるｎ-型のエピタキシャル領域１５とからシリコ
ン基板１０が構成されている。そして、エピタキシャル
領域１５の表面部にｐ-型のボディ領域１８が形成さ
れ、このボディ領域１８の表面にｎ+型のソース領域１
２が形成されている。そして、シリコン基板１０には縦
方向にトレンチ状のゲート絶縁膜２０（図９には一部の
みを示す）が形成され、その内部にゲート電極３０が形
成されている。そして、前記ゲート絶縁膜２０表面にチ
ャネル領域１６が形成され、このチャネル領域１６に沿
って絶縁層４０が形成されている。すなわち、絶縁層４
０は前記ゲート絶縁膜２０に対向する状態で形成されて
いる。
【００４９】このＭＯＳトランジスタ４０００において
も、前記第３の実施の形態と同様に、ゲート電極３０に
印加される電圧を制御することによって、チャネル領域
１６にｎチャネルが形成され、ソース領域１２とドレイ
ン領域１４とが導通され、シリコン基板１０の厚さ方向
（縦方向）にドレイン電流が流れる。
も、前記第３の実施の形態と同様に、ゲート電極３０に
印加される電圧を制御することによって、チャネル領域
１６にｎチャネルが形成され、ソース領域１２とドレイ
ン領域１４とが導通され、シリコン基板１０の厚さ方向
（縦方向）にドレイン電流が流れる。
【００５０】本実施の形態においても、前述した第１の
実施の形態と同様に、チャネル領域１６に絶縁層４０を
有することにより、絶縁層４０を有さない構造に比べて
チャネル容量を小さくでき、同じゲート電圧を加えた状
態でより多くのドレイン電流を得ることが可能となり、
したがって、高い相互コンダクタンスを得ることができ
る。
実施の形態と同様に、チャネル領域１６に絶縁層４０を
有することにより、絶縁層４０を有さない構造に比べて
チャネル容量を小さくでき、同じゲート電圧を加えた状
態でより多くのドレイン電流を得ることが可能となり、
したがって、高い相互コンダクタンスを得ることができ
る。
【００５１】（第５の実施の形態）図１０には、本発明
に係るＭＯＳトランジスタが適用された縦型のＭＯＳ・
バイポーラ複合トランジスタ（ＩＧＢＴ；Ｉｎｓｕｌａ
ｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔ
ｏｒ）の要部の基本構造が模式的に示され、図１１に
は、その等価回路が示されている。このＩＧＢＴ５００
０は、ＭＯＳトランジスタ（Ｍ１）とＰＮＰトランジス
タＱ１とがインバーテッドダーリンドン接続した複合ト
ランジスタである。なお、図１１において、符号Ｑ２は
寄生ＰＮＰトランジスタを示す。前述した第３の実施の
形態に係るＭＯＳトランジスタ３０００との断面構造上
の相違は、デバイスの最下層にｐ+型のシリコン層１７
が設けられていることである。
に係るＭＯＳトランジスタが適用された縦型のＭＯＳ・
バイポーラ複合トランジスタ（ＩＧＢＴ；Ｉｎｓｕｌａ
ｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔ
ｏｒ）の要部の基本構造が模式的に示され、図１１に
は、その等価回路が示されている。このＩＧＢＴ５００
０は、ＭＯＳトランジスタ（Ｍ１）とＰＮＰトランジス
タＱ１とがインバーテッドダーリンドン接続した複合ト
ランジスタである。なお、図１１において、符号Ｑ２は
寄生ＰＮＰトランジスタを示す。前述した第３の実施の
形態に係るＭＯＳトランジスタ３０００との断面構造上
の相違は、デバイスの最下層にｐ+型のシリコン層１７
が設けられていることである。
【００５２】すなわち、本実施の形態に係るＩＧＢＴ５
０００は、コレクタ領域を構成するｐ+型のシリコン層
１７上に、ｎ+型のシリコン層５４（１４）およびｎ-型
のエピタキシャル領域１５が形成されて、シリコン基板
１０を構成している。そして、エピタキシャル領域１５
の表面部にはｐ+型のボディ領域１８が形成され、この
ボディ領域１８の表面にはｎ+型のエミッタ領域５２
（１２）が形成されている。シリコン基板１０の表面に
は、前記エミッタ領域５２に隣接する位置にゲート絶縁
膜２０が形成されている。このゲート絶縁膜２０の直下
の部分は、チャネル領域１６を構成している。そして、
このチャネル領域１６内には絶縁層４０が形成されてい
る。さらに、ゲート絶縁膜２０の上にはゲート電極３０
が、エミッタ領域５２およびコレクタ領域１７の表面に
はそれぞれエミッタ電極６２およびコレクタ電極６４が
形成されている。
０００は、コレクタ領域を構成するｐ+型のシリコン層
１７上に、ｎ+型のシリコン層５４（１４）およびｎ-型
のエピタキシャル領域１５が形成されて、シリコン基板
１０を構成している。そして、エピタキシャル領域１５
の表面部にはｐ+型のボディ領域１８が形成され、この
ボディ領域１８の表面にはｎ+型のエミッタ領域５２
（１２）が形成されている。シリコン基板１０の表面に
は、前記エミッタ領域５２に隣接する位置にゲート絶縁
膜２０が形成されている。このゲート絶縁膜２０の直下
の部分は、チャネル領域１６を構成している。そして、
このチャネル領域１６内には絶縁層４０が形成されてい
る。さらに、ゲート絶縁膜２０の上にはゲート電極３０
が、エミッタ領域５２およびコレクタ領域１７の表面に
はそれぞれエミッタ電極６２およびコレクタ電極６４が
形成されている。
【００５３】このＩＧＢＴ５０００においては、ゲート
電極３０の電圧を制御することにより、チャネル領域１
６にｎチャネルが形成され、エミッタ領域５２からチャ
ネルを通して電子がコレクタ領域１７に流れる。それに
対応してコレクタ領域１７から正孔が注入されるので、
ｎ+型のシリコン層５４に伝導度変調が起こり、オン抵
抗が低下する。したがって、ＩＧＢＴはＭＯＳトランジ
スタに比較して高耐圧に適したデバイスである。
電極３０の電圧を制御することにより、チャネル領域１
６にｎチャネルが形成され、エミッタ領域５２からチャ
ネルを通して電子がコレクタ領域１７に流れる。それに
対応してコレクタ領域１７から正孔が注入されるので、
ｎ+型のシリコン層５４に伝導度変調が起こり、オン抵
抗が低下する。したがって、ＩＧＢＴはＭＯＳトランジ
スタに比較して高耐圧に適したデバイスである。
【００５４】本実施の形態においても、前述した第１の
実施の形態と同様に、チャネル領域１６に絶縁層４０を
有することにより、絶縁層４０を有さない構造に比べて
チャネル容量を小さくでき、同じゲート電圧を加えた状
態でより多くのドレイン電流を得ることが可能となり、
したがって、高い相互コンダクタンスを得ることができ
る。
実施の形態と同様に、チャネル領域１６に絶縁層４０を
有することにより、絶縁層４０を有さない構造に比べて
チャネル容量を小さくでき、同じゲート電圧を加えた状
態でより多くのドレイン電流を得ることが可能となり、
したがって、高い相互コンダクタンスを得ることができ
る。
【００５５】なお、本発明は、図１０に示したプレーナ
構造のＩＧＢＴに限定されず、トレンチゲートを用いた
ＩＧＢＴにも適用できる。
構造のＩＧＢＴに限定されず、トレンチゲートを用いた
ＩＧＢＴにも適用できる。
【００５６】以上の例では、本発明をｎチャネルＭＯＳ
トランジスタ適用した場合について述べたが、同様にｐ
チャネルＭＯＳトランジスタにも適用でき、同様の作用
効果が得られる。さらに、本発明のＭＯＳトランジスタ
においては、オン電圧を低減でき、また従来のデバイス
と同程度のオフ耐圧を確保できる。
トランジスタ適用した場合について述べたが、同様にｐ
チャネルＭＯＳトランジスタにも適用でき、同様の作用
効果が得られる。さらに、本発明のＭＯＳトランジスタ
においては、オン電圧を低減でき、また従来のデバイス
と同程度のオフ耐圧を確保できる。
【００５７】
【図１】理想ＭＯＳ構造の金属層に電圧を加えた状態で
のエネルギーバンドを示す図である。
のエネルギーバンドを示す図である。
【図２】本発明の半導体装置の作用を説明するためのエ
ネルギーバンドを示す図である。
ネルギーバンドを示す図である。
【図３】本発明の第１の実施の形態に係るＭＯＳトラン
ジスタの基本構造を模式的に示す断面図である。
ジスタの基本構造を模式的に示す断面図である。
【図４】図３に示すＭＯＳトランジスタと比較例につい
て求めた、ゲート電圧とドレイン電流との関係を示すで
ある。
て求めた、ゲート電圧とドレイン電流との関係を示すで
ある。
【図５】（ａ）〜（ｃ）は、絶縁層の製造例をそれぞれ
示す図である。
示す図である。
【図６】本発明の第２の実施の形態に係るＭＯＳトラン
ジスタの基本構造を模式的に示す断面図である。
ジスタの基本構造を模式的に示す断面図である。
【図７】図６に示すＭＯＳトランジスタおよび比較例に
ついて求めた、ゲート電圧とドレイン電流との関係を示
すである。
ついて求めた、ゲート電圧とドレイン電流との関係を示
すである。
【図８】本発明の第３の実施の形態に係る縦型のパワー
ＭＯＳトランジスタの基本構造を模式的に示す断面図で
ある。
ＭＯＳトランジスタの基本構造を模式的に示す断面図で
ある。
【図９】本発明の第４の実施の形態に係るトレンチゲー
ト型のパワーＭＯＳトランジスタの基本構造を模式的に
示す断面図である。
ト型のパワーＭＯＳトランジスタの基本構造を模式的に
示す断面図である。
【図１０】本発明の第５の実施の形態に係るＩＧＢＴの
基本構造を模式的に示す断面図である。
基本構造を模式的に示す断面図である。
【図１１】図１０に示すＩＧＢＴの等価回路である。
【図１２】従来の一般的なＭＯＳトランジスタの基本構
造を模式的に示す断面図である。
造を模式的に示す断面図である。
１０ シリコン基板 １２ ソース領域 １４ ドレイン領域 １６ チャネル領域 １８ ボディ領域 ２０ ゲート絶縁膜 ３０ ゲート電極 ３２ ソース電極 ３４ ドレイン電極 ４０ 絶縁層
Claims (1)
- 【請求項１】 第１導電型の半導体基板、 前記半導体基板内に離間して形成された、第２導電型の
不純物拡散層からなるソース領域およびドレイン領域、 前記ソース領域と前記ドレイン領域との間に形成された
チャネル領域、および前記チャネル領域に接して形成さ
れたゲート絶縁膜を含み、 前記チャネル領域の内部あるいは近傍に、前記ゲート絶
縁膜に対向する状態で絶縁層が形成されたことを特徴と
する半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9093102A JPH10270693A (ja) | 1997-03-27 | 1997-03-27 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9093102A JPH10270693A (ja) | 1997-03-27 | 1997-03-27 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10270693A true JPH10270693A (ja) | 1998-10-09 |
Family
ID=14073170
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9093102A Withdrawn JPH10270693A (ja) | 1997-03-27 | 1997-03-27 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10270693A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2005062385A1 (en) * | 2003-12-24 | 2005-07-07 | Toyota Jidosha Kabushiki Kaisha | Trench gate field effect devices |
| US7135739B2 (en) | 2003-12-22 | 2006-11-14 | Nec Electronics Corporation | Vertical-type metal insulator semiconductor field effect transistor device, and production method for manufacturing such transistor device |
| JP2007281293A (ja) * | 2006-04-10 | 2007-10-25 | Fuji Electric Device Technology Co Ltd | Ｓｏｉ横型半導体装置 |
| US8362519B2 (en) | 2009-06-11 | 2013-01-29 | Toyota Jidosha Kabushiki Kaisha | Semiconductor device |
-
1997
- 1997-03-27 JP JP9093102A patent/JPH10270693A/ja not_active Withdrawn
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7135739B2 (en) | 2003-12-22 | 2006-11-14 | Nec Electronics Corporation | Vertical-type metal insulator semiconductor field effect transistor device, and production method for manufacturing such transistor device |
| US7544570B2 (en) | 2003-12-22 | 2009-06-09 | Nec Electronics Corporation | Vertical-type metal insulator semiconductor field effect transistor device, and production method for manufacturing such transistor device |
| WO2005062385A1 (en) * | 2003-12-24 | 2005-07-07 | Toyota Jidosha Kabushiki Kaisha | Trench gate field effect devices |
| JP2005210047A (ja) * | 2003-12-24 | 2005-08-04 | Toyota Central Res & Dev Lab Inc | 半導体装置 |
| KR100802527B1 (ko) * | 2003-12-24 | 2008-02-13 | 도요다 지도샤 가부시끼가이샤 | 트렌치 게이트 전계 효과 디바이스 |
| EP2146377A3 (en) * | 2003-12-24 | 2010-05-05 | Toyota Jidosha Kabushiki Kaisha | Trench gate field effect devices |
| US7737491B2 (en) | 2003-12-24 | 2010-06-15 | Toyota Jidosha Kabushiki Kaisha | Trench gate field effect devices |
| JP2007281293A (ja) * | 2006-04-10 | 2007-10-25 | Fuji Electric Device Technology Co Ltd | Ｓｏｉ横型半導体装置 |
| US8362519B2 (en) | 2009-06-11 | 2013-01-29 | Toyota Jidosha Kabushiki Kaisha | Semiconductor device |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20040601 |