JPH1093087A - 横ゲート縦ドリフト領域トランジスタ - Google Patents

横ゲート縦ドリフト領域トランジスタ

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JPH1093087A
JPH1093087A JP9210097A JP21009797A JPH1093087A JP H1093087 A JPH1093087 A JP H1093087A JP 9210097 A JP9210097 A JP 9210097A JP 21009797 A JP21009797 A JP 21009797A JP H1093087 A JPH1093087 A JP H1093087A
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doped
substrate
buried
drift region
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Mohit Bhatnagar
モヒト・バトナガー
Charles E Weitzel
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Abstract

(57)【要約】 【課題】 オン抵抗が小さく、スイッチング特性が良好
で、漏れ電流が小さいＭＯＳＦＥＴを提供する。 【解決手段】 横ゲート縦ドリフト領域トランジスタ
は、基板の一方の表面上に配置されたドレイン、および
基板の他方の表面上に配置され、内部に埋込み領域を有
するドープ構造を含む。埋込み領域は、ドープ構造内
に、基板から垂直に延在するドリフト領域を規定し、更
に、ドリフト領域と連通し、ドープ構造の表面に隣接し
たドープ領域を規定する。ドープ構造上に、ドープ領域
と連通するソースが配置されて、更にドープ領域内に、
表面に隣接し、ソースおよび埋込み領域と連通するイン
プラント領域が配置されている。ドープ構造上に絶縁層
が配置され、この絶縁層上に金属ゲートが配置されてい
る。金属ゲートは、制御端子に隣接して横方向に延在
し、ドリフト領域およびソースと連通する、ドープ領域
およびインプラント領域の内一方に導通領域を規定す
る。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、トランジスタおよ
びその製造に関し、更に特定すれば、横ゲート縦ドリフ
ト領域トランジスタに関するものである。
【０００２】
【従来の技術】従来、電力用素子(power device)に係わ
る用途（６０ないし２０００Ｖ）には、シリコンを基に
した電力用ＭＯＳＦＥＴまたはＩＧＢＴが用いられてい
る。これらの素子は、高電圧および大電流に使用可能な
性能に加えて、オン状態電力損失(on-state power los
s) が少なく、スイッチング特性が良好でなければなら
ない（例えば、最小のスイッチング損失で迅速なスイッ
チング動作が得られる等）。しかしながら、現在、これ
らのＳｉ（シリコン）素子には、上述の仕様の理想的な
組み合わせを提供するものは全くない。即ち、ＳｉＭＯ
ＳＦＥＴは極めて良好なスイッチング特性を有するが、
高電圧の用途では、オン抵抗(on-resistance)が非常に
大きくなる。このため、ＳｉＭＯＳＦＥＴの使用は、降
伏電圧（ＶB ）が６００ないし９００Ｖ未満の素子を必
要とする用途に限定される。一方、高いＶB （６００な
いし２０００Ｖ）を有する素子には、ＳｉＩＧＢＴが極
めて良好なオン状態特性を有する（高い電流密度におい
て順方向の電圧降下が少ない）。しかしながら、スイッ
チング周波数(switching frequency) が高い場合、ＩＧ
ＢＴのスイッチング損失が大きくなり過ぎて実用には供
しないため、ＳｉＩＧＢＴは、低周波数（４０ＫＨｚ未
満）の用途に使用できるに過ぎない。したがって、今日
のＳｉi 技術では、ＳｉＭＯＳＦＥＴの利点（迅速なス
イッチング，ＭＯＳゲート制御等）とＳｉＩＧＢＴの利
点（ＶB が高い用途において順方向の電圧降下が少な
い）とを組み合わせて提供できる単一の素子は皆無であ
る。
【０００３】最近、電力用素子の用途において、大きな
電界強度，高い熱伝導度および合理的に高い移動性(mob
ility)から、炭化珪素(SiC) が注目を集めている。Ｓｉ
Ｃを基にしたＭＯＳＦＥＴは、ＳｉＭＯＳＦＥＴに比べ
て、著しく改善された性能上の利点を提供可能であろう
と期待されている。例えば、９００Ｖを超えるＶB を有
する素子を必要とする用途には使用不可能であるＳｉ技
術とは異なり、ＳｉＣＭＯＳＦＥＴは、２５００Ｖまで
の用途に有効であると考えられている。
【０００４】過去５年間にわたって、ＳｉＣ技術に基づ
いた様々な電力用ＭＯＳＦＥＴが実証されてきた。これ
らの素子の内いくつかは、低いオン状態損失，高いスイ
ッチング速度，および高い動作温度性能(operating tem
perature capability)に関して、極めて有望な結果を出
している。最も一般的に製造されている２つのＳｉＣの
ＭＯＳＦＥＴ構造は、二重インプラントＭＯＳＦＥＴ(d
ouble-implanted MOSFET) （ＤＩＭＯＳＦＥＴ）および
ＵＭＯＳＦＥＴである。ＤＩＭＯＳＦＥＴは、本質的
に、Ｓｉ技術において最も一般的に用いられている電力
用ＭＯＳＦＥＴ構造の１つである二重拡散ＭＯＳＦＥＴ
（ＤＭＯＳＦＥＴ）の変形である。ＤＭＯＳＦＥＴ構造
では、拡散プロセスを用いて、素子のソースおよびチャ
ネル領域を製造する。しかし、炭化珪素については、製
造に使用可能な拡散技術がないため、ＳｉＣではＤＩＭ
ＯＳＦＥＴは製造不可能である。このため、二重インプ
ラントＭＯＳＦＥＴ構造では、イオン・インプランテー
ション方式(ion implantation shceme) を用いて、ソー
スおよびチャネル領域を製造する。これに代わる炭化珪
素を用いた垂直構造(vertical structure)が、１９９３
年８月３日に特許された“Silicon Carbide Power MOSF
ET with Floating Field Ring and Floating Field Pla
te”と題する米国特許番号第５，２３３，２１５号に開
示されているＵＭＯＳＦＥＴである。ＵＭＯＳＦＥＴで
は、エッチングされたトレンチに沿ったＭＯＳゲートに
より、反転チャネルが形成されている。尚、本願は、本
願と同一名称および同一譲受人によって１９９６年７月
２９日に出願された、米国特許出願番号第０８／６８
１，６８４号に関連する。
【０００５】
【発明が解決しようとする課題】ＤＩＭＯＳまたはＵＭ
ＯＳ技術に基づいたＳｉＣＭＯＳＦＥＴの主な問題は、
ＳｉＣのブレークダウン電界強度が大きいため、これら
の素子では、ゲート酸化物における電界が極めて高いこ
とである。実験的研究では、ＳｉＣＭＯＳ素子における
高温酸化物信頼性に問題があるため、酸化物における電
界を４ＭＶ／ｃｍ未満に抑えるべきであることが示され
ている。しかし、このためには、ＳｉＣドリフト領域に
おける電界を、この物質の固有のブレークダウン電界強
度よりかなり低く抑制することが必要であろう。これが
示唆するのは、ＤＭＯＳまたはＵＭＯＳ技術に基づいた
ＳｉＣＭＯＳＦＥＴの場合、素子の性能（降伏電圧，オ
ン抵抗等）は、ＳｉＣの本質的性質ではなく、ゲート酸
化物の信頼性に関する問題によって判定され得るという
ことである。
【０００６】したがって、オン抵抗が小さく、スイッチ
ング特性（例えばスイッチング時間）が良好で、漏れ電
流が小さく、チャネル密度が高いＭＯＳＦＥＴが製造可
能であれば、極めて有益であろう。
【０００７】本発明の目的は、新規で改良されたＭＯＳ
ＦＥＴを提供することである。
【０００８】本発明の別の目的は、炭化珪素物質系で製
造可能な新規で改良されたＭＯＳＦＥＴを提供すること
である。
【０００９】本発明の更に別の目的は、同様のシリコン
素子よりもオン抵抗が小さく、スイッチング特性が良好
で、漏れ電流が小さく、チャネル密度が高い、新規で改
良された炭化珪素ＭＯＳＦＥＴを提供することである。
【００１０】本発明の更に別の目的は、ゲート酸化物に
おける電界を最小限に抑え、これにより高温および高電
界におけるゲート酸化物の信頼性問題を軽減する、新し
いＭＯＳＦＥＴ構造を提供することである。
【００１１】
【課題を解決するための手段】上述およびその他の問題
の少なくとも部分的な解決、ならびに上述およびその他
の目的の実現は、横ゲート縦ドリフト領域トランジスタ
において達成される。横ゲート縦ドリフト領域トランジ
スタは、第１面および対向面を有し、この対向面上に第
１電流端子が配置された半導体基板を含む。ドープ構造
(doped structure) には、その内部に配置した埋込み領
域が形成されている。このドープ構造は、基板の第１面
上に配置されており、基板の第１面と平行でかつこれと
離間した面を規定する。埋込み領域は、ドープ構造内
に、基板の第１面からほぼ垂直に延在するドリフト領域
を規定するように、ドープ構造内に位置付けられる。更
に、埋込み領域は、ドリフト領域に連通し(in communic
ation with the drift region)、ドープ構造の表面に隣
接したドープ領域を規定するように、ドープ構造内に位
置付けられる。ドープ構造上に、ドープ領域と連通する
第２電流端子を配置する。ドープ構造の表面上に、ドー
プ領域内に導通領域を規定するように、ドープ領域の上
に位置する絶縁層を配置し、この絶縁層上に制御端子を
配置する。導通領域は、制御端子に隣接して横方向に延
在し、ドリフト領域および第２電流端子に連通してお
り、反転領域(inversion region)または蓄積領域(accum
ulation region) のいずれであってもよい。
【００１２】通常、基板およびドープ構造は第１導電型
であり、埋込み領域は第２導電型である。
【００１３】エピタキシャル層内における粒子のインプ
ラント，基板上における第１エピタキシャル層の形成，
この第１エピタキシャル層上における第２エピタキシャ
ル層の形成および第２エピタキシャル層内における埋込
み層の規定，第２エピタキシャル層上において導電チャ
ネルを規定する第３エピタキシャル層の形成を含め、種
々の異なる実施例において、埋込み領域を形成すること
ができる。
【００１４】
【発明の実施の形態】図１を具体的に参照すると、本発
明による横ゲート縦ドリフト領域トランジスタ１０の簡
略断面図が示されている。トランジスタ１０は半導体基
板１１を含む。半導体基板は、上面１２を有し、シリコ
ン，炭化珪素，ガリウム砒素，窒化ガリウム等、好都合
な半導体材料のいずれであもよく、第１導電型となるよ
うにドープされている。本好適実施例では、基板１１は
炭化珪素で形成し、高濃度にドープして（Ｎ+ ）ｎ−導
電型とする。金属層１３を、基板１１の下面即ち背面に
堆積させ、当業者には既知の技法により、オーミック接
触を形成するように処理する。本実施例では、層１３は
トランジスタ１０のドレイン端子となる。層１３は、製
造工程全体を通じていずれかの好都合なときに堆積させ
ることができるが、理解を容易にするため、説明をここ
に含めていることは理解されよう。
【００１５】内部に埋込み領域１６が位置するドープ構
造１５を、基板１１の表面１２上に配置し、基板の表面
１２に平行でありこれと離間した表面１７を規定する。
ドープ構造１５内に、基板１１の表面１２からほぼ垂直
に延在するドリフト領域２０を規定するように、ドープ
構造１５内に埋込み領域１６を位置付ける。ドリフト領
域２０の厚さおよびドーピングは、基本的な素子物理学
(basic device physics)を用いて、所与の降伏電圧を支
持するよう設計する。更に、ドリフト領域２０と連通
し、ドープ構造１５の表面１７に隣接するドープ領域２
１を規定するように、ドープ構造１５内に埋込み領域１
６を位置付ける。図１では、埋込み領域１６を２つの離
間した部分として表わすが、トランジスタ１０は全体的
に閉じた形状(closed formation)に構成されているの
で、埋込み領域１６は、平面図では、円形，レース用ト
ラック形状(race-track shaped) ，蛇行状(serpentine)
等の形状を取り得ることは、当業者に理解されよう。こ
れらの形状は全て、従来技術において既知である。
【００１６】ドープ構造１５上に、ドープ領域２１に連
通する第２電流端子２５を配置する。本実施例ではトラ
ンジスタ１０のソース端子である第２電流端子２５は、
第１導電型（Ｎ+ ）に高濃度にドープされた、表面１７
に隣接するインプラント領域２６を含む。第２電流端子
２５は、例えば、埋込み領域１６とドープ構造１５の表
面１７との間に延在し、インプラント領域２６から離間
しているインプラント領域２７によって、埋込み領域１
６と電気的に結合される。表面１７上に、インプラント
領域２６およびインプラント領域２７と電気的に接触す
る金属層２８を堆積し、既知の方法で処理を行って、金
属層２８およびインプラント領域２６，２７間にオーミ
ック接触を得る。
【００１７】ドープ構造１５の表面１７上に、ドープ領
域２１の上に位置する関係となるように、絶縁層３０を
配置する。概略的に、絶縁層３０は、インプラント領域
２６内（インプラント領域２６相互間）の表面１７の上
に位置する。好適実施例では、絶縁層３０は、表面１７
上に成長させた酸化物または窒化物である。ドープ領域
２１はｎ−導電型物質なので、その上に成長させた酸化
物の品質は比較的良好であり、その下にある物質との界
面およびその下にある材料の固定電荷(fixed charge)に
は何ら問題はない。層３０上に金属層３５を堆積させ、
既知の方法で処理を行って、ゲート端子として動作する
接点を形成する。電力用素子では、蓄積チャネル抵抗(a
ccumulation channel resistance) が小さいので、チャ
ネル領域における電流の制御には、（ショットキー・ゲ
ートよりも）ＭＯＳゲートが好ましい。また、ＭＯＳゲ
ートは、例えばショットキー・ゲートに比べ、ゲート漏
れ電流が少ない。金属層３５は、表面１７に隣接したド
ープ領域２１の蓄積領域(accumulation region) ３６を
規定する。蓄積領域３６は、ドリフト領域２０およびイ
ンプラント領域２６間において、ゲート端子に隣接し
て、横方向に延在する。既知のようにソース，ドレイン
およびゲート端子間に印加された電位によって適切に付
勢すると、トランジスタ１０は、矢印４０で示すよう
に、ソース２８から、インプラント領域２６，蓄積領域
３６，ドリフト領域２０，および基板１１を通って、ド
レイン端子１３に電流を導通させる。
【００１８】次に図２ないし図４を参照すると、トラン
ジスタ１０において埋込み層１６を製造する一プロセス
における種々の工程が示されている。素子間の比較に役
立つように、図１におけるトランジスタ１０の素子と同
様の素子には同じ数字を付してある。図２を具体的に参
照すると、本例では上面１２を有する炭化珪素の基板で
ある半導体基板１１を用意し、下面に電流接点１３を形
成する。基板１１は高濃度にドープして、Ｎ−導電型と
する。既知のプロセスのいずれかを用いて、低濃度にド
ープしてＮ−導電型とした比較的厚いエピタキシャル層
１５を、表面１２上にエピタキシャル成長させる。エピ
タキシャル層１５は、図１に関連して論じたドープ領域
１５を表わし、上面１７を規定する。
【００１９】図３に移り、既知の方法のいずれかによ
り、エピタキシャル層１５の表面１７上に、インプラン
ト・マスク５０を形成する。例えば、金属層とフォトレ
ジストとを組み合わせて表面１７上に堆積させ、このフ
ォトレジストを露出させることによりパターニングを行
い、次いでこれを用いて金属にエッチングを施す。パタ
ーニングされた金属および残ったフォトレジストは、好
都合であれば、マスクとして用いて、エピタキシャル層
１５内へ粒子を深くインプラントし、これによって、埋
込み層１６を形成する。埋込み層１６はＰ−導電型を有
し、この導電型を得ることができ、深くインプラント可
能な物質であれば、いずれでも使用可能である。
【００２０】一具体例においては、埋込み層１６の上面
は、表面１７の下約０．２μｍないし０．３μｍの範囲
にあり、埋込み層１６の下面は、表面１７の下約０．７
μｍないし１．１μｍの範囲にある。また、埋込み層１
６の下面は、基板１１の表面１２から、５μｍないし３
５μｍの範囲にある。この例では、２００ＫｅＶないし
１ＭｅＶの範囲のエネルギで、かつ５Ｅ１５ないし５Ｅ
１６の密度で、埋込み層１６を形成する粒子を（矢印５
１により示すように）インプラントして、所望の深さを
得る。埋込み層１６を適切に形成した後、インプラント
・マスク５０を除去する。
【００２１】図４に移り、先に論じたのと同様の堆積お
よびパターニングにより、新しいインプラント・マスク
５２を形成する。この工程では、インプラント・マスク
５２は、埋込み層１６の直接上にある領域５３を除い
て、表面１７全体を被覆している。領域５３を通じて、
埋込み層１６によって規定されたドープ領域２１内へ粒
子をインプラントし、埋込み層１６からエピタキシャル
層１５の表面１７まで達する高濃度にドープされたＰ−
導電型領域２７を形成する。約０．２μｍないし０．３
μｍの範囲の深さから、５Ｅ１５ないし５Ｅ１６の範囲
の密度で、かつ５０ＫｅＶないし３００ＫｅＶの範囲の
エネルギで、粒子をインプラントする。領域２７を設け
て、埋込み層１６およびソース端子間に電気的接続を形
成する。
【００２２】次に図５ないし７に移ると、トランジスタ
１０において埋込み層１６を製造する別のプロセスにお
ける種々の工程が示されている。装置間の比較に役立つ
ように、図１におけるトランジスタ１０の素子と同様の
素子には同じ数字を付してある。図５を具体的に参照す
ると、上面１２を有する半導体基板１１を用意し、下面
に電流接点１３を形成する。基板１１は高濃度にドープ
してＮ−導電型とする。既知のプロセスのいずれかを用
いて、低濃度にドープしてＮ−導電型とした第１エピタ
キシャル層１５ａを表面１２上にエピタキシャル成長さ
せる。エピタキシャル層１５ａは、図１に関連して論じ
たドープ構造１５の第１部分を表わす。図６に移り、既
知のプロセスのいずれかを用いて、高濃度にドープして
Ｐ−導電型とした第２エピタキシャル層１５ｂを、第１
エピタキシャル層１５ａ上に成長させる。フォトレジス
トまたは金属およびパターニングのような既知の技術の
いずれかで、エピタキシャル層１５ｂの上面にエッチ・
マスク６０を形成する。次いでこのエッチ・マスク６０
を用いて、最終的にドリフト領域２０を規定する、エピ
タキシャル層１５ｂを貫通する開口をエッチングする。
次いで、層１５ｂを貫通した開口を含めて、層１５ｂ上
に第３エピタキシャル層１５ｃをエピタキシャル成長さ
せる。エピタキシャル層１５ｂは比較的薄い（０．４μ
ｍないし０．９μｍ）ので、エピタキシャル層１５ｂの
開口（ドリフト領域２０）によって生じ得る不均一性
は、必要であれば、開口において付加的なマスクおよび
成長段階を用い、その後マスクを除去し、図７に示すよ
うに完全な層１５ｃを成長させることにより、比較的簡
単に補償することができる。
【００２３】次に図８ないし図９に移ると、トランジス
タ１０の埋込み層１６を製造する更に別のプロセスにお
ける種々の工程が示されている。素子間の比較に役立つ
ように、図１におけるトランジスタ１０の素子（および
図５ないし７の方法）と同様の素子には、同じ数字を付
してある。本実施例では、更に、図５の構造が起点であ
ると仮定する。エピタキシャル層１５ａ（図５）を成長
させた後、エピタキシャル層１５ａ内へのイオン・イン
プラントにより埋込み層１６を形成し、このイオン・イ
ンプラントをパターニングして、これを貫通するドリフ
ト領域２０を規定する。イオン・インプラントは、通常
インプラント・マスク（図示せず）を含む従来技術にお
いて既知の標準的な技法のいずれかを用いて、実施する
ことができる。次いで、図９に示すように、インプラン
トされた埋込み層１６およびドリフト領域２０の上面
に、チャネル層１５ｃを成長させる。
【００２４】具体的に図１０を参照すると、本発明によ
る横ゲート縦ドリフト領域トランジスタ１０’の簡略断
面図が示されている。図１におけるトランジスタ１０の
素子と同様である図１０におけるトランジスタ１０’の
素子は、便宜上同様の数字で示し、異なる実施例である
ことを示すため、全ての数字にダッシュ（’）を追加し
てある。トランジスタ１０’は半導体基板１１’を含
む。半導体基板１１’は上面１２’を有し、シリコン，
炭化珪素，ガリウム砒素，窒化ガリウムのような好都合
な半導体材料のいずれでもよく、第１導電型にドープす
る。本好適実施例では、基板１１’は、炭化珪素で形成
し、高濃度にドープして（Ｎ+ ）ｎ−導電型とする。金
属の層１３’を、基板１１’の下面即ち背面に堆積さ
せ、当業者に既知の技術により、オーミック接触を形成
するよう処理する。本実施例では、層１３’はトランジ
スタ１０’のドレイン端子である。層１３’は、製造工
程全体を通じて好都合なときであればいつでも堆積させ
ることができるが、理解を容易にするため、説明をここ
に含めていることは理解されよう。
【００２５】内部に埋込み領域１６’が位置するドープ
構造１５’を、基板１１’の表面１２’上に配置し、基
板の表面１２’に平行でありこれと離間した表面１７’
を規定する。ドープ構造１５’内に、基板１１’の表面
１２’からほぼ垂直に延在するドリフト領域２０’を規
定するように、ドープ構造１５’内に埋込み領域１６’
を位置付ける。ドリフト領域２０’の厚さおよびドーピ
ングは、基本的な素子物理学を用いて、所与の降伏電圧
を支持するように設計する。更に、ドリフト領域２０’
と連通し、ドープ構造１５’の表面１７’に隣接するド
ープ領域２１’を規定するように、ドープ構造１５’内
に埋込み領域１６’を位置付ける。図１０では、埋込み
領域１６’を２つの離間した部分として表わすが、トラ
ンジスタ１０’は全体的に閉じた形状に構成されている
ので、埋込み領域１６’は、平面図では、円形，レース
用トラック形状，蛇行状等の形状を取り得ることは、当
業者に理解されよう。これらの形状は全て、従来技術に
おいて既知である。
【００２６】ドープ構造１５’上に、ドープ領域２１’
に連通する第２電流端子２５’を配置する。本実施例で
はトランジスタ１０’のソース端子である第２電流端子
２５’は、第１導電型に高濃度にドープされた（Ｎ
+ ）、表面１７’に隣接するインプラント領域２６’を
含む。第２電流端子２５’は、例えば、ドープ構造１
５’の埋込み領域１６’と表面１７’との間に延在し、
インプラント領域２６’から離間しているインプラント
領域２７’によって、埋込み領域１６’と電気的に結合
される。
【００２７】インプラント領域２７’に加えて、または
この代わりに、ドープ領域２１’の表面に隣接し、第２
電流端子２５’のインプラント領域２６’と連通するド
ープ領域２１’内に位置する領域２９’内に、物質をイ
ンプラントする。本好適実施例では、インプラント領域
２９’には、Ｐ＋導電型を生成する物質をインプラント
する。表面１７’上に、インプラント領域２６’および
インプラント領域２７’と電気的接触する金属層２８’
を堆積し、既知の方法で処理を行って、金属層２８’と
インプラント領域２６’，２７’との間にオーミック接
触を得る。
【００２８】ドープ構造１５’の表面１７’上に、ドー
プ領域２１’およびインプラント領域２９’の上に位置
する関係で絶縁層３０’を配置する。概略的に、絶縁層
３０’は、インプラント領域２６’内（インプラント領
域２６’間）の表面１７’の上に位置する。好適実施例
では、絶縁層３０’は、表面１７’上に成長させた酸化
物または窒化物である。ドープ領域２１’はｎ−導電型
物質なので、その上に成長させた酸化物の品質は比較的
良好であり、その下にある材料との界面およびその下に
ある材料の固定電荷には何ら問題はない。層３０’上に
金属層３５’を堆積させ、既知の方法で処理を行って、
ゲート端子として動作する接点を形成する。電力用素子
では導通チャネル抵抗(conduction channel resistanc
e) が小さいので、チャネル領域における電流の制御に
は、（ショットキー・ゲートよりも）ＭＯＳゲートが好
ましい。また、ＭＯＳゲートは、例えばショットキー・
ゲートに比べて、ゲート漏れ電流が少ない。金属層３
５’は、表面１７’に隣接するインプラント領域２９’
内に反転領域３６’を規定する。反転領域３６’は、ド
リフト領域２０’およびインプラント領域２６’間にお
いて、ゲート端子に隣接して、横方向に延在する。既知
の方法において、ソース，ドレインおよびゲート端子の
間に印加された電位により適切に付勢されると、トラン
ジスタ１０’は、矢印４０’で示すように、ソース２
８’から、インプラント２６’，反転領域３６’，ドリ
フト領域２０’，および基板１１’を通って、ドレイン
端子１３’へと電流を導通させる。
【００２９】絶縁層３０’はインプラント領域２９’
（Ｐ＋導電型）の一部の上に位置するが、Ｐ埋込み層１
６’の存在により、絶縁層３０’は、埋込み層１６’の
下面に存在する高電界領域(high electric field regio
n)から完全に分離される。従って、絶縁層３０’は、Ｐ
導電型インプラント領域２９’との界面において、質の
低い酸化物を含むことがあるが、高電界および高温下に
おけるゲート酸化物の信頼性に関する問題はかなり低減
され、および／または完全に解消される。
【００３０】このように、縦ドリフト領域，ＭＯＳゲー
ト制御，横ゲートまたはチャネル領域，および反転モー
ドまたは蓄積モードのいずれであってもよい導通領域を
含む、新規で改良されたＭＯＳＦＥＴが開示された。更
に、この改良されたＭＯＳＦＥＴは、ＳｉＣ材料系，シ
リコン系，ガリウム砒素系等において容易に製造可能で
ある。一般に、特に大電力の用途には、オン抵抗が小さ
いという理由のため、ＳｉＣ材料系が好ましい。縦ドリ
フト領域により、高いチャネル密度、および半導体基板
面積(semiconductor substrate real estate) における
顕著な節約が得られる。ＭＯＳゲート制御はトランスコ
ンダクタンスを高めるので、ゲート漏れ電流がする。横
ゲートまたはチャネル領域により、酸化物が改良され、
エピタキシャル層の酸化物(SiC/SiO2)との界面が改良さ
れる。蓄積モード素子では、蓄積領域によって、従来技
術の反転層素子に比べ、粒子移動性(particle mobilit
y)において５ないし１０の改善ファクタ(improvement f
actor)が得られ、オン抵抗が小さくなる。反転モード素
子では、反転領域によって、従来技術の反転層素子に比
べ、粒子移動性の改善が得られ、オン抵抗が小さくな
る。このように、オン抵抗が小さく，スイッチング特性
が良好であり，漏れ電流が少なく，しかもチャネル密度
が高い、新規で改良されたＭＯＳＦＥＴが開示された。
【００３１】本発明の具体的な実施例を図示し説明して
きたが、当業者には更に他の変更および改良も想起され
よう。本発明は図示した特定の形態に限定されるもので
はない。
【図面の簡単な説明】
【図１】本発明による蓄積モード・トランジスタの簡略
断面図。
【図２】図１のトランジスタの製造方法における一工程
を示す断面図。
【図３】図１のトランジスタの製造方法における一工程
を示す断面図。
【図４】図１のトランジスタの製造方法における一工程
を示す断面図。
【図５】図１のトランジスタの別の製造方法における一
工程を示す断面図。
【図６】図１のトランジスタの別の製造方法におけ一工
程を示す断面図。
【図７】図１のトランジスタの別の製造方法における一
工程を示す断面図。
【図８】図１のトランジスタの別の製造方法における一
工程を示す断面図。
【図９】図１のトランジスタの別の製造方法における一
工程を示す断面図。
【図１０】本発明による反転モード・トランジスタの簡
略断面図。
【符号の説明】
１０ 横ゲート縦ドリフト領域トランジスタ １１ 半導体基板 １２ 上面 １５ ドープ構造 １６ 埋込み領域 ２０ ドリフト領域 ２１ ドープ領域 ２５ 第２電流端子 ２６，２７ インプラント領域 ２８，３５ 金属層 ２９’ インプラント領域 ３０ 絶縁層 ３６ 蓄積領域 ３６’ 反転領域 ５０，５２ インプラント・マスク ６０ エッチ・マスク

Claims (5)

    【特許請求の範囲】
  1. 【請求項１】横ゲート縦ドリフト領域トランジスタであ
    って：第１面（１２，１２’）および対向面を有する半
    導体基板（１１，１１’）であって、前記対向面上に第
    １電流端子（１３，１３’）が配置されている半導体基
    板（１１，１１’）；内部に埋込み領域（１６，１
    ６’）が配置されているドープ構造（１５，１５’）で
    あって、該ドープ構造（１５，１５’）は前記基板（１
    １，１１’）の前記第１面（１２，１２’）上に配置さ
    れ、前記基板（１１，１１’）の前記第１面（１２，１
    ２’）と平行でかつこれと離間した表面（１７，１
    ７’）を規定し、前記ドープ構造（１５，１５’）内に
    配置される前記埋込み領域（１６，１６’）は、前記基
    板（１１，１１’）の前記第１面（１２，１２’）から
    ほぼ垂直に延在するドリフト領域（２０，２０’）を規
    定し、前記ド−プ構造内に配置される前記埋込み領域
    （１６，１６’）は、更に、前記ドリフト領域（２０，
    ２０’）と連通しかつ前記ドープ構造（１５，１５’）
    の前記表面（１７，１７’）に隣接するドープ領域（２
    １，２１’）を規定する、ドープ構造（１５，１
    ５’）；前記ドープ構造（１５，１５’）上に前記ドー
    プ領域（２１，２１’）および前記埋込み領域（１６，
    １６’）と連通して配置された第２電流端子（２５，２
    ５’）；前記ドープ構造（１５，１５’）の前記表面
    （１７，１７’）上に配置され、前記ドープ領域（２
    １，２１’）上に位置する絶縁層（３０，３０’）；お
    よび前記絶縁層（３０，３０’）上に配置された制御端
    子（３５，３５’）であって、該制御端子（３５，３
    ５’）に隣接して横方向に延在し、前記ドリフト領域
    （２０，２０’）および前記第２電流端子（２５，２
    ５’）と連通する前記ドープ領域（２１，２１’）内の
    導通領域（３６，３６’）を規定する制御端子（３５，
    ３５’）；から成ることを特徴とする横ゲート縦ドリフ
    ト領域トランジスタ。
  2. 【請求項２】横ゲート縦ドリフト領域トランジスタであ
    って：第１面（１２）および対向面を有する半導体基板
    （１１）であって、前記対向面上に第１電流端子（１
    ３）が配置されている前記半導体基板（１１）；内部に
    埋込み領域（１６）が配置されているドープ構造（１
    ５）であって、該ドープ構造（１５）は前記基板（１
    １）の前記第１面（１２）上に配置され、前記基板（１
    １）の前記第１面（１２）と平行でかつこれと離間した
    表面（１７）を規定し、前記埋込み領域（１６）は、前
    記ドープ構造（１５）内に、前記基板（１１）の前記第
    １面（１２）からほぼ垂直に延在するドリフト領域（２
    ０）を規定するように前記ドープ構造（１５）内に配置
    され、前記埋込み領域（１６）は、更に、前記ドリフト
    領域（２０）と連通しかつ前記ドープ構造（１５）の前
    記表面（１７）に隣接するドープ領域（２１）を規定す
    るように、前記ドープ構造（１５）内に配置されている
    ドープ構造（１５）；前記ドープ構造（１５）上に前記
    ドープ領域（２１）と連通して配置された第２電流端子
    （２５）；前記ドープ構造（１５）の前記表面（１７）
    上に配置され、前記ドープ領域（２１）上に位置する絶
    縁層（３０）；および前記ドープ領域（２１）内に蓄積
    領域（３６）を規定するよう前記絶縁層（３０）上に配
    置された制御端子（３５）であって、前記蓄積領域（３
    ６）は前記制御端子（３５）に隣接して横方向に延在
    し、前記ドリフト領域（２０）および前記第２電流端子
    （２５）と連通する制御端子（３５）；から成ることを
    特徴とする横ゲート縦ドリフト領域トランジスタ。
  3. 【請求項３】横ゲート縦ドリフト領域トランジスタであ
    って：第１面（１２’）および対向面を有し、該対向側
    の表面上に第１電流端子（１３’）が配置されている第
    １導電型の半導体基板（１１’）；逆の導電型の埋込み
    領域（１６’）が内部に配置されている、前記第１導電
    型のドープ・エピタキシャル構造（１５’）であって、
    該エピタキシャル構造（１５’）は前記基板（１１’）
    の前記第１面（１２’）上に配置され、前記基板（１
    １’）の前記第１面（１２’）と平行でかつこれと離間
    した表面（１７’）を規定しており、前記埋込み領域
    （１６’）は、前記ドープ構造（１５’）内に、前記基
    板（１１’）の前記第１面（１２’）からほぼ垂直に延
    在するドリフト領域（２０’）を規定するよう前記エピ
    タキシャル構造（１５’）内に配置され、前記エピタキ
    シャル構造（１５’）に配置される前記埋込み領域（１
    ６’）は更に、横方向に延在するド−プ領域（２１’）
    を規定するよう配置され、前記ドリフト領域（２０’）
    と連通しかつ前記エピタキシャル構造（１５’）の前記
    表面（１７’）に隣接する、ドープ・エピタキシャル構
    造（１５）；前記エピタキシャル構造（１５’）上に前
    記ドープ領域（２１’）と連通して配置され、前記ドー
    プ領域（２１’）に位置するインプラント領域（２
    ９’）によって前記埋込み領域（１６’）と電気的に結
    合され、前記インプラント領域（２９’）が、更に、前
    記ドープ領域（２１’）の前記表面（１７’）に隣接し
    て配置されている第２電流端子（３５’）；前記エピタ
    キシャル構造（１５’）の前記表面（１７’）上に形成
    された酸化物および窒化物の内一方を含み、前記ドープ
    領域（２１’）および前記インプラント領域（２９’）
    の一部分上に位置する誘電体層（３０’）；および制御
    端子を形成し、前記インプラント領域（２１’）内の反
    転領域（３６’）を規定するように前記誘電体層（３
    ０’）上に配置された金属層（３５’）であって、前記
    反転領域（３６’）は前記制御端子（３５’）に隣接し
    て横方向に延在し、前記ドリフト領域（２０’）および
    前記第２電流端子（２５’）と連通する金属層（３
    ５’）；から成ることを特徴とする横ゲート縦ドリフト
    領域トランジスタ。
  4. 【請求項４】横ゲート縦ドリフト領域トランジスタの製
    造方法であって：第１面および対向面を有する半導体基
    板を用意し、前記対向面上に第１電流端子を配置する段
    階；内部に埋込み領域を有するドープ構造を形成し、該
    ドープ構造を前記基板の前記第１面上に配置させ、前記
    基板の前記第１面に平行でかつこれと離間した表面を前
    記ドープ構造に形成し、前記ドープ構造内に前記基板の
    前記第１面から延在しかつこれとほぼ垂直なドリフト領
    域を規定するように前記ドープ構造内に前記埋込み領域
    を位置付け、更に、前記ドリフト領域と連通し前記ドー
    プ構造の前記表面に隣接したドープ領域を規定するよう
    に前記ドープ構造内に前記埋込み領域を位置付ける段
    階；前記ドープ構造上に前記ドープ領域と連通する第２
    電流端子を配置する段階；前記ドープ構造の前記表面上
    に、前記ドープ領域の上に位置する絶縁層を配置する段
    階；および前記ドープ領域内に蓄積領域を規定するよう
    に前記絶縁層上に制御端子を配置し、前記蓄積領域を前
    記制御端子と横方向に隣接しかつ前記ドリフト領域およ
    び前記第２電流端子と連通するよう延在させる段階；か
    ら成ることを特徴とする方法。
  5. 【請求項５】横ゲート縦ドリフト領域トランジスタの製
    造方法であって：第１面および対向面を有する半導体基
    板を用意し、前記対向面上に第１電流端子を配置する段
    階；内部に埋込み領域を有するドープ構造を形成し、該
    ドープ構造を前記基板の前記第１面上に配置させ、前記
    基板の前記第１面に平行でかつこれと離間した表面を前
    記ドープ構造に形成し、前記ドープ構造内に前記基板の
    前記第１面からほぼ垂直に延在するドリフト領域を規定
    するように前記ドープ構造内に前記埋込み領域を位置付
    け、更に、前記ドリフト領域と連通して前記ドープ構造
    の前記表面に隣接したドープ領域を規定するように前記
    ドープ構造内に前記埋込み領域を位置付ける段階；前記
    ドープ構造上に前記ドープ領域と連通する第２電流端子
    を配置する段階；前記ドープ領域に物質をインプラント
    し、前記ドープ構造の前記表面に隣接しかつ前記第２電
    流端子および前記埋込み領域と連通するインプラント領
    域を形成する段階；前記ドープ構造の前記表面上に、前
    記ドープ領域および前記インプラント領域の上に位置す
    る絶縁層を配置する段階；および前記ドープ領域および
    前記インプラント領域の一方に、それぞれ蓄積領域およ
    び反転領域の内の一方を含む導通領域を規定するよう
    に、前記絶縁層上に制御端子を配置し、前記制御端子と
    横方向に隣接しかつ前記ドリフト領域および前記第２電
    流端子と連通するように前記導通領域を延在させる段
    階；から成ることを特徴とする方法。
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Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000299475A (ja) * 1999-02-12 2000-10-24 Sumitomo Electric Ind Ltd 電界効果トランジスタおよびその製造方法
JP2002016262A (ja) * 2000-04-25 2002-01-18 Furukawa Electric Co Ltd:The 縦型電界効果トランジスタ
JP2008021756A (ja) * 2006-07-12 2008-01-31 Toyota Motor Corp Ｉｉｉ族窒化物半導体装置
JP2010245389A (ja) * 2009-04-08 2010-10-28 Mitsubishi Electric Corp 炭化珪素半導体装置の製造方法及び炭化珪素半導体装置
WO2011077507A1 (ja) * 2009-12-21 2011-06-30 富士通株式会社 化合物半導体装置及びその製造方法

Families Citing this family (56)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6121633A (en) * 1997-06-12 2000-09-19 Cree Research, Inc. Latch-up free power MOS-bipolar transistor
WO1999053551A1 (de) * 1998-04-09 1999-10-21 Siemens Aktiengesellschaft Erzeugnis aus siliziumcarbid und verfahren zu seiner herstellung
WO1999053552A1 (de) * 1998-04-09 1999-10-21 Siemens Aktiengesellschaft Erzeugnis aus siliziumcarbid und verfahren zu seiner herstellung
US6281521B1 (en) 1998-07-09 2001-08-28 Cree Research Inc. Silicon carbide horizontal channel buffered gate semiconductor devices
DE19943785A1 (de) * 1998-09-25 2000-03-30 Siemens Ag Elektronische Schalteinrichtung mit mindestens zwei Halbleiterbauelementen
EP1128443B1 (en) * 1998-10-09 2009-12-30 The Kansai Electric Power Co., Inc. Field-effect semiconductor device and fabrication method thereof
JP3666280B2 (ja) * 1999-01-20 2005-06-29 富士電機ホールディングス株式会社 炭化けい素縦形ｆｅｔおよびその製造方法
DE19943143B4 (de) * 1999-09-09 2008-04-24 Infineon Technologies Ag Halbleiterbauelement für hohe Sperrspannungen bei gleichzeitig niedrigem Einschaltwiderstand und Verfahren zu dessen Herstellung
DE19961297A1 (de) * 1999-12-18 2001-06-21 Bosch Gmbh Robert Schaltungsanordnung zur Verpolsicherung eines DMOS-Transistors
DE10012610C2 (de) 2000-03-15 2003-06-18 Infineon Technologies Ag Vertikales Hochvolt-Halbleiterbauelement
DE10026925C2 (de) * 2000-05-30 2002-04-18 Infineon Technologies Ag Feldeffektgesteuertes, vertikales Halbleiterbauelement
US6429041B1 (en) * 2000-07-13 2002-08-06 Cree, Inc. Methods of fabricating silicon carbide inversion channel devices without the need to utilize P-type implantation
DE10036208B4 (de) * 2000-07-25 2007-04-19 Siced Electronics Development Gmbh & Co. Kg Halbleiteraufbau mit vergrabenem Inselgebiet und Konaktgebiet
US6956238B2 (en) * 2000-10-03 2005-10-18 Cree, Inc. Silicon carbide power metal-oxide semiconductor field effect transistors having a shorting channel and methods of fabricating silicon carbide metal-oxide semiconductor field effect transistors having a shorting channel
JP3916874B2 (ja) * 2001-02-06 2007-05-23 関西電力株式会社 半導体装置
DE10214150B4 (de) * 2001-03-30 2009-06-18 Denso Corporation, Kariya Siliziumkarbidhalbleitervorrichtung und Verfahren zur Herstellung derselben
US6552363B2 (en) 2001-09-18 2003-04-22 International Rectifier Corporation Polysilicon FET built on silicon carbide diode substrate
US6534857B1 (en) * 2001-11-02 2003-03-18 Northrop Grumman Corporation Thermally balanced power transistor
US6830953B1 (en) * 2002-09-17 2004-12-14 Taiwan Semiconductor Manufacturing Company, Ltd. Suppression of MOSFET gate leakage current
US7221010B2 (en) * 2002-12-20 2007-05-22 Cree, Inc. Vertical JFET limited silicon carbide power metal-oxide semiconductor field effect transistors
US6979863B2 (en) * 2003-04-24 2005-12-27 Cree, Inc. Silicon carbide MOSFETs with integrated antiparallel junction barrier Schottky free wheeling diodes and methods of fabricating the same
US7074643B2 (en) * 2003-04-24 2006-07-11 Cree, Inc. Silicon carbide power devices with self-aligned source and well regions and methods of fabricating same
US7118970B2 (en) * 2004-06-22 2006-10-10 Cree, Inc. Methods of fabricating silicon carbide devices with hybrid well regions
US7414268B2 (en) 2005-05-18 2008-08-19 Cree, Inc. High voltage silicon carbide MOS-bipolar devices having bi-directional blocking capabilities
US7391057B2 (en) * 2005-05-18 2008-06-24 Cree, Inc. High voltage silicon carbide devices having bi-directional blocking capabilities
US20060261346A1 (en) * 2005-05-18 2006-11-23 Sei-Hyung Ryu High voltage silicon carbide devices having bi-directional blocking capabilities and methods of fabricating the same
US7615801B2 (en) * 2005-05-18 2009-11-10 Cree, Inc. High voltage silicon carbide devices having bi-directional blocking capabilities
US7528040B2 (en) * 2005-05-24 2009-05-05 Cree, Inc. Methods of fabricating silicon carbide devices having smooth channels
US8432012B2 (en) 2006-08-01 2013-04-30 Cree, Inc. Semiconductor devices including schottky diodes having overlapping doped regions and methods of fabricating same
US7728402B2 (en) * 2006-08-01 2010-06-01 Cree, Inc. Semiconductor devices including schottky diodes with controlled breakdown
WO2008020911A2 (en) 2006-08-17 2008-02-21 Cree, Inc. High power insulated gate bipolar transistors
JP5080043B2 (ja) * 2006-08-31 2012-11-21 新電元工業株式会社 半導体装置の製造方法、半導体装置の製造用治具、および半導体装置の製造装置
US8835987B2 (en) 2007-02-27 2014-09-16 Cree, Inc. Insulated gate bipolar transistors including current suppressing layers
US8421148B2 (en) 2007-09-14 2013-04-16 Cree, Inc. Grid-UMOSFET with electric field shielding of gate oxide
US8232558B2 (en) 2008-05-21 2012-07-31 Cree, Inc. Junction barrier Schottky diodes with current surge capability
KR20100079163A (ko) * 2008-12-30 2010-07-08 주식회사 동부하이텍 반도체 소자 및 그 제조 방법
US8288220B2 (en) * 2009-03-27 2012-10-16 Cree, Inc. Methods of forming semiconductor devices including epitaxial layers and related structures
US8294507B2 (en) 2009-05-08 2012-10-23 Cree, Inc. Wide bandgap bipolar turn-off thyristor having non-negative temperature coefficient and related control circuits
US8193848B2 (en) 2009-06-02 2012-06-05 Cree, Inc. Power switching devices having controllable surge current capabilities
US8629509B2 (en) 2009-06-02 2014-01-14 Cree, Inc. High voltage insulated gate bipolar transistors with minority carrier diverter
US8541787B2 (en) 2009-07-15 2013-09-24 Cree, Inc. High breakdown voltage wide band-gap MOS-gated bipolar junction transistors with avalanche capability
US8354690B2 (en) 2009-08-31 2013-01-15 Cree, Inc. Solid-state pinch off thyristor circuits
US9117739B2 (en) 2010-03-08 2015-08-25 Cree, Inc. Semiconductor devices with heterojunction barrier regions and methods of fabricating same
US8415671B2 (en) 2010-04-16 2013-04-09 Cree, Inc. Wide band-gap MOSFETs having a heterojunction under gate trenches thereof and related methods of forming such devices
US8330220B2 (en) * 2010-04-29 2012-12-11 Freescale Semiconductor, Inc. LDMOS with enhanced safe operating area (SOA) and method therefor
US9029945B2 (en) 2011-05-06 2015-05-12 Cree, Inc. Field effect transistor devices with low source resistance
US9142662B2 (en) 2011-05-06 2015-09-22 Cree, Inc. Field effect transistor devices with low source resistance
US8680587B2 (en) 2011-09-11 2014-03-25 Cree, Inc. Schottky diode
US8664665B2 (en) 2011-09-11 2014-03-04 Cree, Inc. Schottky diode employing recesses for elements of junction barrier array
US9640617B2 (en) 2011-09-11 2017-05-02 Cree, Inc. High performance power module
US8618582B2 (en) 2011-09-11 2013-12-31 Cree, Inc. Edge termination structure employing recesses for edge termination elements
CN103918079B (zh) 2011-09-11 2017-10-31 科锐 包括具有改进布局的晶体管的高电流密度功率模块
US9373617B2 (en) 2011-09-11 2016-06-21 Cree, Inc. High current, low switching loss SiC power module
GB2530284A (en) * 2014-09-17 2016-03-23 Anvil Semiconductors Ltd High voltage semiconductor devices
WO2016084158A1 (ja) * 2014-11-26 2016-06-02 新電元工業株式会社 炭化珪素半導体装置及びその製造方法
KR20180072901A (ko) 2016-12-21 2018-07-02 에스케이하이닉스 주식회사 반도체장치 및 그 제조 방법

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS58210677A (ja) * 1982-06-01 1983-12-07 Nec Corp 電界効果トランジスタ
US4803533A (en) * 1986-09-30 1989-02-07 General Electric Company IGT and MOSFET devices having reduced channel width
JPH01238171A (ja) * 1988-03-18 1989-09-22 Fuji Electric Co Ltd ゲート絶縁型バイポーラトランジスタ
US5233215A (en) * 1992-06-08 1993-08-03 North Carolina State University At Raleigh Silicon carbide power MOSFET with floating field ring and floating field plate
US5396087A (en) * 1992-12-14 1995-03-07 North Carolina State University Insulated gate bipolar transistor with reduced susceptibility to parasitic latch-up
US5322802A (en) * 1993-01-25 1994-06-21 North Carolina State University At Raleigh Method of fabricating silicon carbide field effect transistor
JP3158973B2 (ja) * 1995-07-20 2001-04-23 富士電機株式会社 炭化けい素縦型ｆｅｔ
US5912497A (en) * 1997-08-06 1999-06-15 North Carolina State University Semiconductor switching devices having buried gate electrodes and methods of forming same
US5877047A (en) * 1997-08-15 1999-03-02 Motorola, Inc. Lateral gate, vertical drift region transistor

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000299475A (ja) * 1999-02-12 2000-10-24 Sumitomo Electric Ind Ltd 電界効果トランジスタおよびその製造方法
JP2002016262A (ja) * 2000-04-25 2002-01-18 Furukawa Electric Co Ltd:The 縦型電界効果トランジスタ
JP2008021756A (ja) * 2006-07-12 2008-01-31 Toyota Motor Corp Ｉｉｉ族窒化物半導体装置
JP2010245389A (ja) * 2009-04-08 2010-10-28 Mitsubishi Electric Corp 炭化珪素半導体装置の製造方法及び炭化珪素半導体装置
WO2011077507A1 (ja) * 2009-12-21 2011-06-30 富士通株式会社 化合物半導体装置及びその製造方法
US8586433B2 (en) 2009-12-21 2013-11-19 Fujitsu Limited Compound semiconductor device and manufacturing method thereof
JP5614411B2 (ja) * 2009-12-21 2014-10-29 富士通株式会社 化合物半導体装置及びその製造方法

Also Published As

Publication number Publication date
US5917203A (en) 1999-06-29
US6146926A (en) 2000-11-14
EP0822600A1 (en) 1998-02-04

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