JPS58210677A - 電界効果トランジスタ - Google Patents
電界効果トランジスタInfo
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- JPS58210677A JPS58210677A JP57093806A JP9380682A JPS58210677A JP S58210677 A JPS58210677 A JP S58210677A JP 57093806 A JP57093806 A JP 57093806A JP 9380682 A JP9380682 A JP 9380682A JP S58210677 A JPS58210677 A JP S58210677A
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- 239000004065 semiconductor Substances 0.000 claims abstract description 24
- 239000000758 substrate Substances 0.000 claims abstract description 9
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- 238000009413 insulation Methods 0.000 abstract description 2
- 239000012535 impurity Substances 0.000 description 11
- 241000981595 Zoysia japonica Species 0.000 description 2
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は絶縁ゲート型成界効果トランジスタのゲート保
護ダイオード、特に基板の一方の面にドレイン電ｆｆｉ
があシ、他方の而にゲート電極とソース電極があるいわ
ゆる縦型電界効果トランジスタのゲート保護ダイオード
の構造に関するものである。
護ダイオード、特に基板の一方の面にドレイン電ｆｆｉ
があシ、他方の而にゲート電極とソース電極があるいわ
ゆる縦型電界効果トランジスタのゲート保護ダイオード
の構造に関するものである。
半導体基板の一方の而（裏面）をドレインとし、他方の
面（表面）にソースとゲートがある縦型電界効果トラン
ジスタのベース領域内に作った従来型のゲート保護ダイ
オードの一例を第１図に示す。
面（表面）にソースとゲートがある縦型電界効果トラン
ジスタのベース領域内に作った従来型のゲート保護ダイ
オードの一例を第１図に示す。
すなわち、Ｎ＋型高濃度半導体基板２り上のへ一型低濃
度半導体頌域２の土部表面に形成された絶縁ゲート型電
界効果トランジスタのＰ型ベース領域３の内部表面にＮ
型不純物領域４をもうけ、Ｎ型不純物領域４の内部表面
並びにＰ型ベース領域３の表面とＮ型不純物領域４の表
面にまたがって十 Ｐ 型高濃度不純物領域５と３′をそれぞれもうけ、Ｐ
型高濃度不純物領域５をゲート電極に接続し、Ｐ 型
高濃度不純物領域３′をソース電極に接続すると、Ｐ＋
型領域５とＰ＋型領域３′との間でＮｆｉ領域４を介し
てＰ＋ＮＰ＋構造を有する双方向逆ダイオード（ｂａｃ
ｋ ｔｏ ｂａｃｋ ｄｉｏｄｅ）が形成され、Ｐ＋型
領域３′ ・Ｎ型領域４及びＰ＋型領域５それぞれの不
純物ａ度及びディメンション等を変えれば各種のブレー
クダウン電圧及び破壊耐量等を有する絶縁ゲート保護ダ
イオードが形成出来る。
度半導体頌域２の土部表面に形成された絶縁ゲート型電
界効果トランジスタのＰ型ベース領域３の内部表面にＮ
型不純物領域４をもうけ、Ｎ型不純物領域４の内部表面
並びにＰ型ベース領域３の表面とＮ型不純物領域４の表
面にまたがって十 Ｐ 型高濃度不純物領域５と３′をそれぞれもうけ、Ｐ
型高濃度不純物領域５をゲート電極に接続し、Ｐ 型
高濃度不純物領域３′をソース電極に接続すると、Ｐ＋
型領域５とＰ＋型領域３′との間でＮｆｉ領域４を介し
てＰ＋ＮＰ＋構造を有する双方向逆ダイオード（ｂａｃ
ｋ ｔｏ ｂａｃｋ ｄｉｏｄｅ）が形成され、Ｐ＋型
領域３′ ・Ｎ型領域４及びＰ＋型領域５それぞれの不
純物ａ度及びディメンション等を変えれば各種のブレー
クダウン電圧及び破壊耐量等を有する絶縁ゲート保護ダ
イオードが形成出来る。
この絶縁ゲート保護ダイオードを絶縁ゲート型醒界効果
トランジスタ部分と伴に等価回路であられすと第２図の
ごとくなる。すなわち、Ｎ型領域４を介してＰ＋型領域
５と３′との間でＰｊＮＰ＋構造を有する双方向逆ダイ
オード（ｂａｃｋ ｔ。
トランジスタ部分と伴に等価回路であられすと第２図の
ごとくなる。すなわち、Ｎ型領域４を介してＰ＋型領域
５と３′との間でＰｊＮＰ＋構造を有する双方向逆ダイ
オード（ｂａｃｋ ｔ。
ｂａｃｋ ｄｉｏｄｅ） Ｇ１）を形成出来、Ｐ＋型領
域５とＰ＋型領域３′を各々ゲート電極とソース電極に
接続すれば絶縁ゲートの保護ダイオードとなる。
域５とＰ＋型領域３′を各々ゲート電極とソース電極に
接続すれば絶縁ゲートの保護ダイオードとなる。
しかし、従来型では、構造上ゲート電極（ｑとドレイン
電極（ロ）との間で、Ｐ＋型領域５・Ｎ型領域４・Ｐ型
領域３・Ｎ−型領域２が介在し、これが第２図に示すご
と（Ｐ＋ＮＰＮ−構造をした寄生サイリスタ８Ｃを構成
し、ドレイン電極０Ｉソース電極（Ｓ）及びゲート電極
（ｑの各々のバイアス条件によっては前記の寄生サイリ
スタがオン状態（いわゆるサイリスタ動作をする）とな
り、ドレイン電極（ＩＪ）とゲート電極０の間のインピ
ーダンスが極端に低下する場合がある。場合によっては
、ドレイン０とゲート（（１間が短絡（ショート）状態
となり、絶縁ゲート型電界効果トランジスタの正常動作
を阻害する。
電極（ロ）との間で、Ｐ＋型領域５・Ｎ型領域４・Ｐ型
領域３・Ｎ−型領域２が介在し、これが第２図に示すご
と（Ｐ＋ＮＰＮ−構造をした寄生サイリスタ８Ｃを構成
し、ドレイン電極０Ｉソース電極（Ｓ）及びゲート電極
（ｑの各々のバイアス条件によっては前記の寄生サイリ
スタがオン状態（いわゆるサイリスタ動作をする）とな
り、ドレイン電極（ＩＪ）とゲート電極０の間のインピ
ーダンスが極端に低下する場合がある。場合によっては
、ドレイン０とゲート（（１間が短絡（ショート）状態
となり、絶縁ゲート型電界効果トランジスタの正常動作
を阻害する。
この現象はＰ型領域３の抵抗の影響によシ、Ｎ型領域４
とＮ−型領域２とに挾まれたＰ型領域３の部分とソース
電極（８）との間で電位差を生じこれが無視出来ない程
度（約０．３〜１ｖ程麿）になると起こると考えられる
。このＰ型領域３の抵抗は等簡約に第２図のＲｇＢで表
わされる。同、第２図の”ＤＢはＮ型領域４における抵
抗である。
とＮ−型領域２とに挾まれたＰ型領域３の部分とソース
電極（８）との間で電位差を生じこれが無視出来ない程
度（約０．３〜１ｖ程麿）になると起こると考えられる
。このＰ型領域３の抵抗は等簡約に第２図のＲｇＢで表
わされる。同、第２図の”ＤＢはＮ型領域４における抵
抗である。
本発明の目的は、ＭＯＳＦＥＴの正常動作を阻害するゲ
ート電極０とドレイン成極０間の寄生サイリスタ動作を
阻止しながら絶縁ゲート保護ダイオードを有する電界効
果゛トランジスタを提供することにある。゛ 本発明は第２図におけるＲｇＢを非常に小さくして寄生
サイリスタ動作を防止するものである。
ート電極０とドレイン成極０間の寄生サイリスタ動作を
阻止しながら絶縁ゲート保護ダイオードを有する電界効
果゛トランジスタを提供することにある。゛ 本発明は第２図におけるＲｇＢを非常に小さくして寄生
サイリスタ動作を防止するものである。
以下、本発明の実施例につき図面を参照して詳細に説明
する。
する。
本発明の第１の実施例を示す第３図において、Ｐ型領域
３を絶縁ゲート型醒界効果トランジスタのベースとし、
Ｐ型領域３に接するように不純物濃度ＩＱＩＩＩ〜ｌ
Ｑ ２０６ＩＦ−”程度のＰ＋型領域３′をもうけ、Ｐ
型領域３′に囲まれた不純物濃度１０１６〜１０１？
一程度のＮ型領域４と不純物濃度が１０１４〜ｌ ＱＩ
Ｓｆｆ３程度のＮ−型半導体基板との境界に不純物濃度
１０１８〜１０”°（ｌｔ３程度、幅約３〜１０μｍの
Ｐ＋型領域１１をもうけこれをＰ＋型領域３′と接続す
る。またへ型領域内表面に不純物濃度ｌ０１８〜１０２
０ｃＩＩＬ４程度ＣＤＰ十ｍ領域５を４！５ける。そこ
で、Ｐ＋型領域５をゲート電極７に短絡し、かつ叶型領
域３′をソース電極９と短絡５− することにより、従来型構造における絶縁ゲート型醒界
効果トランジスタのベース部の寄生抵抗Ｒ’ｓｎを非常
に下げることが可能で、はとんど無視出来る程度の抵抗
値に下がり、この結果、第４図に示すごとき等価回路と
なり寄生サイリスタは存在しなくなる。このため、従来
型に見られるようなＭＯＳ Ｆ Ｗ Ｔの正常動作を阻
害するような寄生サイリスタ動作はほとんど起こらなく
なる。
３を絶縁ゲート型醒界効果トランジスタのベースとし、
Ｐ型領域３に接するように不純物濃度ＩＱＩＩＩ〜ｌ
Ｑ ２０６ＩＦ−”程度のＰ＋型領域３′をもうけ、Ｐ
型領域３′に囲まれた不純物濃度１０１６〜１０１？
一程度のＮ型領域４と不純物濃度が１０１４〜ｌ ＱＩ
Ｓｆｆ３程度のＮ−型半導体基板との境界に不純物濃度
１０１８〜１０”°（ｌｔ３程度、幅約３〜１０μｍの
Ｐ＋型領域１１をもうけこれをＰ＋型領域３′と接続す
る。またへ型領域内表面に不純物濃度ｌ０１８〜１０２
０ｃＩＩＬ４程度ＣＤＰ十ｍ領域５を４！５ける。そこ
で、Ｐ＋型領域５をゲート電極７に短絡し、かつ叶型領
域３′をソース電極９と短絡５− することにより、従来型構造における絶縁ゲート型醒界
効果トランジスタのベース部の寄生抵抗Ｒ’ｓｎを非常
に下げることが可能で、はとんど無視出来る程度の抵抗
値に下がり、この結果、第４図に示すごとき等価回路と
なり寄生サイリスタは存在しなくなる。このため、従来
型に見られるようなＭＯＳ Ｆ Ｗ Ｔの正常動作を阻
害するような寄生サイリスタ動作はほとんど起こらなく
なる。
本発明の第２の実施例を第５図に示す。第２の実施例は
ＤＭＯ８ＦＥＴに本発明を適用した例である。
ＤＭＯ８ＦＥＴに本発明を適用した例である。
本発明の第３の実施例を第６図に示す。第３の実施例は
ＶＭＵＳＦＥＴに本発明を適用した例である。
ＶＭＵＳＦＥＴに本発明を適用した例である。
以上説明したように本発明によればいわゆる縦型構造を
有する絶縁ゲート型電界効果トランジスタの正常動作を
阻害することのないゲート保護ダイオード構造を提供出
来る。
有する絶縁ゲート型電界効果トランジスタの正常動作を
阻害することのないゲート保護ダイオード構造を提供出
来る。
以上、実施例をへ′チャンネル型の場合について述べた
が、Ｐチャンネル型の場合も全く適用可能６一 であることは明らかである。
が、Ｐチャンネル型の場合も全く適用可能６一 であることは明らかである。
第１図は従来型の絶縁ゲート保護ダイオードの断面図、
第２図はその等価回路、第３図は本発明の一実施例を示
す絶縁ゲート保循ダイオードの断面図、第４図はその等
価回路図、第５図、第６図は本発明の他の実施例を示す
絶縁ゲート保護ダイオードの断面図である。 ｌ・・・・・・ドレイン電極、２・・・・・・へ−型領
域、２′・・・・・・Ｎ＋型基板、２“・・・・・・Ｎ
型領域、３ｔ３“・・・・・・Ｐ型領域％ ３’、＋
５ ＋ １１・・・・・・Ｐ＋型領域、４・・・・・
・へ型領域、６・・・・・・Ｎ＋型頌域、７・・・・・
・ゲート電極、８・・・・・・ゲート電極に接続される
保膿ダイオードの電極、９・・・・・・ソース電極、１
０・・・・・・絶縁ノー、Ｓ・・・・・・ソース電極、
Ｇ・・・・・・ゲート電極、Ｄ・・・・・・ドレイン電
極 ７− 第２ 目 蓼３ 閉 手続補正書（自発） 特許庁長官 殿 １、事件の表示 昭和５７年特 許願第９３８０
６号２、発明の名称 電界効果トランジスタ３、補
正をする者 事件との関係 出 願 人東京都港区芝五
丁目３３番１号 （４２３） 日本電気株式会社 代表者 関本忠弘 ４゜代理人 〒１０８ 東京都港区芝五丁目３７番８号 住友三田
ビル日本電気株式会社内 （６５９１） 弁理士 内 原 晋電話東京（０
３）４５６−３１１１（大代表）（連絡先 日本電気株
式会社特許部） ５、補正の対象 図面 ６、補正の内容 図面の第１図乃至第６図を添附図面とさしがえる。 ７ 添附書類 図面 各１通 琴 ／ 図 峯 ２ 図
第２図はその等価回路、第３図は本発明の一実施例を示
す絶縁ゲート保循ダイオードの断面図、第４図はその等
価回路図、第５図、第６図は本発明の他の実施例を示す
絶縁ゲート保護ダイオードの断面図である。 ｌ・・・・・・ドレイン電極、２・・・・・・へ−型領
域、２′・・・・・・Ｎ＋型基板、２“・・・・・・Ｎ
型領域、３ｔ３“・・・・・・Ｐ型領域％ ３’、＋
５ ＋ １１・・・・・・Ｐ＋型領域、４・・・・・
・へ型領域、６・・・・・・Ｎ＋型頌域、７・・・・・
・ゲート電極、８・・・・・・ゲート電極に接続される
保膿ダイオードの電極、９・・・・・・ソース電極、１
０・・・・・・絶縁ノー、Ｓ・・・・・・ソース電極、
Ｇ・・・・・・ゲート電極、Ｄ・・・・・・ドレイン電
極 ７− 第２ 目 蓼３ 閉 手続補正書（自発） 特許庁長官 殿 １、事件の表示 昭和５７年特 許願第９３８０
６号２、発明の名称 電界効果トランジスタ３、補
正をする者 事件との関係 出 願 人東京都港区芝五
丁目３３番１号 （４２３） 日本電気株式会社 代表者 関本忠弘 ４゜代理人 〒１０８ 東京都港区芝五丁目３７番８号 住友三田
ビル日本電気株式会社内 （６５９１） 弁理士 内 原 晋電話東京（０
３）４５６−３１１１（大代表）（連絡先 日本電気株
式会社特許部） ５、補正の対象 図面 ６、補正の内容 図面の第１図乃至第６図を添附図面とさしがえる。 ７ 添附書類 図面 各１通 琴 ／ 図 峯 ２ 図
Claims (1)
- 第１導電型の半導体基体に形成された第２導電型の第１
半導体領域と、該第１半導体領域に形成された第１導電
型の第２半導体領域と、前記半導体基体および前記第２
半導体領域間にはさまれた前記第１半導体領域上に形成
された絶縁膜とを有し、前記半導体基体をドレイン、前
記第２半導体領域をソース、前記絶縁膜をゲート絶縁膜
とする電界効果トランジスタにおいて、第２導電型の第
３半導体領域と、該第３半導体領域で取り囲まれた第１
導電型の第４半導体領域と、該第４半導体領域に形成さ
れた第２導電型の第５半導体領域とをさらに有し、前記
第３半導体領域と前記第５半導体領域との間の逆接続Ｐ
Ｎ接合をゲート保護ダイオードとして用いたことを特徴
とする電界効果トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57093806A JPS58210677A (ja) | 1982-06-01 | 1982-06-01 | 電界効果トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57093806A JPS58210677A (ja) | 1982-06-01 | 1982-06-01 | 電界効果トランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58210677A true JPS58210677A (ja) | 1983-12-07 |
| JPH0559589B2 JPH0559589B2 (ja) | 1993-08-31 |
Family
ID=14092643
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57093806A Granted JPS58210677A (ja) | 1982-06-01 | 1982-06-01 | 電界効果トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58210677A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4686551A (en) * | 1982-11-27 | 1987-08-11 | Nissan Motor Co., Ltd. | MOS transistor |
| US4803532A (en) * | 1982-11-27 | 1989-02-07 | Nissan Motor Co., Ltd. | Vertical MOSFET having a proof structure against puncture due to breakdown |
| EP0822600A1 (en) * | 1996-07-29 | 1998-02-04 | Motorola, Inc. | Lateral gate, vertical drift region transistor |
| US5780917A (en) * | 1992-04-03 | 1998-07-14 | Hitachi, Ltd. | Composite controlled semiconductor device and power conversion device using the same |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54144182A (en) * | 1978-05-02 | 1979-11-10 | Toshiba Corp | Semiconductor device |
-
1982
- 1982-06-01 JP JP57093806A patent/JPS58210677A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54144182A (en) * | 1978-05-02 | 1979-11-10 | Toshiba Corp | Semiconductor device |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4686551A (en) * | 1982-11-27 | 1987-08-11 | Nissan Motor Co., Ltd. | MOS transistor |
| US4803532A (en) * | 1982-11-27 | 1989-02-07 | Nissan Motor Co., Ltd. | Vertical MOSFET having a proof structure against puncture due to breakdown |
| US5945723A (en) * | 1992-04-02 | 1999-08-31 | Hitachi, Ltd. | Composite controlled semiconductor device |
| US5780917A (en) * | 1992-04-03 | 1998-07-14 | Hitachi, Ltd. | Composite controlled semiconductor device and power conversion device using the same |
| EP0822600A1 (en) * | 1996-07-29 | 1998-02-04 | Motorola, Inc. | Lateral gate, vertical drift region transistor |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0559589B2 (ja) | 1993-08-31 |
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